JP5247014B2 - ５チャネルのフィントランジスタ及びその製造方法 - Google Patents

５チャネルのフィントランジスタ及びその製造方法 Download PDF

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Description

本発明は、半導体製造技術に関し、特に、５チャネルのフィントランジスタ及びその製造方法に関する。
ＤＲＡＭが高集積化されるに伴い、通常のスタック構造のゲート（通常のスタック構造のゲートを有するトランジスタを平面トランジスタと称する）を有するプレーナトランジスタでは、水平チャネルを有するため、短チャネル効果（Short Channel Effect）が発生し、活性領域とゲートの接触面積も減少し、かつトランジスタの電流の駆動能力が低下するという問題があった。これによって、漏れ電流が増加し、半導体素子のリフレッシュ特性及び信頼性が低下し、その結果、半導体素子の高集積化が困難となるという問題が発生していた。
上記の問題を解決するために、フィン（Fin）形状に活性領域を突出させ、これを含む半導体基板の上にゲートを形成することによって、ゲートチャネル長を増大させ、トランジスタの電流駆動能力を向上させ得るフィン構造のトランジスタが提案された。
図１は、従来の技術に係るフィントランジスタの構造を示した断面図である。
図１に示したように、半導体基板１１に素子分離膜１２を形成して、活性領域を画定する。次に、素子分離膜１２を所定深さにエッチングして、フィン構造を有するフィン活性領域１３を形成し、フィン活性領域１３上にゲート絶縁膜１４を形成する。
次に、ゲート絶縁膜１４及び素子分離膜１２上に、フィン活性領域を全て覆うゲート電極１５を蒸着によって形成する。
その後、図示されていないが、ゲート電極１５の両側の下部にイオン注入を行って、ソース／ドレイン領域（図示せず）を形成する。
図２は、図１に示した従来の技術に係るフィントランジスタ構造を示した斜視図である。
図２に示したように、半導体基板１１に素子分離膜１２を形成して、活性領域を画定する。次に、素子分離膜１２を所定の深さにエッチングして、フィン構造のフィン活性領域１３を形成し、フィン活性領域１３上にゲート絶縁膜１４を形成する。
次に、フィン活性領域１３の長手方向と直交する方向に伸びるゲート電極１５を蒸着によって形成する。
その後、ゲート電極１５の両側の下部に、ソース／ドレインイオン注入を行って、ソース／ドレイン領域（図示せず）を形成する。
トランジスタのチャネルはゲート電極１５の下に画定されるが、ゲート電極１５がフィン活性領域１３の両側面と上部面を覆っているので、このフィントランジスタにおけるチャネルは、３チャネルとなる。すなわち、フィン活性領域の両側面（i、i i i）と上部面（i i）に沿って３つのチャネルが形成される。
しかしながら、従来の技術では、即ち３チャネルを形成するフィン構造の活性領域では有効チャネル長を増大させるのに限界があり、また、フィン構造の活性領域１３を形成するために特別のフィンマスクを必要とするなど、工程上の煩雑さがある。
そこで、本発明は、上記した従来技術の問題を解決するためになされたものであって、その目的は、チャネル面積をより増大させ、かつ小さなフィン構造でも充分なフィン効果の確保が可能なフィントランジスタ及びその製造方法を提供することにある。
また、本発明のフィントランジスタの製造方法は、半導体基板に素子分離膜を形成することにより、該素子分離膜の間に活性領域を画定する第１ステップと、前記活性領域上に第１マスクを形成する第２ステップと、前記第１マスクを使用して前記活性領域を所定深さにエッチングして、前記エッチングされた活性領域に接続され、該エッチングされた活性領域の上に延びるフィン活性領域を形成する第３ステップと、前記フィン活性領域の第１、第２、第３、第４および第５の面の上に、ゲート絶縁膜を形成する第４ステップと、前記フィン活性領域の第１、第２、第３、第４および第５の面を覆うように、前記ゲート絶縁膜上にゲート電極を形成する第５ステップとを含み、前記第１および第２の面は、前記エッチングされた活性領域に近接し、前記第５の面は、前記フィン活性領域の上部面であり、前記第３の面は、前記第１の面と前記第５の面との間に設けられており、
前記第４の面は、前記第２の面と前記第５の面との間に設けられており、前記フィン活性領域の前記ゲート電極を挟んで対向する両端に、ソース領域およびドレイン領域がそれぞれ形成され、前記エッチングされた活性領域の幅は、前記フィン活性領域の幅よりも大きいことを特徴としている。
本発明によれば、３チャネルが形成されたフィントランジスタに対してトリミングを行って、フィンの両側面を削り、５チャネルのフィントランジスタを実現することによって、チャネル面積をより増大させ、かつ小さなフィントランジスタであっても充分なフィン効果を確保することができる。
以下、本発明の好ましい実施形態を、添付した図面を参照して詳細に説明する。
図３は、本発明の一実施形態に係るフィントランジスタの構造を示した断面図である。
本実施形態に係るフィントランジスタは、図３に示したように、半導体基板３１が選択的にエッチングされて凸状のフィン活性領域３５Ａが形成され、フィン活性領域３５Ａの両側面には素子分離膜３２Ａが形成され、フィン活性領域３５Ａの両側面及び上部面にはゲート絶縁膜３６Ａが形成され、フィン活性領域３５Ａの全ての表面を覆うようにゲート電極３７Ａが形成されている。ここで、符号３３Ａは、リセスされた活性領域を示す。
この時、フィン活性領域３５Ａは、両側面３５Ｘと、上部面３５Ｚと、両側面３５Ｘ及び上部面３５Ｚをつなぐ２つの傾斜面３５Ｙとからなる５面を有する構造である。このような５面を有するフィン活性領域３５Ａを形成することによって、５チャネルのトランジスタを形成することができる。すなわち、５チャネルのトランジスタを実現することによって、従来の３チャネルトランジスタに比べて、チャネル長を拡張させることができ、素子の集積度の面でも有利な特性を有する。
以下、上記の構造を有する５チャネルのフィントランジスタの製造方法について説明する。
図４Ａ〜図４Ｇは、本発明の実施形態に係るフィントランジスタの製造方法を説明するための断面図である。
図４Ａに示したように、半導体基板３１の所定領域上にＳＴＩ（Shallow Trench Isolation）工程を行って、フィールド領域に素子分離膜３２を形成する。これにより、活性領域３３が画定される。その後、活性領域３３の所定領域上に、第１マスク３４を形成する。ここで、第１マスク３４の線幅は、１０ｎｍ〜１００ｎｍの範囲である。
次に、図４Ｂに示したように、第１マスク３４を利用したエッチングにより活性領域３３を所定深さで除去することによって、凸部（以下、準フィン活性領域と記す）３５を形成する。すなわち、準フィン活性領域３５は、後にゲート電極が形成されることとなる部分を除外した残りの領域の活性領域３３をエッチングすることによって、凸形状に形成される。次に、第１マスク３４を除去する。ここで、符号３３Ａは、リセスされた活性領域を表す。
次に、図４Ｃに示したように、ウェットエッチングを行って、素子分離膜３２を所定厚さだけ除去することによって、準フィン活性領域３５の両側面及び上部面を開放する。
詳細には、凸状の準フィン活性領域３５を完全に突出させるために、素子分離膜３２に対してウェットエッチングを行う。この時、素子分離膜３２のウェットエッチングは、第１マスク３４によるエッチングの際に除去された活性領域３３の厚さ分だけ素子分離膜３２が除去されるように行なわれる。その結果、凸状の準フィン活性領域３５の側壁が完全に突出し、素子分離膜３２は、全領域に亘って同じ深さに平坦化される。ここで、符号３２Ａは、平坦化された素子分離膜を表す。
次に、図４Ｄに示したように、トリミング（以下、トリム（Trim）工程と記す）を行って、準フィン活性領域３５を全体的に小さくする。トリム工程は、シリコンエッチバック（Si Etch Back）によって行うが、準フィン活性領域３５をなす物質がシリコンであるため、エッチバックにより準フィン活性領域３５が全体的に小さくなる。エッチングされた後に残存する準フィン活性領域３５がフィン活性領域３５Ａである。
すなわち、準フィン活性領域３５のトップコーナー、即ち上部の角部は、側面よりさらに速い速度でエッチングされて、傾斜面３５Ｙ（図３参照）に形成される。図４Ｄでは傾斜面が偏平に示されているが、傾斜面は丸くなった面であり得る。したがって、エッチング後のフィン活性領域３５Ａのトップ部分は、丸いドームのような形状を有する。
準フィン活性領域３５の六面体（図４Ｃにおいて準フィン活性領域３５を画定する、紙面に垂直な４つの面及び平行な２つの面で形成される）の各隅（特に、フィン活性領域の上部面の隅）が一定部分（１０Å〜５００Å）エッチングされて、準フィン活性領域３５は全体的に小さくなりながら、隅部が丸くなる。
以上のように、第１マスク３４を利用したエッチング及びシリコンエッチバックにより形成されるエッチング後のフィン活性領域３５Ａは、隣接するエッチング後のフィン活性領域３５Ａと互いに所定の間隔で配置される凸状の構造を有する。これは、フィン活性領域が、隣接したゲート電極が通る部分のフィン活性領域と互いに分離されていない、従来技術の一体型の構造とは異なる。
したがって、エッチング後のフィン活性領域３５Ａの両側面に沿って形成されるチャネル（i、ii）と、上部面に沿って形成されるチャネル（v）と、両側面と上部面とをつなぐ傾斜面（iii、iv）とに沿ってチャネルが形成される。このように、５チャネルを有するフィントランジスタを形成することによって、有効チャネル面積をさらに増大させることができ、トリム工程を行って、準フィン活性領域３５の大きさを低減し、かつチャネル面積を確保するので、素子の集積度の面でも優れるという効果がある。
次に、図４Ｅに示したように、図４Ｄに示した状態で全面にゲート絶縁膜３６及びゲート電極用導電物質３７を蒸着する。
そして、ゲート電極用導電物質３７は、フィン活性領域３５Ａより厚く蒸着される。ここで、ゲート電極用導電物質３７は、少なくとも１００Åの厚さに形成される。好ましくは、エッチング後のフィン活性領域３５Ａの高さより５００Å以上厚く蒸着した後、ＣＭＰを行って、ゲート電極用導電物質３７表面の段差を低減する。ＣＭＰによって、後述するゲート電極３７Ａとなる部分を含めて、ゲート電極用導電物質３７全体の表面が略同じ高さに形成する。このように平坦化するのは、エッチング後のフィン活性領域３５Ａによって、ゲート電極用導電物質３７表面の段差があまりにも大きければ、ゲート電極間にボイドや残渣（Residue）問題を引き起こす恐れがあるので、これを防止するためである。
次に、図４Ｆに示したように、ゲート電極用導電物質３７上にフォトレジスト（図示せず）を塗布し、露光及び現像によってパターニングして第２マスク３８を形成する。この時、第２マスク３８は、ゲート電極用導電物質３７をパターニングするためのものであって、第１マスク３４と同じ線幅に形成される。
次に、図４Ｇに示したように、第２マスク３８をエッチングマスクとして利用したエッチングによりゲート電極物質層３７の一部を除去することによって、ゲート電極３７Ａを形成する。この時、ゲート電極３７Ａは、凸状のエッチング後のフィン活性領域３５Ａを全て覆う形態になる。これは、フィン活性領域３５Ａは、凸状の準フィン活性領域３５がトリム工程により全体的に小さくなった状態（図４Ｄ参照）であるため、第１マスク３４と同じ線幅の第２マスク３８を用いて形成されるゲート電極３７Ａは、エッチング後のフィン活性領域３５Ａの両側面、傾斜面及び上部面を全て覆うことができる。
上述したように、ゲート電極が凸状のフィン活性領域３５Ａの両側面、傾斜面及び上部面を覆うので、すなわちフィン活性領域３５Ａの４つの側面及び上部面をチャネル領域となるので、５チャネルの形態となる。
したがって、本発明に係る５チャネルのフィントランジスタは、従来の３チャネルトランジスタに比べて、チャネル領域の拡張が容易であり、素子の集積化によってフィン活性領域が小さく形成されても特性が良好であるという長所がある。
なお、本発明は、上記した実施の形態に限定されるものではなく、本発明の技術的思想の範囲から逸脱しない範囲内で、実施の形態の様々な変更が可能であり、それらも本発明の技術的範囲に属する。
従来の技術に係るフィントランジスタの構造を示した断面図である。 従来の技術に係るフィントランジスタ構造を示した斜視図である。 本発明の一実施形態に係るフィントランジスタの構造を示した断面図である。 本発明の一実施形態に係るフィントランジスタの製造方法を示した断面図である。 本発明の一実施形態に係るフィントランジスタの製造方法を説明するための断面図である。 本発明の一実施形態に係るフィントランジスタの製造方法を説明するための断面図である。 本発明の一実施形態に係るフィントランジスタの製造方法を説明するための断面図である。 本発明の一実施形態に係るフィントランジスタの製造方法を説明するための断面図である。 本発明の一実施形態に係るフィントランジスタの製造方法を説明するための断面図である。 本発明の一実施形態に係るフィントランジスタの製造方法を説明するための断面図である。
符号の説明
３１ 半導体基板
３２ 素子分離膜
３３ 活性領域
３４ 第１マスク
３５ 準フィン活性領域
３５Ａ フィン活性領域
３６ ゲート絶縁膜
３７Ａ ゲート電極
３８ 第２マスク

Claims (11)

  1. 半導体基板に素子分離膜を形成することにより、該素子分離膜の間に活性領域を画定する第１ステップと、
    前記活性領域上に第１マスクを形成する第２ステップと、
    前記第１マスクを使用して前記活性領域を所定深さにエッチングして、前記エッチングされた活性領域に接続され、該エッチングされた活性領域の上に延びるフィン活性領域を形成する第３ステップと、
    前記フィン活性領域の第１、第２、第３、第４および第５の面の上に、ゲート絶縁膜を形成する第４ステップと、
    前記フィン活性領域の第１、第２、第３、第４および第５の面を覆うように、前記ゲート絶縁膜上にゲート電極を形成する第５ステップと
    を含み、
    前記第１および第２の面は、前記エッチングされた活性領域に近接し、
    前記第５の面は、前記フィン活性領域の上部面であり、
    前記第３の面は、前記第１の面と前記第５の面との間に設けられており、
    前記第４の面は、前記第２の面と前記第５の面との間に設けられており、
    前記フィン活性領域の前記ゲート電極を挟んで対向する両端に、ソース領域およびドレイン領域がそれぞれ形成され、
    前記エッチングされた活性領域の幅は、前記フィン活性領域の幅よりも大きいことを特徴とするフィントランジスタの製造方法。
  2. 前記フィン活性領域を形成する前記第３ステップが、
    前記第１マスクを使用して前記活性領域を所定深さにエッチングすることによって、前記半導体基板の表面に凸部を形成する第６ステップと、
    前記半導体基板の素子分離膜を、所定深さにエッチングし、エッチングされた前記活性領域と同じ高さに形成する第７ステップと
    を含むことを特徴とする請求項１に記載のフィントランジスタの製造方法。
  3. 前記第７ステップが、前記素子分離膜を、ウェットエッチングによりエッチングするステップであることを特徴とする請求項２に記載のフィントランジスタの製造方法。
  4. 前記フィン活性領域を形成する前記第３ステップが、トリミングを行うトリム工程を含むことを特徴とする請求項２又は３に記載のフィントランジスタの製造方法。
  5. 前記トリム工程が、前記凸部に対してエッチバックを行って、前記凸部の上部面及び両側面をエッチングする工程であることを特徴とする請求項４に記載のフィントランジスタの製造方法。
  6. 前記凸部の上部面及び両側面を、１０Å〜５００Åの範囲の厚さでエッチングすることを特徴とする請求項５に記載のフィントランジスタの製造方法。
  7. 前記フィン活性領域の前記第１、第２、第３、第４および第５の面を覆うように、前記ゲート電極を形成する前記第５ステップが、
    前記トリム工程によりエッチングされて形成された前記フィン活性領域の前記第１、第２、第３、第４および第５の面を覆うように、１００Å以上厚く形成するステップであることを特徴とする請求項４に記載のフィントランジスタの製造方法。
  8. 前記第５ステップが、前記フィン活性領域より５００Å以上厚くゲート電極物質層を前記ゲート絶縁膜上に形成した後に、該ゲート電極物質層に対してＣＭＰを行って、該ゲート電極物質層表面の段差を低減した後に、前記ゲート電極を形成するステップであること
    を特徴とする請求項４に記載のフィントランジスタの製造方法。
  9. 前記ゲート電極を形成する前記第５ステップが、第２マスクを用いて前記ゲート電極物質層をパターニングする第８ステップを含むことを特徴とする請求項８に記載のフィントランジスタの製造方法。
  10. ゲート電極を形成するのに用いられる前記第２マスクが、前記フィン活性領域を形成するのに用いられた前記第１マスクと同じ線幅に形成されることを特徴とする請求項９に記載のフィントランジスタの製造方法。
  11. 前記第１マスクの線幅が、１０ｎｍ〜１００ｎｍの範囲であることを特徴とする請求項１０に記載のフィントランジスタの製造方法。
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