CN103413828A - 多边形沟道层多栅结构隧穿晶体管及其形成方法 - Google Patents

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刘立滨
梁仁荣
许军
王敬
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Abstract

本发明提出一种多边形沟道层多栅结构隧穿晶体管及其形成方法，其中，该多边形沟道层多栅结构隧穿晶体管包括：衬底；沟道层，沟道层形成在衬底之上，沟道层沿垂直沟道层延长方向的截面为多边形；栅堆叠，栅堆叠形成在沟道层之上，栅堆叠包括紧邻沟道层的栅介质层以及紧邻栅介质层的栅电极，栅堆叠覆盖沟道层的所有侧面或者多个连续相邻侧面。本发明具有关态电流小，开态电流大、抑制短沟道层效应的能力和等比例缩小的能力强等优点。

Description

多边形沟道层多栅结构隧穿晶体管及其形成方法
技术领域
本发明涉及半导体领域，特别涉及一种多边形沟道层多栅结构隧穿晶体管及其形成方法。
背景技术
随着晶体管沟道长度的减小，传统的MOSFET器件特性随着短沟道效应的增强而不断恶化。器件关态泄漏电流不断增大，使得芯片功耗急剧增加。在后摩尔时代，应用新材料和新结构的器件成为延续摩尔定律进入纳米尺度的希望。在众多新结构器件中，隧穿场效应晶体管(TFET)是非常重要的新器件之一，它不仅仅能够有效克服MOSFET在小尺寸下的短沟道效应，而且具有亚阈值摆幅低、关态电流小的特点，能够有效的降低电源电压，进而降低功耗。但是，现存的TFET开台电流小的问题一定程度上限制了其应用。最基本的隧穿场效应晶体管为平面型器件，平面型TFET电流密度小，并且在沟道长度减小到一定程度以后，源和漏之间的直接隧穿也会带来一定的泄漏电流。为了克服该缺点，现有技术对器件进行了改进，提出了如图1所示的具有圆环形栅极的TFET，其中栅极于垂直于沟道层延长方向的截面是圆环形的。但是，圆环形栅极TFET的电流驱动能力仍然不足以应用，因此亟待提出新型的TFET器件。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，本发明旨在提供一种关态电流小，开态电流大、抑制短沟道层效应的能力强的多边形沟道层多栅结构隧穿晶体管及其形成方法。
为实现上述目的，根据本发明实施例的多边形沟道层多栅结构隧穿晶体管，包括：衬底；沟道层，所述沟道层形成在所述衬底之上，所述沟道层沿垂直沟道层延长方向的截面为多边形；栅堆叠，所述栅堆叠形成在所述沟道层之上，所述栅堆叠包括紧邻沟道层的栅介质层以及紧邻所述栅介质层的栅电极，所述栅堆叠覆盖所述沟道层的所有侧面或者多个连续相邻侧面。
在本发明的一个实施例中，所述多边形为三角形、四边形、五边形、六边形。
在本发明的一个实施例中，所述沟道层沿垂直于沟道层延长方向的截面的多边形具有倒角，所述倒角半径小于5nm。
在本发明的一个实施例中，所述沟道层延长方向与所述衬底所在平面平行或垂直。
在本发明的一个实施例中，所述沟道层的材料为Si、Ge、SiGe、III-V族化合物半导体、II-VI族化合物半导体中的任意一种或多种的组合。
在本发明的一个实施例中，所述沟道层内部存在应力。
在本发明的一个实施例中，所述栅介质层的材料为SiO2或HfO2、Al2O3、Ta2O5、BeO、ZrO2或La2O3中的一种或多种的组合。
在本发明的一个实施例中，所述栅介质层的厚度为2-10nm。
在本发明的一个实施例中，所述栅极层的材料为Al、Cu、W、Ni、Pt等金属材料以及其与半导体形成的金属半导体化合物，或掺杂浓度在1019以上的N型或P型多晶硅。
在本发明的一个实施例中，所述沟道层中的源端为第一类型掺杂，漏端为第二类型掺杂，沟道层的中间部分为本征或者低浓度的第二类型掺杂。
为实现上述目的，根据本发明实施例的多边形沟道层多栅结构隧穿晶体管的形成方法，包括以下步骤：S1.提供衬底；S2.在所述衬底之上形成沟道层，所述沟道层沿垂直沟道层延长方向的截面为多边形；S3.在所述沟道层之上形成栅堆叠，所述栅堆叠包括紧邻沟道层的栅介质层以及紧邻所述栅介质层的栅电极，所述栅堆叠覆盖所述沟道层的所有侧面或者多个连续相邻侧面。
在本发明的一个实施例中，所述多边形为三角形、四边形、五边形、六边形。
在本发明的一个实施例中，所述沟道层沿垂直于沟道层延长方向的截面的多边形具有倒角，所述倒角半径小于5nm。
在本发明的一个实施例中，所述沟道层延长方向与所述衬底所在平面平行或垂直。
在本发明的一个实施例中，所述沟道层的材料为Si、Ge、SiGe、III-V族化合物半导体、II-VI族化合物半导体中的任意一种或多种的组合。
在本发明的一个实施例中，所述沟道层的半导体材料内部存在应力。
在本发明的一个实施例中，所述栅介质层的材料为SiO2或HfO2、Al2O3、Ta2O5、BeO、ZrO2或La2O3中的一种或多种的组合。
在本发明的一个实施例中，所述栅介质层的厚度为2-10nm。
在本发明的一个实施例中，所述栅极层的材料为Al、Cu、W、Ni、Pt等金属材料以及其与半导体形成的金属半导体化合物，或掺杂浓度在1019以上的N型或P型多晶硅。
在本发明的一个实施例中，所述沟道层中的源端为第一类型掺杂，漏端为第二类型掺杂，沟道层的中间部分为本征或者低浓度的第二类型掺杂。
根据本发明实施例的多边形沟道层多栅结构隧穿晶体管及其形成方法，至少具有以下优点：
(1)关态电流小，开态电流大，改善了亚阈区斜率。具体地由于环栅结构能够包围整个沟道层或大部分沟道层，对沟道层的控制能力相比于单栅的平面器件而言会显著提高，不仅降低了漏端电压对沟道层中能带的影响，而且使得源端和漏端的能带弯曲程度更大，不仅仅使得导通电流变大，而且使得沟道层开启和关闭的时候更快，即具有更小的亚阈区斜率。此外，通过采用多边形的沟道层形状，可以利用沟道层棱角处的拐角效应，增强栅控能力，使得能带弯曲程度更大，显著提高导通电流。与此同时，更强的栅控能力也使得器件关态时维持较高且宽的势垒，改善漏电特性。
(2)抑制短沟道层效应的能力强。多边形截面的沟道层在非拐角处能够更接近沟道层中央，对沟道层内部的控制能力更强，从而就削弱了漏端到源端的横向电场的强度，使得由源端到漏端之间的直接隧穿降低。通过仿真验证，多边形沟道层，尤其是三角形沟道层在小尺寸时，具有更小的关态电流。
(3)适合低电压低功耗的应用。这种类型的TFET具有更小的亚阈值摆幅(Subthreshold-Swing，SS)，更适合低电压低功耗的应用。
(4)结构简单，只需对现有CMOS工艺流程做少量更改即可，适于批量生产。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为传统的具有圆环形栅极的隧穿晶体管的结构示意图；
图2(a)为本发明实施例的具有三角形沟道层、三角环栅极的多边形沟道层多栅结构隧穿晶体管的结构示意图；
图2(b)为本发明实施例的具有矩形沟道层、三个连续相邻栅极的多边形沟道层多栅结构隧穿晶体管的结构示意图；
图2(c)为本发明实施例的具有正梯形沟道层、三个连续相邻栅极的多边形沟道层多栅结构隧穿晶体管的结构示意图；
图2(d)为本发明实施例的具有倒梯形沟道层、三个连续相邻栅极的多边形沟道层多栅结构隧穿晶体管的结构示意图;
图2(e)为本发明实施例的具有六边形沟道层、五个连续相邻栅极的多边形沟道层多栅结构隧穿晶体管的结构示意图；
图3(a)为本发明实施例的沟道层延长方向与衬底所在平面平行的多边形沟道层多栅结构隧穿晶体管的结构示意图；
图3(b)为本发明实施例的沟道层延长方向与衬底所在平面垂直的多边形沟道层多栅结构隧穿晶体管的结构示意图；
图4(a)为本发明具有倒梯形沟道层三栅结构隧穿晶体管结构的三维示意图；
图4(b)为本发明具有倒梯形沟道层三栅结构隧穿晶体管结构的沟道截面图；
图4(c)为本发明具有正梯形沟道层三栅结构隧穿晶体管结构的三维示意图；
图4(d)为本发明具有正梯形沟道层三栅结构隧穿晶体管结构的沟道截面图；
图5为具有不同底角角度的梯形三栅隧穿晶体管的归一化电流随沟道顶角角度的变化曲线；
图6为平面隧穿晶体管、矩形沟道三栅晶体管和三角形环形栅隧穿晶体管开态电流和关态电流随沟道长度的变化曲线；
图7为本发明实施例的具有矩形环栅极的多边形沟道层多栅结构隧穿晶体管的形成方法的流程图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。进一步地，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上，“多层”的含义是两层或两层以上。
为了克服常规的平面栅极和圆环形栅极的TFET的导通电流小的缺点，提高其电流驱动能力，本发明公开一种多边形沟道层多栅结构隧穿晶体管。
本发明的多边形沟道层多栅结构隧穿晶体管的工作原理为：基于载流子隧穿原理的TFET，其性能更加依赖于能带的弯曲程度(或者说电场的强弱)。如果源端PN结上的电场越强，能带弯曲量则越大，由Kane公式可知，载流子隧穿概率增大，隧穿电流也就增大。在沟道层的截面上，多边形的棱角处，由于沟道内棱角处电荷的分享，使得在相同栅压下，沟道层中棱角处的表面势变大，沿着沟道方向能带弯曲量更大，因此，隧穿概率更大，沟道截面的棱角处对电流的贡献更大。棱角的角度越小，棱角的这种加强作用更明显，对电流的提高作用更大。同时，相比于平面器件，更强的栅控能力更有助于抑制短沟道层效应。
根据本发明实施例的多边形沟道层多栅结构隧穿晶体管包括：衬底10、沟道层20、栅堆叠30。其中，沟道层20形成在衬底10之上，沟道层20沿垂直其自身延长方向的截面为多边形。栅堆叠30形成在沟道层20之上，该栅堆叠30包括紧邻沟道层20的栅介质层31以及紧邻栅介质层31的栅电极32，栅堆叠30覆盖沟道层20的所有侧面或者多个连续相邻侧面。
在本发明的一个实施例中，沟道层20的截面可为三角形(参见图2(a))、矩形(参见图2(b))、梯形(参见图2(c)和图2(d))、菱形等四边形，还可以五边形、六边形(参见图2(e))或其他多边形。值得指出的是，此处列出的几种几何形状仅是出于示例的方便而非本发明的限制。
在本发明的一个实施例中，栅堆叠30可以覆盖沟道层20的所有侧面(参见图2(a))或者多个连续相邻侧面(参见图2(b)至图2(e))。值得指出的是，“多个连续相邻侧面”强调了本发明中栅堆叠30的整体性。以某个沟道截面为六边形的隧穿晶体管为例，对沟道层的六个侧面编号1至6。如果是不相邻的1、3、5三个侧面被栅堆叠覆盖，则仍为普通三栅器件；如果是连续相邻的1、2、3三个侧面，则属于本发明的多边形沟道层多栅结构隧穿晶体管。
在本发明的一个实施例中，沟道层20沿垂直于沟道层20延长方向的截面的多边形具有倒角，倒角半径小于5nm。换言之，多边形柱形的沟道层20的侧面棱柱具有倒角。由于当前刻蚀工艺的限制，难以获得理想的棱角分明的多边形沟道，通常在棱角处形成倒角以进行相邻侧面平面的过渡。倒角半径越小，说明拐角处越尖，越接近理想化的多边形沟道。优选地，倒角半径小于5nm。
在本发明的一个实施例中，沟道层20的延长方向可以与衬底10所在平面平行(参见图3(a))或垂直(参见图3(b))。
在本发明的一个实施例中，沟道层20的材料可为Si、Ge、SiGe、III-V族化合物半导体、II-VI族化合物半导体中的任意一种或多种的组合。
在本发明的一个实施例中，沟道层20内部存在应力。当应力存在时，可以一定程度上提高沟道载流子的迁移率，可以提高驱动能力。
在本发明的一个实施例中，栅介质层31的材料可为SiO2或HfO2、Al2O3、Ta2O5、BeO、ZrO2或La2O3中的一种或多种的组合。
在本发明的一个实施例中，栅介质层31的厚度为2-10nm。栅介质31的厚度需要适宜，如果厚度太大，则栅控能力减弱，器件的SS增大，同时栅压增大，不利于电源电压降低；如果厚度太小，会有显著的栅漏电流。
在本发明的一个实施例中，栅极层32的材料为Al、Cu、W、Ni、Pt等金属材料以及其与半导体形成的金属半导体化合物，或掺杂浓度在1019以上的N型或P型多晶硅。
在本发明的一个实施例中，栅极层32的厚度大于5nm。
在本发明的一个实施例中，沟道层20中的源端为第一类型掺杂，漏端为第二类型掺杂，沟道层的中间部分为本征或者低浓度的第二类型掺杂。该掺杂条件是根据TFET器件的工作原理提出的。
为使本领域技术人员更好地理解本发明，现结合图4-图6说明本发明的结构以及带来的有益效果。
我们通过SENTAURUS仿真研究了一系列顶角和不同沟道长度的多边形沟道的TFET。首先，我们设计了具有一系列顶角角度和一系列沟道长度的多边形多栅结构TFET器件(参见如图4(a)至图4(d))。然后测试相同沟道长度、不同顶角角度多栅TFET器件的沟道电流曲线如图5所示。可以看出，一定驱动条件下，沟道层截面图的棱角越锐对驱动能力的加强就越明显，三角形沟道层的电流驱动能力是平面单栅器件的10.9倍。然后测试不同沟道长度的单栅、三角形环栅、三栅这三种不同结构的TFET的开态电流曲线和关态电流曲线如图6所示，可以看出，不同结构的TFET的开关态电流曲线趋势相同，三角形沟道结构具有更大的开态电流。与此同时，三角形沟道环栅结构在短沟道时，具有更小的漏电流，有更好的等比例缩小的能力，因此三角形环栅对沟道层关态漏电流的抑制能力更强，更适合小尺寸的器件。
一种多边形沟道层多栅结构隧穿晶体管的形成方法，如图7所示，包括以下步骤：
S1.提供衬底10。
S2.在衬底10之上形成沟道层20，沟道层20沿垂直沟道层延长方向的截面为多边形。
S3.在沟道层20之上形成栅堆叠30，栅堆叠30包括紧邻沟道层20的栅介质层31以及紧邻栅介质层31的栅电极32，栅堆叠30覆盖沟道层20的所有侧面或者多个连续相邻侧面。
在本发明的一个实施例中，多边形为三角形、四边形、五边形、六边形。
在本发明的一个实施例中，沟道层20沿垂直于沟道层20延长方向的截面的多边形具有倒角，倒角半径小于5nm。
在本发明的一个实施例中，沟道层20延长方向与衬底10所在平面平行或垂直。
在本发明的一个实施例中，沟道层20的材料为Si、Ge、SiGe、III-V族化合物半导体、II-VI族化合物半导体中的任意一种或多种的组合。
在本发明的一个实施例中，沟道层20内部存在应力。
在本发明的一个实施例中，栅介质层31的材料为SiO2或HfO2、Al2O3、Ta2O5、BeO、ZrO2或La2O3中的一种或多种的组合。
在本发明的一个实施例中，栅介质层31的厚度为2-10nm。
在本发明的一个实施例中，栅极层32的材料为Al、Cu、W、Ni、Pt等金属材料以及其与半导体形成的金属半导体化合物，或掺杂浓度在1019以上的N型或P型多晶硅。
在本发明的一个实施例中，栅极层32的厚度大于5nm。
在本发明的一个实施例中，沟道层20中的源端为第一类型掺杂，漏端为第二类型掺杂，沟道层的中间部分为本征或者低浓度的第二类型掺杂。
综上，根据本发明实施例的多边形沟道层多栅结构隧穿晶体管及其形成方法，至少具有以下优点：
(1)关态电流小，开态电流大，改善亚阈区斜率。具体地由于环栅结构能够包围整个沟道层，对沟道层的控制能力相比于单栅的平面器件而言会显著提高，不仅降低了漏端电压对沟道层中能带的影响，而且使得源端和漏端的能带弯曲程度更大，不仅仅使得导通电流变大，而且使得沟道层开启和关闭的时候更快，即具有更小的亚阈区斜率。如果采用多边形的沟道层形状，可以利用沟道层棱角处的拐角效应，增强栅控能力，使得能带弯曲程度更大，显著提高导通电流。与此同时，更强的栅控能力也使得器件关态时维持较高且宽的势垒，改善漏电特性。
(2)抑制短沟道层效应的能力强。多边形形状的沟道层在非拐角处能够更接近沟道层中央，对沟道层内部的控制能力更强，从而就削弱了漏端到源端的横向电场的强度，使得由源端到漏端之间的直接隧穿降低。通过仿真验证，多边形沟道层，尤其是三角形沟道层在小尺寸时，具有更小的关态电流。
(3)适合低电压低功耗的应用。这种类型的TFET具有更小的亚阈值摆幅(Subthreshold-Swing，SS)，更适合低电压低功耗的应用。
(4)结构简单，只需对现有CMOS工艺流程做少量更改即可，适于批量生产。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。

Claims (20)

1.一种多边形沟道层多栅结构隧穿晶体管，其特征在于，包括：
衬底；
沟道层，所述沟道层形成在所述衬底之上，所述沟道层沿垂直沟道层延长方向的截面为多边形；
栅堆叠，所述栅堆叠形成在所述沟道层之上，所述栅堆叠包括紧邻沟道层的栅介质层以及紧邻所述栅介质层的栅电极，所述栅堆叠覆盖所述沟道层的所有侧面或者多个连续相邻侧面。
2.如权利要求1所诉的多边形沟道层多栅结构隧穿晶体管，其特征在于，所述多边形为三角形、四边形、五边形或六边形。
3.如权利要求1所诉的多边形沟道层多栅结构隧穿晶体管，其特征在于，所述沟道层沿垂直于沟道层延长方向的截面的多边形具有倒角，所述倒角半径小于5nm。
4.如权利要求1所述的多边形沟道层多栅结构隧穿晶体管，其特征在于，所述沟道层延长方向与所述衬底所在平面平行或垂直。
5.如权利要求1所述的多边形沟道层多栅结构隧穿晶体管，其特征在于，所述沟道层的材料为Si、Ge、SiGe、III-V族化合物半导体、II-VI族化合物半导体中的任意一种或多种的组合。
6.如权利要求1所述的多边形沟道层多栅结构隧穿晶体管，其特征在于，所述沟道层内部存在应力。
7.如权利要求1所述的多边形沟道层多栅结构隧穿晶体管，其特征在于，所述栅介质层的材料为SiO2或HfO2、Al2O3、Ta2O5、BeO、ZrO2或La2O3中的一种或多种的组合。
8.如权利要求1所述的多边形沟道层多栅结构隧穿晶体管，其特征在于，所述栅介质层的厚度为2-10nm。
9.如权利要求1所述的多边形沟道层多栅结构隧穿晶体管，其特征在于，所述栅极层的材料为Al、Cu、W、Ni、Pt等金属材料以及其与半导体形成的金属半导体化合物，或掺杂浓度在1019以上的N型或P型多晶硅。
10.如权利要求1所述的多边形沟道层多栅结构隧穿晶体管，其特征在于，所述沟道层中的源端为第一类型掺杂，漏端为第二类型掺杂，沟道层的中间部分为本征或者低浓度的第二类型掺杂。
11.一种多边形沟道层多栅结构隧穿晶体管的形成方法，其特征在于，包括以下步骤：
S1.提供衬底；
S2.在所述衬底之上形成沟道层，所述沟道层沿垂直沟道层延长方向的截面为多边形；
S3.在所述沟道层之上形成栅堆叠，所述栅堆叠包括紧邻沟道层的栅介质层以及紧邻所述栅介质层的栅电极，所述栅堆叠覆盖所述沟道层的所有侧面或者多个连续相邻侧面。
12.如权利要求11所诉的多边形沟道层多栅结构隧穿晶体管，其特征在于，所述多边形为三角形、四边形、五边形或六边形。
13.如权利要求11所诉的多边形沟道层多栅结构隧穿晶体管的形成方法，其特征在于，所述沟道层沿垂直于沟道层延长方向的截面的多边形具有倒角，所述倒角半径小于5nm。
14.如权利要求11所述的多边形沟道层多栅结构隧穿晶体管的形成方法，其特征在于，所述沟道层延长方向与所述衬底所在平面平行或垂直。
15.如权利要求11所述的多边形沟道层多栅结构隧穿晶体管的形成方法，其特征在于，所述沟道层的材料为Si、Ge、SiGe、III-V族化合物半导体、II-VI族化合物半导体中的任意一种或多种的组合。
16.如权利要求11所述的多边形沟道层多栅结构隧穿晶体管的形成方法，其特征在于，所述沟道层的半导体材料内部存在应力。
17.如权利要求11所述的多边形沟道层多栅结构隧穿晶体管的形成方法，其特征在于，所述栅介质层的材料为SiO2或HfO2、Al2O3、Ta2O5、BeO、ZrO2或La2O3中的一种或多种的组合。
18.如权利要求11所述的多边形沟道层多栅结构隧穿晶体管的形成方法，其特征在于，所述栅介质层的厚度为2-10nm。
19.如权利要求11所述的多边形沟道层多栅结构隧穿晶体管的形成方法，其特征在于，所述栅极层的材料为Al、Cu、W、Ni、Pt等金属材料以及其与半导体形成的金属半导体化合物，或掺杂浓度在1019以上的N型或P型多晶硅。
20.如权利要求11所述的多边形沟道层多栅结构隧穿晶体管，其特征在于，所述沟道层中的源端为第一类型掺杂，漏端为第二类型掺杂，沟道层的中间部分为本征或者低浓度的第二类型掺杂。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108428796A (zh) * 2017-02-14 2018-08-21 元太科技工业股份有限公司 有机薄膜晶体管与显示装置
CN108807660A (zh) * 2017-05-02 2018-11-13 上海磁宇信息科技有限公司 使用垂直型环绕式场效晶体管的超高密度随机存储器架构

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0215675A (ja) * 1988-07-01 1990-01-19 Fujitsu Ltd 電界効果トランジスタ及びその製造方法
US20050110086A1 (en) * 2003-11-24 2005-05-26 Chuan-Ping Hou Method of forming field effect transistor and structure formed thereby
US20060148154A1 (en) * 2005-01-04 2006-07-06 Dong-Suk Shin Semiconductor devices having faceted channels and methods of fabricating such devices
CN1992340A (zh) * 2005-12-27 2007-07-04 海力士半导体有限公司 五沟道鳍式晶体管及其制造方法
CN101142688A (zh) * 2005-01-18 2008-03-12 英特尔公司 具有应变沟道区的非平面mos结构
US20090072279A1 (en) * 2007-08-29 2009-03-19 Ecole Polytechnique Federale De Lausanne (Epfl) Capacitor-less memory and abrupt switch based on hysteresis characteristics in punch-through impact ionization mos transistor (PI-MOS)
CN101427374A (zh) * 2006-04-28 2009-05-06 国际商业机器公司 高性能3d fet结构及其使用择优晶体蚀刻的形成方法
CN101558497A (zh) * 2006-12-15 2009-10-14 Nxp股份有限公司 晶体管器件和制造这一晶体管器件的方法

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0215675A (ja) * 1988-07-01 1990-01-19 Fujitsu Ltd 電界効果トランジスタ及びその製造方法
US20050110086A1 (en) * 2003-11-24 2005-05-26 Chuan-Ping Hou Method of forming field effect transistor and structure formed thereby
US20060148154A1 (en) * 2005-01-04 2006-07-06 Dong-Suk Shin Semiconductor devices having faceted channels and methods of fabricating such devices
CN101142688A (zh) * 2005-01-18 2008-03-12 英特尔公司 具有应变沟道区的非平面mos结构
CN1992340A (zh) * 2005-12-27 2007-07-04 海力士半导体有限公司 五沟道鳍式晶体管及其制造方法
CN101427374A (zh) * 2006-04-28 2009-05-06 国际商业机器公司 高性能3d fet结构及其使用择优晶体蚀刻的形成方法
CN101558497A (zh) * 2006-12-15 2009-10-14 Nxp股份有限公司 晶体管器件和制造这一晶体管器件的方法
US20090072279A1 (en) * 2007-08-29 2009-03-19 Ecole Polytechnique Federale De Lausanne (Epfl) Capacitor-less memory and abrupt switch based on hysteresis characteristics in punch-through impact ionization mos transistor (PI-MOS)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108428796A (zh) * 2017-02-14 2018-08-21 元太科技工业股份有限公司 有机薄膜晶体管与显示装置
CN108807660A (zh) * 2017-05-02 2018-11-13 上海磁宇信息科技有限公司 使用垂直型环绕式场效晶体管的超高密度随机存储器架构

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