CN203013733U

CN203013733U - 一种igbt

Info

Publication number: CN203013733U
Application number: CN 201220657534
Authority: CN
Inventors: 张文亮; 朱阳军; 卢烁今; 赵佳; 吴振兴
Original assignee: Shanghai Lianxing Electronic Co ltd; Institute of Microelectronics of CAS; Jiangsu CAS IGBT Technology Co Ltd
Current assignee: Shanghai Lianxing Electronic Co ltd; Institute of Microelectronics of CAS; Jiangsu CAS IGBT Technology Co Ltd
Priority date: 2012-12-03
Filing date: 2012-12-03
Publication date: 2013-06-19
Anticipated expiration: 2022-12-03

Abstract

本实用新型提供了一种IGBT，包括半导体衬底；位于半导体衬底表面内的两个沟槽栅结构；位于两个沟槽栅结构之间的开口；位于开口底部的平面假栅结构，该平面假栅结构的厚度小于或等于开口的深度。本实用新型所提供的IGBT在两个沟槽栅结构之间设置有一个平面假栅结构，使沟槽栅结构之间的距离变大，从而使单位面积芯片导电沟道的密度降低，提高了器件的抗短路能力；并且，本实用新型中的平面假栅结构并不形成导电沟道，且能够改善沟槽栅处的电场分布，使器件在保证器件具有较强的抗短路能力的基础上，其击穿电压不会减小。

Description

一种IGBT

技术领域

本实用新型涉及半导体技术领域，更具体地说，涉及一种IGBT。

背景技术

绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，简称IGBT）是由双极型三极管（BJT）和绝缘栅型场效应管（MOSFET）组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管（即巨型晶体管，简称GTR）的低导通压降两方面的优点，由于IGBT具有驱动功率小而饱和压降低的优点，目前IGBT作为一种新型的电力电子器件被广泛应用到各个领域。

IGBT在实际的应用中会遇到短路现象，导致器件损坏烧毁，失去正常功能，因此，IGBT通常对抗短路的能力要求非常高，即要求器件在发生短路时，能够在承受高电压及大电流的情况下维持一段时间不失效，以便使保护电路有足够的响应时间去关断IGBT，保护器件不被烧毁。

沟槽型IGBT以其较低的通态压降和较大的电流密度得到越来越普遍的应用，相对于传统的表面栅结构的IGBT，沟槽型IGBT是在硅衬底下面形成许多浅而密的沟槽，其沟道为沿沟槽侧壁的垂直沟道。

以N型沟道为例，如图1所示，现有技术中沟槽型IGBT的结构包括：

半导体衬底；

位于半导体衬底表面内的沟槽栅极104；

位于半导体衬底表面内、沟槽栅极104两侧的P^-（P型轻掺杂）阱区102，及位于P^-阱区102的表面内、沟槽栅极104两侧的N⁺（Ｎ型重掺杂）源区103；

位于P^-阱区102和N⁺源区103表面上的发射极105；

位于P^-阱区102和沟槽栅极104下方的N^-（Ｎ型轻掺杂）漂移区100，及位于N^-漂移区100下方的N⁺缓冲区101；

位于N⁺缓冲区101背面的P⁺（P型重掺杂）集电区106。

但是，在实际应用过程中发现，这种沟槽型IGBT抗短路能力较差，导致器件容易损坏烧毁。

实用新型内容

有鉴于此，本实用新型提供一种IGBT，以解决现有技术中IGBT抗短路能力差的问题。

为实现上述目的，本实用新型提供如下技术方案：

一种IGBT，包括：

半导体衬底；

位于所述半导体衬底表面内的两个沟槽栅结构；

位于所述两个沟槽栅结构之间的开口，所述开口底部为平面，且所述开口的深度小于所述沟槽栅结构的深度，所述开口的侧壁与所述两个沟槽栅结构的侧壁之间均具有间隙；

位于所述开口底部的平面假栅结构，所述平面假栅结构的厚度小于或等于所述开口的深度。

优选的，所述平面假栅结构包括，位于所述开口底部的假栅介质层，及位于所述假栅介质层表面上的假栅层。

优选的，所述假栅层覆盖所述开口底部的全部区域。

优选的，所述假栅层为镂空结构。

优选的，所述假栅层包括多个相互平行的条形结构。

优选的，所述假栅层的各条形结构均平行于所述开口侧壁与开口底部的交线。

优选的，所述假栅层的各条形结构均垂直于所述开口侧壁与开口底部的交线。

优选的，其特征在于，所述平面假栅结构各区域的电位相同。

优选的，还包括：位于所述两个沟槽栅结构之间的浮空区，所述浮空区的掺杂深度比所述两个沟槽栅结构的深度深；位于所述浮空区下方的漂移区，所述漂移区的掺杂类型与所述浮空区的掺杂类型相反。

优选的，所述平面假栅结构与所述沟槽栅结构之间的寄生电容随假栅层厚度的减小而减小。

优选的，所述平面假栅结构与所述沟槽栅结构之间的寄生电容随假栅层与沟槽栅结构之间距离的增大而减小。

优选的，所述平面假栅结构与所述漂移区之间的寄生电容随假栅层面积的减小而减小。

优选的，所述平面假栅结构与所述漂移区之间的寄生电容随假栅层与漂移区之间距离的增大而减小。

优选的，所述假栅层的材料为多晶硅或金属。

优选的，所述两个沟槽栅结构分别为第一沟槽栅结构和第二沟槽栅结构，在该IGBT的剖面图中，第一沟槽栅结构的第二侧与第二沟槽栅结构的第一侧相对，且二者距离最近，第一沟槽栅结构的第一侧与第二沟槽栅结构的第二侧距离最远，该IGBT还包括：位于所述半导体衬底表面内的第一阱区和第二阱区，位于所述第一阱区表面内的第一源区，位于所述第二阱区表面内的第二源区，其中，所述第一阱区位于所述第一沟槽栅结构第一侧的半导体衬底表面内，所述第二阱区位于所述第二沟槽栅结构第二侧的半导体衬底表面内。

优选的，所述沟槽栅结构的电位相同。

从上述技术方案可以看出，本实用新型较现有技术至少具有以下优点：

本实用新型所提供的IGBT，在一个元胞中，设置有两个沟槽栅结构和一个平面假栅结构，由于该平面假栅结构位于两个沟槽栅结构之间，且三者之间有一定的距离，所以能够使沟槽栅结构之间的距离较现有技术中的变大，从而使单位面积芯片导电沟道的密度降低，饱和电流密度减小，因此本实用新型所提供的IGBT较现有技术中的能够承受更大的短路电流，具有更强的抗短路能力；并且，本实用新型所提供的IGBT，在沟槽栅结构之间具有平面假栅结构，该平面假栅结构并不形成导电沟道，且能够改善沟槽栅处的电场分布，使本实用新型所提供的IGBT在保证器件具有较强的抗短路能力的基础上，其击穿电压不会减小。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中沟槽型IGBT的结构的剖面图；

图2为本实用新型实施例所提供的IGBT的剖面图；

图3为设有平面假栅结构与不设平面假栅结构的半导体器件栅区的电场分布对比图；

图4为沟槽型假栅结构的IGBT的剖面图；

图5为本实用新型实施例所提供的镂空结构的假栅层的IGBT的立体图；

图6为本实用新型实施例所提供的一种栅状结构的假栅层的IGBT的立体图；

图7为本实用新型实施例所提供的另一种栅状结构的假栅层的IGBT的立体图。

具体实施方式

正如背景技术所述，常规的沟槽型IGBT抗短路能力较差，导致器件容易损坏烧毁，发明人经研究发现，产生这种现象的原因主要是，常规的沟槽型IGBT的栅极是做在沟槽侧壁上的，其沟道为沿沟槽侧壁的垂直沟道，因此，其每个元胞所占据的芯片的面积较小，即单位面积芯片中的沟道数较多，造成饱和电流密度较大，器件所能承受的短路电流较小，当发生短路现象时，器件容易损坏烧毁。

为了提高沟槽型IGBT的抗短路能力，可以采用沟槽型假栅的结构，即器件的所有沟槽栅结构中，只有一部分沟槽栅结构起沟道的作用，其它沟槽栅结构作为假栅结构，只用于维持器件耐压，这种结构虽然能够有效地降低饱和电流密度，同时又不会使器件的导通压降增大，但是，由于引入的沟槽假栅结构与栅极或发射极之间都会存在较大的寄生电容，因此会导致器件的开关速度下降。

基于此，本实用新型提供一种IGBT，包括：

半导体衬底；

位于所述半导体衬底表面内的两个沟槽栅结构；

位于所述两个沟槽栅结构之间的开口，所述开口底部为平面，且所述开口的深度小于所述沟槽栅的深度，所述开口的侧壁与所述两个沟槽栅结构的侧壁之间均具有间隙；

由以上技术方案可以看出，本实用新型所提供的IGBT，在一个元胞中设置有两个沟槽栅结构和一个平面假栅结构，由于平面假栅结构位于两个沟槽栅结构之间，且三者之间有一定的距离，所以能够使沟槽栅结构之间的距离较现有技术中的变大，从而降低了单位面积芯片导电沟道的密度，减小了饱和电流密度，使本实用新型所提供的IGBT较现有技术能够承受更大的短路电流，具有更强的抗短路能力；并且，本实用新型所提供的IGBT，在沟槽栅结构之间具有平面假栅结构，该平面假栅结构并不形成导电沟道，且能够改善沟槽栅结构处的电场分布，使本实用新型所提供的IGBT在保证器件具有较强的抗短路能力的基础上，其击穿电压不会减小。

此外，由于本实用新型所提供的IGBT平面假栅结构非常薄且为平面结构，则其与沟槽栅结构和漂移区的交叠面积较上述沟槽型假栅的IGBT大大减少，所以本实用新型中的平面假栅结构与沟槽栅结构和漂移区之间的寄生电容较上述沟槽型假栅的IGBT减小，从而使本实用新型所提供的IGBT的开关速度较快，即本实用新型所提供的IGBT能够保证在器件开关速度不降低的条件下，提高自身抗短路能力。

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。

在下面的描述中阐述了很多具体细节以便于充分理解本实用新型，但是本实用新型还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本实用新型内涵的情况下做类似推广，因此本实用新型不受下面公开的具体实施例的限制。

其次，本实用新型结合示意图进行详细描述，在详述本实用新型实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本实用新型保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

本实用新型实施例提供了一种IGBT，其结构如图2所示，为了提高抗短路能力，本实施例在两个沟槽栅结构之间设置有一个平面假栅结构，下面仅以N沟道的IGBT为例进行说明，但是上述结构同样适用于P沟道的IGBT，具体的，该器件包括：

N型半导体衬底；位于该N型半导体衬底表面内的两个沟槽栅结构；位于两个沟槽栅结构之间的开口，该开口底部为平面，且该开口的深度小于第两个沟槽栅结构的深度，该开口的侧壁与两个沟槽栅结构的侧壁之间均具有间隙；位于上述开口底部的平面假栅结构208，该平面假栅结构208的厚度小于或等于开口的深度；上述两个沟槽栅结构连接器件的栅极G；

本实施例中，上述两个沟槽栅结构分别为第一沟槽栅结构206和第二沟槽栅结构207，第一沟槽栅结构206的第二侧与第二沟槽栅结构207的第一侧相对，且二者距离最近，第一沟槽栅结构206的第一侧与第二沟槽栅结构207的第二侧距离最远；上述IGBT还包括，位于第一沟槽栅结构206第一侧的P型轻掺杂的第一阱区202，及位于第一阱区202表面内的N型重掺杂的第一源区204；位于第二沟槽栅结构207第二侧的P型轻掺杂的第二阱区203，及位于第二阱区203表面内N型重掺杂的第二源区205；上述第一阱区202、第二阱区203、第一源区204和第二源区205连接器件的源极E；

位于两个沟槽栅结构之间的P型轻掺杂的浮空区209，该浮空区209的底部与上述两个沟槽栅结构底部基本持平；位于浮空区209下方的N型轻掺杂的漂移区200；位于漂移区200下方的N型重掺杂的缓冲层201；位于缓冲层201下方的P型重掺杂的集电区210；上述集电区210连接器件的集电极C。

需要说明的是，本实施例中上述的IGBT结构仅为该器件一个元胞的基本结构，所谓元胞是指在整个芯片上的IGBT的最小重复单元，即本实用新型所提供的IGBT是由多个上述结构的元胞构成的。

此外，以上所述的“半导体衬底表面内”是指由半导体衬底表面向下延伸的一定深度的区域，该区域属于半导体衬底的一部分。

上述“第一沟槽栅结构206的第一侧”是指图2中第一沟槽栅结构206的左侧的侧壁，上述“第一沟槽栅结构206的第二侧”是指图2中第一沟槽栅结构206的右侧的侧壁；同样的，上述“第二沟槽栅结构207的第一侧”是指图2中第二沟槽栅结构207的左侧的侧壁，上述“第二沟槽栅结构207的第二侧”是指图2中第二沟槽栅结构207的右侧的侧壁。

另外，本实施例中，半导体衬底可以包括半导体元素，例如单晶、多晶或非晶结构的硅或硅锗（SiGe）；也可以包括混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合；也可以是绝缘体上硅（SOI）；此外，该漂移区200还可以包括其它的材料，例如外延层或埋氧层的多层结构。虽然在此描述了可以作为半导体衬底的材料的几个示例，但是能够作为IGBT的半导体衬底的任何材料均落入本实用新型的精神和范围。本实施例中的半导体衬底可以采用硅衬底，理论上可采用N型或P型衬底，本实施例中优选为轻掺杂的N型衬底。

在本实施例中，上述平面假栅结构208包括，位于开口底部的假栅介质层，及位于假栅介质层表面上的假栅层。

此外，本实施例中平面假栅结构208可采用光刻-刻蚀-氧化-淀积工艺形成，即首先利用光刻工艺在漂移区200的表面上形成平面假栅208的图形，再对漂移区200进行刻蚀，形成底部为平面的开口，之后采用氧化工艺在开口内部的表面生长氧化层，作为假栅介质层，最后在开口的底部淀积栅材料（如多晶硅或金属），形成假栅层，完成平面假栅结构208的制作。

需要说明的是，本实施例仅以上述工艺及形成过程为例对平面假栅结构208的形成过程进行说明，但是本实用新型对以上形成过程及过程中所涉及的工艺并不限定，具体的，对漂移区200进行刻蚀可以采用湿法刻蚀（如化学刻蚀、电解刻蚀）或干法刻蚀（如等离子体刻蚀、反应离子刻蚀、离子铣刻蚀），形成假栅层可以采用淀积、蒸发或溅射等工艺。

由以上对本实施所提供的IGBT不难发现，平面假栅结构208位于半导体衬底表面内的开口内，该开口的侧壁和底部均与浮空区209接触，浮空区209为P型轻掺杂，可见本实施中的平面假栅结构208并不与PN结接触，即平面假栅结构208不能作为导电沟道。

本实施例中，两个沟槽栅结构分别位于半导体衬底表面内的两个沟槽内，并且具有相同的结构，沟槽栅结构包括位于沟槽内部表面上的栅介质层及位于沟槽内部栅介质层表面上的沟槽栅。

此外，本实施例中沟槽栅结构可采用光刻-刻蚀-氧化-淀积工艺形成，即首先利用光刻工艺在漂移区200的表面上形成沟槽栅结构的图形，再对漂移区200进行刻蚀，形成沟槽，之后采用氧化工艺在沟槽内部的表面生长氧化层，最后在沟槽内部、氧化层的表面上填充栅材料（如多晶硅或金属），完成沟槽栅结构的制作。

并且，本实施例中通过在两个沟槽栅结构之间加入一个平面假栅结构，使两个沟槽栅结构之间的距离加大，则本实施例中的单位面积芯片沟槽栅结构的密度降低，从而有效地减小了饱和电流密度，避免了由于沟槽栅结构密度过大所造成的器件饱和电流密度增大的缺陷，因此，本实施例所提供的IGBT能够承受更大的短路电流，即增强了器件的抗短路能力。

本实施例中，第一沟槽栅结构206的第一侧直接与第一源区204和第一阱区202接触，并且第一沟槽栅结构206延伸至漂移区200的表面内，则其底部的一部分是与漂移区200接触的，由于第一源区204为N型掺杂，第一阱区202为P型掺杂，漂移区200为N型掺杂，三者形成了基本的NPN结构，因此第一沟槽栅结构206能够形成导电沟道；同样的，第二沟槽栅结构207也能够形成导电沟道。

由上述对平面假栅结构208和沟槽栅结构的描述，可知本实施例中，沟槽栅结构能够形成导电沟道，连接器件的栅极，起导电的作用，平面假栅结构208不能形成导电沟道，即不起导电作用；并且，平面假栅结构208位于两个沟槽栅结构之间，当器件导通时，由于该平面假栅结构208自身并不导电，所以能够改变两个沟槽栅结构trench corner（沟槽拐角）处的电场分布，使该处的电场趋于缓和，而如果只是单纯的增大沟槽栅结构之间的距离，电场会由于距离的增大集中于trench corner处，使该处成为击穿的薄弱区，也即导致器件的击穿电压下降，影响器件的安全使用；因此，本实施例所提供的IGBT，虽然加大了沟槽栅结构之间的距离，但是通过在沟槽栅结构之间设置平面假栅结构，以改变trench corner处的电场分布，弥补了沟槽栅结构密度减小所造成的器件击穿电压下降的缺陷，保证了器件具有较高的耐压性。

具体的，参考图3，其中（a）为减小沟槽密度后IGBTtrench corner处的电场分布图，图中301为沟槽栅结构，与器件的栅极G相连，沟槽栅结构301之间的一组曲线为该处的电场线302；（b）为本实用新型实施例所提供的IGBT的trench corner处的电场分布图，图中311沟槽栅结构，与器件的栅极G相连，313为平面假栅结构，沟槽栅结构311之间、平面假栅结构313底部的一组曲线为该处的电场线312。

由图3（a）可以发现，当沟槽栅结构之间的距离较大时，trench corner处的电场会变得比较陡峭，导致器件的击穿电压变小，容易被击穿；而图3（b）中，由于在沟槽栅结构之间加入了平面假栅结构，从而使trench corner处的电场趋于平缓，即器件的击穿电压较大，不易被击穿。

本实施例所提供的IGBT除了具有上述的优点外，较其它提高器件抗短路能力的方法也具有非常明显的优势。

目前现有技术中为了提高沟槽型IGBT的抗短路能力，一般采用沟槽型假栅的结构，即器件的所有沟槽栅结构中，只有一部分沟槽栅结构起沟道的作用，其它沟槽栅结构作为假栅，只用于维持器件耐压，如图4所示，这种器件包括，N型轻掺杂的漂移区400，位于漂移区400表面内的P型轻掺杂的阱区402，位于阱区402表面内的N型重掺杂的源区403，阱区402和源区403与器件的发射极E相连，位于漂移区400表面内且侧壁与阱区402和源区403接触的两个沟槽栅结构404，这两个沟槽栅结构404与器件的栅极G相连，位于两个沟槽栅结构404之间的3个沟槽假栅结构405，3个沟槽假栅结构405之间电位相同，连接假栅极D，位于沟槽栅结构404和沟槽假栅结构405之间及相邻两个沟槽假栅结构405之间的P型轻掺杂的浮空区406，位于漂移区400下方的N型重掺杂的缓冲区401，位于缓冲区401下方的P型重掺杂的集电区407，集电区407和器件的集电极C相连。

上述沟槽型假栅结构的IGBT，在两个沟槽栅结构404之间引入了3个沟槽假栅结构405，相应的增加了非常多寄生电容，具体的主要有，沟槽假栅结构405和沟槽栅结构404之间的寄生电容，沟槽假栅结构405和浮空区406之间的寄生电容，沟槽假栅结构405和漂移区400之间的寄生电容，沟槽假栅结构405和发射极E，沟槽假栅结构405和集电极C之间的寄生电容，沟槽假栅结构405和耗尽层之间的电容，该耗尽层为漂移区400表面反型时，阱区402和漂移区400之间形成的；由以上描述可见，沟槽型假栅结构的IGBT虽然能够有效地提高器件抗短路能力，同时不使器件的击穿电压降低，但是，引入的沟槽假栅结构会引入较大的寄生电容，当器件关断时，电容必须放电，因此较大的寄生电容会导致这种沟槽型假栅结构的IGBT的开关速度下降。

相比上述沟槽型假栅结构的IGBT，本实用新型所提供的平面假栅结构的IGBT，为了使器件在提高自身抗短路能力的同时，保证击穿电压不降低，所引入的平面假栅结构208与器件其它部分的交叠面积大大减少，从而使平面假栅结构208与器件其它部分的寄生电容大大减小，器件的开关速度不会下降。

具体的，本实施例优选的使平面假栅结构208的厚度为0.5～10μm，则平面假栅结构208与每个沟槽栅结构的交叠面积均为其自身厚度与其所在开口长度的乘积，而上述沟槽假栅结构的IGBT，沟槽假栅结构405与沟槽栅结构404的交叠面积为沟槽假栅结构405的深度与其所在沟槽长度的乘积，上述沟槽假栅结构的深度一般为5～10μm，显而易见的，平面假栅结构208的厚度远远小于沟槽假栅结构405的深度，由于器件的长度是一定的，那么本实施例中平面假栅结构208与每个沟槽栅结构的交叠面积比上述沟槽假栅结构的IGBT中沟槽假栅结构405与沟槽栅结构404的交叠面积小得多，由于两个物体间的电容量与二者的交叠面积成正比，所以可以得到，本实施例中的平面假栅结构208与沟槽栅结构之间的寄生电容较上述沟槽假栅结构的IGBT大大减小。

需要说明的是，虽然平面假栅结构208与沟槽栅结构之间的寄生电容随假栅层厚度的减小而减小，平面假栅结构208的厚度不宜太厚，但是如果厚度过薄，其改变trench corner处电场分布的效果则会不太好，并且也会加大工艺上的实现难度，因此，本实施例提供了平面假栅结构208一个较佳的厚度范围，但是，本实用新型并不限定平面假栅结构208的厚度。

另外，同样的道理，平面假栅结构208为平面结构，其所覆盖的半导体衬底的面积相较于沟槽假栅结构405的表面积（即侧壁和底部的总面积）减少，由于两个物体间的电容量与二者的交叠面积成正比，因此，本实施例中平面假栅结构208与漂移区200、浮空区209、发射极E、集电极C及耗尽层等之间的寄生电容均比沟槽假栅结构405所引入的寄生电容减小很多。

由上述的分析可以得到，平面假栅结构208与漂移区200、浮空区209、发射极E、集电极C及耗尽层等之间的寄生电容随假栅层面积的减小而减小，而上述的平面假栅结构208的假栅层覆盖了所在开口底部的全部区域，因此，在不影响平面假栅结构改善trench corner处电场分布效果的前提下，可以适当的去掉部分假栅层，以进一步的减小平面假栅结构与器件其它部分的交叠面积，进而减小平面假栅结构所引入的寄生电容，如假栅层可以为镂空结构，具体的，如图5所示，平面假栅结构505的假栅层为镂空结构，再如，假栅层可以由多个相互平行的条形结构构成，如图6所示，平面假栅结构605的假栅层为各条形结构均平行于开口侧壁与开口底部的交线的栅状结构，即假栅层的各条形结构均为垂直于纸面方向，如图7所示，平面假栅结构705的假栅层为各条形结构均垂直于所述开口侧壁与开口底部的交线的栅状结构，即假栅层的各条形结构均为平行于纸面方向。

需要说明的是，以上所述的各种结构的平面假栅结构，其各区域的电位是相同的，也就是说，平面假栅结构自身的各部分之间是不存在寄生电容的。

此外，除了交叠面积是影响平面假栅结构所引入的寄生电容大小的因素外，平面假栅结构208与器件各部分之间的距离也是一项主要的影响因素，本实施例优选的使平面假栅结构208所在的开口的深度为3～5μm，这相对于沟槽假栅结构的深度（5～10μm）小很多，即本实施例中平面假栅结构208与浮空区209、漂移区200、集电极C及耗尽层之间的距离变大，由于两个物体间的电容量与二者之间的距离成反比，所以从这方面来讲，本实施例中平面假栅结构208所引入的寄生电容也比较小。

可见，平面假栅结构208与浮空区209、漂移区200、集电极C及耗尽层之间的寄生电容随其假栅层与它们之间距离的增大而减小，但是，如果距离过大，即平面假栅结构208所在的开口的深度过小时，则会造成平面假栅结构208改变trench corner处电场分布的效果比较差；因此，在上述描述中，本实施例提供了平面假栅结构208所在开口的深度一个较佳的数值范围，但是，在本实用新型的其它实施例中平面假栅结构208所在的开口的深度也是可以超出该范围的。

另外，同样利用两个物体间的电容量与二者之间的距离成反比的定理，可以得到本实施例中平面假栅结构208与沟槽栅结构之间的寄生电容随假栅层与沟槽栅结构之间距离的增大而减小，因此，在不影响平面假栅结构改善trench corner处电场分布效果的前提下，可以适当的增大平面假栅结构208所在开口与相邻沟槽栅结构之间的距离；需要说明的是，所谓“假栅层与沟槽栅结构之间的距离”是指假栅层所在的开口的侧壁与相邻沟槽栅结构的侧壁之间的最短距离。

综合以上描述，可以显而易见的发现，本实施例为了使器件在提高自身抗短路能力的同时，保证击穿电压不降低，在沟槽栅结构之间引入了平面假栅结构，该结构与器件其它部分的寄生电容非常小，对器件的开关速度并不产生影响，而其它沟槽假栅型的IGBT的寄生电容却非常大，严重影响器件的开关速度；因此，本实用新型所提供的IGBT在不影响器件开关速度方面具有非常明显的优势。

本实施例中所提供的IGBT的平面假栅结构可以有两种连接方式：当平面假栅结构连接到发射极E上时，器件栅极G与集电极C之间的电容比较小，栅极G与发射极E之间的电容比较大，则这种连接方式下，器件一般具有较快的开关速度，但开关浪涌电压较大；当平面假栅结构连接到栅极G上时，栅极G与集电极C之间的电容比较大，栅极G与发射极E之间的电容比较小，则器件的开关速度较慢，但开关浪涌电压较小。

需要说明的是，由于本实施例中平面假栅结构与栅极G和集电极C之间的寄生电容较图4中沟槽型假栅结构的器件小的多，进而本实施例中栅极G与发射极E之间的电容和栅极G与集电极C之间的电容均相对于沟槽型假栅结构的器件减小，所以本实施例所提供的IGBT具有更快的开关速度和更小的浪涌电压。

进一步的，本实施例中浮空区209为P型轻掺杂，未接电极，其电位是浮空的，能够改善器件内的电场分布，提供器件的击穿电压，使器件不容易击穿。

进一步的，本实施例中各个沟槽栅结构的电位相同。

本使用新型实施例所提供的IGBT，在一个元胞中设置有沟槽栅结构和平面假栅结构，由于平面假栅结构位于沟槽栅结构之间，且二者之间有一定的距离，所以能够使沟槽栅结构之间的距离较现有技术中的变大，从而降低了单位面积芯片导电沟道的密度，减小了饱和电流密度，使本实用新型所提供的IGBT较现有技术能够承受更大的短路电流，具有更强的抗短路能力；并且，本实用新型所提供的IGBT，在沟槽栅结构之间具有平面假栅结构，该平面假栅结构并不形成导电沟道，且能够改善沟槽栅结构处的电场分布，使本实用新型所提供的IGBT在保证器件具有较强的抗短路能力的基础上，其击穿电压不会减小。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims

1.一种IGBT，其特征在于，包括：

半导体衬底；

位于所述半导体衬底表面内的两个沟槽栅结构；

2.根据权利要求1所述的IGBT，其特征在于，所述平面假栅结构包括，位于所述开口底部的假栅介质层，及位于所述假栅介质层表面上的假栅层。

3.根据权利要求2所述的IGBT，其特征在于，所述假栅层覆盖所述开口底部的全部区域。

4.根据权利要求2所述的IGBT，其特征在于，所述假栅层为镂空结构。

5.根据权利要求2所述的IGBT，其特征在于，所述假栅层包括多个相互平行的条形结构。

6.根据权利要求5所述的IGBT，其特征在于，所述假栅层的各条形结构均平行于所述开口侧壁与开口底部的交线。

7.根据权利要求5所述的IGBT，其特征在于，所述假栅层的各条形结构均垂直于所述开口侧壁与开口底部的交线。

8.根据权利要求3、4或5任一项所述的IGBT，其特征在于，所述平面假栅结构各区域的电位相同。

9.根据权利要求2所述的IGBT，其特征在于，还包括，

位于所述两个沟槽栅结构之间的浮空区，所述浮空区的掺杂深度比所述两个沟槽栅结构的深度深；

位于所述浮空区下方的漂移区，所述漂移区的掺杂类型与所述浮空区的掺杂类型相反。

10.根据权利要求9所述的IGBT，其特征在于，所述平面假栅结构与所述沟槽栅结构之间的寄生电容随假栅层厚度的减小而减小。

11.根据权利要求9所述的IGBT，其特征在于，所述平面假栅结构与所述沟槽栅结构之间的寄生电容随假栅层与沟槽栅结构之间距离的增大而减小。

12.根据权利要求9所述的IGBT，其特征在于，所述平面假栅结构与所述漂移区之间的寄生电容随假栅层面积的减小而减小。

13.根据权利要求9所述的IGBT，其特征在于，所述平面假栅结构与所述漂移区之间的寄生电容随假栅层与漂移区之间距离的增大而减小。

14.根据权利要求2所述的IGBT，其特征在于，所述假栅层的材料为多晶硅或金属。

15.根据权利要求1所述的IGBT，其特征在于，所述两个沟槽栅结构分别为第一沟槽栅结构和第二沟槽栅结构，在该IGBT的剖面图中，第一沟槽栅结构的第二侧与第二沟槽栅结构的第一侧相对，且二者距离最近，第一沟槽栅结构的第一侧与第二沟槽栅结构的第二侧距离最远，该IGBT还包括：位于所述半导体衬底表面内的第一阱区和第二阱区，位于所述第一阱区表面内的第一源区，位于所述第二阱区表面内的第二源区，其中，所述第一阱区位于所述第一沟槽栅结构第一侧的半导体衬底表面内，所述第二阱区位于所述第二沟槽栅结构第二侧的半导体衬底表面内。

16.根据权利要求1所述的IGBT，其特征在于，所述沟槽栅结构的电位相同。