CN107425056A - 一种绝缘栅双极型晶体管器件 - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 75
- 229920005591 polysilicon Polymers 0.000 claims abstract description 75
- 239000002184 metal Substances 0.000 claims description 14
- 230000005516 deep trap Effects 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 3
- 238000005265 energy consumption Methods 0.000 abstract description 11
- 238000004088 simulation Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000008719 thickening Effects 0.000 description 2
- 230000002411 adverse Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
Abstract
本发明公开了一种绝缘栅双极型晶体管，与现有技术相比较，沟槽中填充的多晶硅被介质层分隔成上多晶硅层和下多晶硅层，上多晶硅层和下多晶硅层分别和沟槽上部氧化层和沟槽下部氧化层相互接触，上多晶硅层和栅极电极相连，下多晶硅层和发射极电极相连；沟槽中上多晶硅层的底部比有源原胞的P型阱区更深。本发明的结构降低了器件的米勒电容和开通能耗。
Description
技术领域
本发明属于功率半导体器件技术领域，具体来说涉及一种绝缘栅双极型晶体管器件(IGBT)。
背景技术
IGBT不但可以耐受高压和提供大电流，而且控制方便，是大功率应用的重要器件。IGBT结构设计多种多样，其中具有虚拟原胞区域(dummy cell)的结构是比较常用的(参见，比如，美国专利8633510，以下称为“专利文件1”)。
专利文件1中描述的典型IGBT结构如图1所示。该结构包括：背面的金属集电极12、P型集电极11、N型场终止层10和N-漂移区9。晶体管顶部包括有源原胞和虚拟原胞。有源原胞和虚拟原胞通过沟槽栅分开。沟槽栅结构由相互接触的多晶硅3和栅氧化层7组成。多晶硅3和栅极电极相连。有源原胞包括N+发射区1和P+接触区2，它们通过介质层4的窗口和金属发射极5相连。有源原胞内的P型阱区6通过P+接触区2和发射极电极相连。多晶硅3的底部比P型阱区6更深。有源原胞内的P型阱区6下面还具有N型增强层101。虚拟原胞包含P型深阱8。P型深阱8不和任何电极相连，其电位悬空。
图1结构的不足之处在于栅极和集电极之间的米勒电容(Cres)比较大，增加了开通能耗。所以，有必要改进这种IGBT结构，降低器件的开通能耗。
发明内容
本发明的目的是减少器件的米勒电容，从而降低器件的开通能耗。为此，本发明在上述传统的IGBT结构的基础上，把沟槽中的多晶硅用介质层分隔成上多晶硅和下多晶硅层，上多晶硅仍然和栅极电极相连，下多晶硅和发射极电极相连，降低了器件米勒电容和开通能耗。
具体来说，本发明采用了以下技术方案：
一种绝缘栅双极型晶体管器件，包括背面的金属集电极12、P型集电极11、N型场终止层10和N-漂移区9，晶体管顶部包括有源原胞和虚拟原胞，有源原胞和虚拟原胞通过沟槽分开；有源原胞包括相互交替排列的一个或多个N+发射区1和多个P+接触区2，它们通过介质层4的窗口和金属发射极5相连；有源原胞内的P型阱区6通过P+接触区2和发射极电极相连；有源原胞内的P型阱区6下面还具有N型增强层101；虚拟原胞包含P型深阱8，P型深阱8不和任何电极相连，其电位悬空；其特征在于，沟槽中填充的多晶硅被介质层72分隔成上多晶硅层32和下多晶硅层31，上多晶硅层32和沟槽上部氧化层73相互接触，下多晶硅层31和沟槽下部氧化层71相互接触；上多晶硅层32和栅极电极相连，下多晶硅层31和发射极电极相连；多晶硅3的底部比P型阱区6更深。
优选地，沟槽下部氧化层71的厚度大于沟槽上部氧化层73的厚度。
进一步，所述原胞的结构形状是条形、圆形、方形或者多边形。
优选地，所述晶体管的半导体材料是硅、碳化硅或者氮化硅。
本发明的有益技术效果：本发明在传统的具有虚拟原胞的沟槽栅IGBT结构的基础上，把沟槽中的多晶硅用介质层分隔成上多晶硅和下多晶硅层，上多晶硅仍然和栅极电极相连，下多晶硅和发射极电极相连，降低了器件米勒电容和开通能耗。
附图说明
图1是现有技术中IGBT结构图；
图2是本发明的一种实施方案的结构图；
图3是本发明的一种变型的结构图；
图4是模拟所用的开关电路图；
图5是两种IGBT结构的开通波形。
在图中：1、N+发射区；2、P+接触区；3、多晶硅层；4、介质层；5、金属发射极；6、P型阱区；7、氧化层；8、P型深阱；9、N-漂移区；10、N型终止场层；11、P型集电极；12、金属集电极；31、下多晶硅层；32、上多晶硅层；71、下部氧化层；72、沟槽介质层；73、上部氧化层；101、N型增强层。
具体实施方式
本发明公开了一种绝缘栅双极型晶体管，包括金属集电极、P型集电极、N型场终止层和N-漂移区，晶体管顶部包括有源原胞和虚拟原胞，有源原胞和虚拟原胞通过沟槽栅分开，沟槽中填充的多晶硅被沟槽介质层分隔成上多晶硅层和下多晶硅层，上多晶硅层和下多晶硅层分别和沟槽上部氧化层和沟槽下部氧化层相互接触，上多晶硅层和栅极电极相连，下多晶硅层和发射极电极相连；有源原胞包括N+发射区和P+接触区，它们通过介质层的窗口和金属发射极相连，有源原胞内的P型阱区通过P+接触区和发射极电极相连，沟槽中上多晶硅层的底部比有源原胞的P型阱区更深；有源原胞内的P型阱区下面还具有N型增强层；虚拟原胞包含P型深阱，P型深阱不和任何电极相连，其电位悬空。
本发明的技术方案如下：
一种绝缘栅双极型晶体管，包括金属集电极、P型集电极、N型场终止层和N-漂移区，晶体管顶部包括有源原胞和虚拟原胞，有源原胞和虚拟原胞通过沟槽栅分开，沟槽中填充的多晶硅被沟槽介质层分隔成上多晶硅层和下多晶硅层，上多晶硅层和下多晶硅层分别和沟槽上部氧化层和沟槽下部氧化层相互接触，上多晶硅层和栅极电极相连，下多晶硅层和发射极电极相连；有源原胞包括N+发射区和P+接触区，它们通过介质层的窗口和金属发射极相连，有源原胞内的P型阱区通过P+接触区和发射极电极相连；沟槽中上多晶硅层的底部比有源原胞的P型阱区更深；有源原胞内的P型阱区下面还具有N型增强层；虚拟原胞包含P型深阱，P型深阱不和任何电极相连，其电位悬空。
作为本发明的进一步改进，和下多晶硅层相互接触的沟槽下部氧化层的厚度大于和上多晶硅层相互接触的沟槽上部氧化层的厚度。
作为本发明的进一步改进，所述的原胞结构形状是条形、圆形、方形或者多边形。
作为本发明的进一步改进，所述的半导体材料可以是硅，碳化硅或者氮化硅。
下面结合附图对本发明作进一步详细说明。
实施例一：
本发明的一种绝缘栅双极型晶体管结构如图2所示，包括背面的金属集电极12、P型集电极11、N型场终止层10和N-漂移区9，晶体管顶部包括有源原胞和虚拟原胞，有源原胞和虚拟原胞通过沟槽分开；沟槽中填充的多晶硅被介质层72分隔成上多晶硅层32和下多晶硅层31，上多晶硅层32和沟槽上部氧化层73相互接触，下多晶硅层31和沟槽下部氧化层71相互接触；上多晶硅层32和栅极电极相连，下多晶硅层31和发射极电极相连；有源原胞包括相互交替排列的一个或多个N+发射区1和多个P+接触区2，它们通过介质层的窗口和金属发射极相连；有源原胞内的P型阱区6通过P+接触区2和发射极电极相连；上多晶硅层3的底部比P型阱区6更深； 有源原胞内的P型阱区6下面还具有N型增强层101；虚拟原胞包含P型深阱8，P型深阱8不和任何电极相连，其电位悬空。
实施例二：
图3所示为本发明的一种变形结构，该实施例的晶体管和实施例一的晶体管结构相比，沟槽下部氧化层71的厚度大于沟槽上部氧化层73的厚度。这种结构的好处是：因为沟槽底部的电场比较大，所以加厚沟槽下部氧化层可以增强器件的可靠性。
本发明的工作原理如下：
图1所示的结构，沟槽内部的多晶硅3和栅极电极相连。多晶硅3填充了整个沟槽，所以多晶硅3造成的米勒电容比较大，这会给器件的性能带来不利影响，比如开通过程中电压下降速度会比较慢，增大了开通能耗。
图2所示的结构，沟槽中填充的多晶硅被介质层72分隔成上多晶硅层32和下多晶硅层31，上多晶硅层32和栅极电极相连，下多晶硅层31和发射极电极相连；所以只有上多晶硅层3对米勒电容有贡献，降低了器件米勒电容，这对器件性能带来有利影响，比如开通过程中电压下降速度会比较快，降低了开通能耗。
图3所示的结构，和图2所示的结构相比，唯一的区别是沟槽下部氧化层71的厚度大于沟槽上部氧化层73的厚度。所以和图1结构相比，图3结构同样降低了器件米勒电容，这对器件性能带来有利影响，比如开通过程中电压下降速度会比较快，降低了开通能耗。同时，和图2结构相比，图3结构增强了器件的可靠性：因为沟槽底部的电场比较大，所以加厚沟槽下部氧化层71可以增强器件的可靠性。
为了定量的对比图1结构和本发明的图2结构IGBT的动态开关特性，进行了开关电路的三维数值模拟。模拟的两种器件各层掺杂参数完全相同，而且都以1200V IGBT为例。图4是用来测试的硬开关(hard switching)电路。电路由IGBT和续流二极管(free wheeling diode)，负载电感(LLoad)和母线电压(Vbus)组成。IGBT的栅极由驱动电路(driver)通过栅电阻(Rg)控制。IGBT还具有寄生电感(Lg，Lc和Le)。
图5是两种结构的1200V IGBT开通波形的三维数值模拟结果。所采用的两种1200V IGBT芯片有效面积均为1.33cm2，母线电压=600V，负载电流为200A，两种IGBT配有完全相同的续流二极管。两种IGBT的栅极电阻都是10欧姆。所有器件的结温(Tj)都是125℃。
开通能耗(Eon)如下表所示。
| 图1结构 | 图2结构 | |
| 关断能耗 | 43.5mJ | 9.9mJ |
可见，本发明的图2结构的开通能耗比图1结构降低了77%。
上面结合附图和具体实施例对本发明的实施方式作了详细的说明，但是本发明不限于上述实施方式，在所属技术领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下做出各种变化。
Claims (4)
1. 一种绝缘栅双极型晶体管器件，包括背面的金属集电极(12)、P型集电极(11)、N型场终止层(10)和N-漂移区(9)，晶体管顶部包括有源原胞和虚拟原胞，有源原胞和虚拟原胞通过沟槽栅分开；有源原胞包括相互交替排列的一个或多个N+发射区(1)和多个P+接触区(2)，它们通过介质层(4)的窗口和金属发射极(5)相连；有源原胞内的P型阱区(6)通过P+接触区(2)和发射极电极相连；有源原胞内的P型阱区(6)下面还具有N型增强层(101)；虚拟原胞包含P型深阱(8)，P型深阱(8)不和任何电极相连，其电位悬空；其特征在于，沟槽中填充的多晶硅被沟槽介质层(72)分隔成上多晶硅层(32)和下多晶硅层(31)，上多晶硅层(32)和沟槽上部氧化层(73)相互接触，下多晶硅层(31)和沟槽下部氧化层(71)相互接触；上多晶硅层(32)和栅极电极相连，下多晶硅层(31)和发射极电极相连；上多晶硅层(32)的底部比P型阱区(6)更深。
2. 根据权利要求1所述的绝缘栅双极型晶体管器件, 其特征在于：沟槽下部氧化层(71)的厚度大于沟槽上部氧化层(73)的厚度。
3. 根据权利要求1或2所述的绝缘栅双极型晶体管器件，其特征在于：所述原胞的结构形状是条形、圆形、方形或者多边形。
4. 根据权利要求1或2所述的绝缘栅双极型晶体管器件，其特征在于：所述晶体管的半导体材料是硅、碳化硅或者氮化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610346850.6A CN107425056A (zh) | 2016-05-24 | 2016-05-24 | 一种绝缘栅双极型晶体管器件 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20171201 |