CN103855155A - 一种三模式集成绝缘栅型双极晶体管及其形成方法 - Google Patents
一种三模式集成绝缘栅型双极晶体管及其形成方法 Download PDFInfo
- Publication number
- CN103855155A CN103855155A CN201210519798.1A CN201210519798A CN103855155A CN 103855155 A CN103855155 A CN 103855155A CN 201210519798 A CN201210519798 A CN 201210519798A CN 103855155 A CN103855155 A CN 103855155A
- Authority
- CN
- China
- Prior art keywords
- semiconductor substrate
- doped layer
- region
- collector region
- doping
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 300
- 239000000758 substrate Substances 0.000 claims abstract description 297
- 230000015572 biosynthetic process Effects 0.000 claims description 37
- 239000011248 coating agent Substances 0.000 claims description 25
- 238000000576 coating method Methods 0.000 claims description 25
- 238000002513 implantation Methods 0.000 claims description 25
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 238000011084 recovery Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000000407 epitaxy Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 108010022579 ATP dependent 26S protease Proteins 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
一种三模式集成绝缘栅型双极晶体管（即TI-IGBT）包括：第一半导体衬底，第一半导体衬底内形成有并列设置的短路区和集电区，短路区与集电区的掺杂类型不同；第二半导体衬底，第二半导体衬底位于第一半导体衬底的上表面，且第二半导体衬底与短路区的掺杂类型相同；第一掺杂层，第一掺杂层位于第一半导体衬底与第二半导体衬底之间，且至少覆盖集电区；其中，第一掺杂层的掺杂类型与第二半导体衬底的掺杂类型相同，且掺杂浓度小于第二半导体衬底的掺杂浓度，从而增加了集电区上方的电阻，使得本发明所提供的TI-IGBT，以更小的电流进入IGBT模式，解决现有技术中TI-IGBT工作时的电流回跳现象。
Description
技术领域
本发明涉及半导体器件制造技术领域，尤其涉及一种三模式集成绝缘栅型双极晶体管及其形成方法。
背景技术
垂直双扩散金属-氧化物场效应晶体管（Vertical Double diffusedMOS，简称VDMOS），具有良好的开关特性和线性特性，主要应用于电机调速、逆变器、不间断电源、电子开关、高保真音响、汽车电器和电子镇流器等。如图1所示，由于所述VDMOS器件的背面是N型半导体，属于单极器件，随着其耐压的增加，会导致其导通压降迅速增大。
绝缘栅双极型晶体管（Insulated Gate Bipolar Transistor，简称IGBT）是由双极型三极管（BJT）和绝缘栅型场效应管（MOSFET）组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和电力晶体管（即巨型晶体管，简称GTR）的低导通压降两方面的优点，作为高压开关被普遍应用。如图2所示，由于所述IGBT器件的背面是P型半导体，在导通时其P型集电区会注入大量的空穴，发生电导调制效应，降低其导通压降，从而使得其关断时需要将过剩的少子复合掉，导致其关断速度较慢。
快恢复二极管（Fast Recovery Diode，简称FRD），是一种具有开关特性好，反向恢复时间短的半导体二极管，主要在开关电源、PWM脉宽调制器、变频器等电子电路中，作为高频整流二极管、续流二极管或阻尼二极管使用。
因此，人们发明了一种三模式集成绝缘栅型双极晶体管（Triple mode Integrate Insulated Gate Bipolar Transistor，简称TI-IGBT），将IGBT、VDMOS、FRD三种器件的结构和功能巧妙的结合起来。所述TI-IGBT器件在正 向导通时类似IGBT，具有较小的导通压降；在关断时类似VDMOS，具有较快的关断速度；在承受反压时似于FRD，不用反并联快恢复二极管。但是，所述TI-IGBT器件在工作时，具有电流回跳现象。
发明内容
为解决上述技术问题，本发明实施例提供了一种TI-IGBT，以解决现有技术中TI-IGBT工作时的电流回跳现象。
为解决上述问题，本发明实施例提供了如下技术方案：
一种TI-IGBT，包括：第一半导体衬底，所述第一半导体衬底内形成有并列设置的短路区和集电区，所述短路区与集电区的掺杂类型不同；第二半导体衬底，所述第二半导体衬底位于所述第一半导体衬底的上表面，且所述第二半导体衬底与所述短路区的掺杂类型相同；第一掺杂层，所述第一掺杂层位于所述第一半导体衬底与所述第二半导体衬底之间，且至少覆盖所述第一半导体衬底内的集电区；其中，所述第一掺杂层的掺杂类型与所述第二半导体衬底的掺杂类型相同，且掺杂浓度小于所述第二半导体衬底的掺杂浓度。
优选的，所述第一掺杂层完全覆盖所述第一半导体衬底。
优选的，所述第一掺杂层只覆盖所述集电区。
优选的，还包括第二掺杂层，所述第二掺杂层位于所述短路区与所述第二半导体衬底之间，其掺杂类型与所述第二半导体衬底的掺杂类型相同，且掺杂浓度大于所述第二半导体衬底的掺杂浓度。
优选的，所述第一掺杂层的厚度为1μm-10μm，包括端点值。
优选的，所述第一掺杂层的掺杂浓度为1012×㎝-3-1013×㎝-3，包括端点值。
优选的，所述TI-IGBT为穿通型TI-IGBT时，还包括：位于所述第一掺杂层与所述第二半导体衬底的缓冲层，所述缓冲层与所述第二半导体衬底的 掺杂类型相同，且所述缓冲层的掺杂浓度大于所述第二半导体衬底的掺杂浓度。
一种TI-IGBT的形成方法，包括：提供第一半导体衬底；在所述第一半导体衬底上表面形成第一掺杂层；在所述第一半导体衬底上方形成第二半导体衬底，所述第二半导体衬底完全覆盖所述第一掺杂层和所述第一半导体衬底；在所述第一半导体衬底内形成并列设置的短路区和集电区；其中，所述第一掺杂层至少覆盖所述集电区，且所述第一掺杂层的掺杂类型与所述第二半导体衬底的掺杂类型相同，掺杂浓度小于所述第二半导体衬底的掺杂浓度。
优选的，所述第一掺杂层完全覆盖所述第一半导体衬底。
优选的，所述第一掺杂层只覆盖所述集电区。
优选的，在所述第一半导体衬底上方形成第二半导体衬底之前还包括：在所述短路区上表面形成第二掺杂层；所述第二掺杂层掺杂类型与所述第二半导体衬底的掺杂类型相同，且掺杂浓度大于所述第二半导体衬底的掺杂浓度。
优选的，在所述第一半导体衬底内形成并列设置的短路区和集电区包括：对所述第一半导体衬底的下表面进行减薄；对所述第一半导体衬底待形成集电区的位置进行P型离子注入，形成集电区；对所述第一半导体衬底待形成短路区的位置进行N型离子注入，形成短路区。
优选的，在所述第一半导体衬底内形成并列设置的短路区和集电区包括：对所述第一半导体衬底的下表面进行减薄；对所述第一半导体衬底进行P型离子注入，形成集电区；去除所述第一半导体衬底内待形成短路区的位置处的集电区；对所述第一半导体衬底内待形成短路区的位置进行N型离子注入，形成短路区。
优选的，所述第一半导体衬底为P型半导体衬底，在所述第一半导体衬底内形成并列设置的短路区和集电区包括：对所述第一半导体衬底下表面进 行减薄；对所述第一半导体衬底待形成短路区的位置进行N型离子注入，形成短路区，未进行离子注入部分为集电区。
优选的，所述第一半导体衬底为N型半导体衬底，在所述第一半导体衬底内形成并列设置的短路区和集电区包括：对所述第一半导体衬底下表面进行减薄；对所述第一半导体衬底待形成集电区的位置进行P型离子注入，形成集电区，未进行离子注入部分为短路区。
一种TI-IGBT的形成方法，包括：提供第一半导体衬底；在所述第一半导体衬底上表面形成第一掺杂层；在所述第一半导体衬底上方形成第二半导体衬底，所述第二半导体衬底完全覆盖所述第一掺杂层和所述第一半导体衬底；对所述第一半导体衬底下表面进行减薄，直至露出所述第一掺杂层；在所述第一掺杂层内形成并列设置的短路区和集电区；其中，所述第一掺杂层至少覆盖所述集电区，且所述第一掺杂层的掺杂类型与所述第二半导体衬底的掺杂类型相同，掺杂浓度小于所述第二半导体衬底的掺杂浓度。
优选的，所述TI-IGBT为穿通型TI-IGBT时，在所述第一半导体衬底上方形成第二半导体衬底之前还包括：在所述第一掺杂层上方形成缓冲层，所述缓冲层完全覆盖所述第一掺杂层和所述第一半导体衬底；其中，所述缓冲层与所述第二半导体衬底的掺杂类型相同，且所述缓冲层的掺杂浓度大于所述第二半导体衬底的掺杂浓度。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例所提供的TI-IGBT中，增加了形成于所述第一半导体衬底与所述第二半导体衬底之间的第一掺杂层，且所述第一掺杂层的掺杂类型与所述第二半导体衬底的掺杂类型相同，掺杂浓度小于所述第二半导体衬底的掺杂浓度，从而增加了所述第一半导体衬底内集电区上方的电阻，使得本发明所提供的TI-IGBT，相较于现有技术中的TI-IGBT，在一定的电流密度下， 增加了所述集电区上方的相同距离内的电压压降，使得所述TI-IGBT以更小的电流进入IGBT模式，解决现有技术中TI-IGBT工作时的电流回跳现象。
附图说明
图1为现有技术中VDMOS器件的结构示意图；
图2为现有技术中IGBT器件的结构示意图；
图3为现有技术中TI-IGBT器件的结构示意图；
图4为现有技术中TI-IGBT器件的I-V特性曲线示意图；
图5为现有技术中TI-IGBT器件发生电流回跳的原理示意图；
图6为本发明所提供的TI-IGBT的一种结构示意图；
图7为本发明所提供的TI-IGBT的另一种结构示意图；
图8为本发明所提供的TI-IGBT的又一种结构示意图。
具体实施方式
如图3所示，所述TI-IGBT器件包括：
半导体衬底，形成于所述半导体衬底正面的正面结构20，以及形成于所述半导体衬底背面的集电极结构30，其中，所述半导体衬底内除去正面结构20和集电极结构30的部分为漂移区10；
所述正面结构20包括位于所述半导体衬底表面的栅极结构201，以及位于所述栅极结构201两侧的发射极结构202，其中，所述栅极结构201包括形成于所述半导体衬底表面的栅介质层2011，和位于所述栅介质层2011表面的栅电极层2012，所述发射极结构202包括形成于所述栅极结构201两侧半导体衬底内的发射极2021和形成于所述发射极2021表面并与发射极2021电连接的发射极电极2022；
所述集电极结构30包括：并列形成于所述半导体衬底背面的集电区301和短路区302，以及形成于所述集电区301和短路区302表面，并与所述集电区301和短路区302电连接的集电极303。
此外，对于穿通型TI-IGBT器件，还包括位于所述集电极结构30与所述漂移区10之间的缓冲层40，所述缓冲层40的掺杂类型与所述漂移区10的掺杂类型相同，掺杂浓度大于所述漂移区10的掺杂浓度。
正如背景技术部分所述，上述TI-IGBT器件在工作时，具有电流回跳现象。
发明人研究发现，如图4所示，在所述TI-IGBT器件导通初期，其电流很小，栅极结构201与集电极结构30之间的电压VCE很大。但是，当所述TI-IGBT器件栅极结构201与集电极结构30之间的电压VCE大于一个特定值VP时，所述栅极结构201与集电极结构30之间的电压VCE会发生陡降，而电流陡增，即发生电流回跳现象。
发明人进一步研究发现，以穿通型TI-IGBT器件为例，如图5所示，在导通初期，所述TI-IGBT器件工作在VDMOS模式，是单极导通的，电子从沟道区注入漂移区10，然后以几乎垂直的方向流向缓冲层40，当电子汇集到缓冲层40后，所述集电区301上方的电子会横向流到所述短路区302上方，然后从所述短路区302流出集电极结构30，从而使得沿所述集电区301边缘到所述集电区301中心的方向，所述集电区301上方的电势逐渐降低。
又由于所述集电区301上方的电势决定了所述穿通型TI-IGBT器件的集电结是否开启。在所述穿通型TI-IGBT器件导通初期，电流密度很小，如图5（a）所示，集电结两侧电势处处小于其内建电势，即Vmg<Vmf<…<Vma<0.7V，使得所述集电区301上方产生的压降不足以使集电结开启，从而使得所述集电区301一侧没有空穴注入，相应的，所述穿通型TI-IGBT器件内部不会发 生电导调制效应，使得其导通压降很大，即栅极结构201与集电极结构30之间的电压VCE很大。
随着栅极结构201与集电极结构30两端施加的电压差不断增大，电流密度增加，集电结正向偏压增加，如图5（b）所示，直到达到特定电压值VP，集电结开始导通。当集电结部分导通时，即Vmg<…Vmd<0.7V<Vmc<…<Vma，使得集电结中导通的部分开始注入空穴，从而使得所述穿通型TI-IGBT器件内部，开始发生电导调制效应，进而使得其导通压降大幅下降，此时，所述穿通型TI-IGBT器件进入了IGBT模式，其导通压降很小，即栅极结构201与集电极结构30之间的电压VCE很小。
发明人更进一步研究发现，增加所述集电区301沿所述集电区301到所述短路区302方向的长度LP，可以使得所述TI-IGBT器件发生电流会跳时的特定电压值VP显著减小，从而使得所述TI-IGBT器件以更小的电流进入IGBT模式。
但是，由于所述集电区301沿所述集电区301到所述短路区302方向的长度LP和所述短路区302沿所述集电区301到所述短路区302方向的长度LN的比例是有一定范围限制的，因此，增加所述集电区301的长度LP，相应的，也会增加所述短路区302的长度LN。而增加所述短路区302的长度LN，虽然与所述TI-IGBT器件发生电流会跳时的特定电压值VP关系不大，但是会增加所述TI-IGBT器件发生电流回跳时的电流，从而导致不能同时降低所述TI-IGBT器件发生电流回跳时的电压和电流。
而且，增加所述集电区301的长度LP，会使得所述TI-IGBT器件正向导通时，所述集电区301上方的电流密度较大，而所述短路区302上方的电流密度较小，即所述集电极结构30上方的电流分布在大尺度上不均分，从而减弱所述TI-IGBT器件的功率循环能力。
基于上述研究的基础上，本发明提供了一种TI-IGBT及其形成方法，其中，所述TI-IGBT包括：第一半导体衬底，所述第一半导体衬底内形成有并列设置的短路区和集电区，所述短路区与集电区的掺杂类型不同；第二半导体衬底，所述第二半导体衬底位于所述第一半导体衬底的上表面，且所述第二半导体衬底与所述短路区的掺杂类型相同；第一掺杂层，所述第一掺杂层位于所述第一半导体衬底与所述第二半导体衬底之间，且至少覆盖所述第一半导体衬底内的集电区；其中，所述第一掺杂层的掺杂类型与所述第二半导体衬底的掺杂类型相同，且掺杂浓度小于所述第二半导体衬底的掺杂浓度，以解决现有技术中TI-IGBT器件工作时的电流回跳现象，且不减弱所述TI-IGBT器件的功率循环能力。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。本发明所提供的TI-IGBT以所述TI-IGBT为非穿通型平面栅结构的TI-IGBT器件为例进行说明，但本发明所提供的TI-IGBT及其形成方法同样适用于穿通型平面栅结构的TI-IGBT，或是沟槽栅结构的TI-IGBT器件，或其他类型的逆导型IGBT。
在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。
如图6所示，本发明实施例中所提供的TI-IGBT包括：第一半导体衬底601，所述第一半导体衬底601内形成有并列设置的集电区6011和短路区6012；第二半导体衬底603，所述第二半导体衬底603位于所述第一半导体衬底601的上表面；第一掺杂层602，所述第一掺杂层602位于所述第一半导体衬底601与所述第二半导体衬底603之间，且至少覆盖所述第一半导体衬底601内的集电区6011；其中，所述第一掺杂层602的掺杂类型与所述第二半 导体衬底603的掺杂类型相同，且掺杂浓度小于所述第二半导体衬底603的掺杂浓度。
此外，本发明实施例所提供的TI-IGBT还包括：形成于所述第二半导体衬底603表面的正面结构604。所述正面结构包括：形成于所述第二半导体衬底603表面的栅极结构，所述栅极结构包括形成于所述第二半导体衬底603表面的栅介质层以及位于所述栅介质层表面的栅电极层；形成于所述栅极结构两侧的第二半导体衬底603内的基区，以及形成于所述第二半导体衬底603内，且位于基区外侧的阱区；形成于所述栅极结构两侧的发射极结构，所述发射极结构包括形成于所述基区内的发射极，以及形成于所述发射区和阱区表面，且与所述发射区和阱区电连接的发射极电极。由于所述第二半导体衬底603的正面结构与现有技术中IGBT器件的正面结构相同，已为本领域技术人员所熟知，本发明实施例在此不再详细赘述。
由于半导体的导电能力与其掺杂浓度密切相关，本发明实施例所提供的TI-IGBT中，第一掺杂层602的掺杂浓度小于所述第二半导体衬底603的掺杂浓度，因此，所述第一掺杂层602的导电能力小于所述第二半导体衬底603的导电能力，即所述第一掺杂层602的电阻率大于所述第二半导体衬底603的电阻率，从而在所述TI-IGBT导通初期，汇集到所述集电区6011上方的电子横向流到所述短路区6012上方时，增加所述集电区6011上方单位距离内的电压压降，从而使得所述TI-IGBT以更小的电流进入IGBT模式，即以更小的电流进入传统IGBT的工作模式，以解决现有技术中TI-IGBT发生电流回跳现象的现象。
从图6中可以看出，本实施例所提供的TI-IGBT的一个实施例中，所述第一掺杂层602完全覆盖所述第一半导体衬底601。
如图7所示，在本发明所提供的TI-IGBT的另一个实施例中，所述第一掺杂层602只覆盖所述第一半导体衬底601内的集电区6011，从而在避免了 所述TI-IGBT工作时的电流会跳现象的同时，保证了所述短路区6012上方电子释放的速率，加快了所述TI-IGBT的关断速度。而且，由于所述短路区6012上方没有覆盖第一掺杂层602，从而减小了所述第一掺杂层602的面积，减少了所述第一掺杂层602形成过程中的离子注入数量，降低了所述TI-IGBT的制作成本。
如图8所示，在本发明所提供的TI-IGBT的又一个实施例中，所述第一掺杂层602只覆盖所述第一半导体衬底601内的集电区6011，而且还包括：位于所述第一半导体衬底601内的短路区6012与所述第二半导体衬:603之间的第二掺杂层606，所述第二掺杂层606的掺杂类型与所述第二半导体衬底603的掺杂类型相同，且掺杂浓度大于所述第二半导体衬底603的掺杂浓度，从而能够迅速截止所述TI-IGBT工作时漂移区内电场，进一步降低所述TI-IGBT的导通压降。
需要说明的是，本发明所提供的TI-IGBT中，所述第一掺杂层602可以完全覆盖所述第一半导体衬底601，如图6所示，也可以只覆盖所述第一半导体衬底601内的集电区6011，但本发明对此并不做限定，只要所述第一掺杂层602至少覆盖所述第一半导体衬底601内的集电区6011即可。
还需要说明的是，本发明实施例所提供的TI-IGBT中，所述第一掺杂层602的厚度优选为1μm-10μm，包括端点值，其掺杂浓度优选为1012×㎝-3-1013×㎝-3，包括端点值，本发明对此也不做限定，视具体TI-IGBT结构和用途而定。
当所述TI-IGBT为穿通型TI-IGBT时，本发明所提供的TI-IGBT还包括：位于所述第一掺杂层602与所述第二半导体衬底603的缓冲层(图中未示出)，所述缓冲层与所述第二半导体衬底603的掺杂类型相同，且所述缓冲层的掺杂浓度大于所述第二半导体衬底603的掺杂浓度。
综上所述，本发明实施例所提供的TI-IGBT，通过在所述第一半导体衬底与第二半导体衬底之间增加第一掺杂层，且所述第一掺杂层的掺杂类型与所述第二半导体衬底的掺杂类型相同，掺杂浓度小于所述第二半导体衬底的掺杂浓度，从而增加了所述第一半导体衬底内集电区上方的电阻，使得本发明所提供的TI-IGBT，以更小的电流进入IGBT模式，解决现有技术中TI-IGBT工作时的电流回跳现象。
本发明还提供了一种TI-IGBT的形成方法，包括：
提供第一半导体衬底601，所述第一半导体衬底可以为N型硅衬底，也可以为P型硅衬底，本发明对此并不做限定。
在所述第一半导体衬底601上表面形成第一掺杂层602，所述第一掺杂层602的形成工艺优选为外延工艺。
在所述第一半导体衬底601上方形成第二半导体衬底603，所述第二半导体衬底603完全覆盖所述第一掺杂层602和所述第一半导体衬底601，所述第二半导体衬底603的形成工艺优选为外延工艺。
在所述第二半导体衬底603上表面形成正面结构，所述正面结构包括：形成于所述第二半导体衬底603表面的栅极结构，所述栅极结构包括形成于所述第二半导体衬底603表面的栅介质层以及位于所述栅介质层表面的栅电极层；形成于所述栅极结构两侧的第二半导体衬底603内的基区，以及形成于所述第二半导体衬底603内，且位于基区外侧的阱区；形成于所述栅极结构两侧的发射极结构，所述发射极结构包括形成于所述基区内的发射极，以及形成于所述发射区和阱区表面，且与所述发射区和阱区电连接的发射极电极。由于所述第二半导体衬底603正面结构的形成工艺，已为本领域技术人员所熟知，本发明实施例在此不再详细赘述。
形成所述第二半导体衬底603的正面结构后，对所述第一半导体衬底601下表面进行背面减薄，然后在所述第一半导体衬底601内形成并列设置的集电区6011和短路区6012；其中，所述第一掺杂层602至少覆盖所述第一半导体衬底601内的集电区6011，且所述第一掺杂层602的掺杂类型与所述第二半导体衬底603的掺杂类型相同，掺杂浓度小于所述第二半导体衬底603的掺杂浓度。
在所述集电区6011和短路区6012表面形成集电极605，所述集电极605与所述集电区6011和所述短路区6012电连接。
当所述第一半导体衬底601为低掺杂的半导体衬底时，本发明提供的TI-IGBT形成方法的一个实施例中，对所述第一半导体衬底601下表面进行背面减薄，然后在所述第一半导体衬底601内形成并列设置的集电区6011和短路区6012包括：
对所述第一半导体衬底601下表面进行减薄，并保留一定厚度的半导体衬底601；
所述第一半导体衬底601下表面形成第一光刻胶，并在所述第一光刻胶上形成第一窗口，所述第一窗口与所述第一半导体衬底601内待形成集电区6011位置相对应；
以所述光刻胶为掩膜，对所述第一半导体衬底601进行P型离子注入，在所述第一半导体衬底601内形成集电区6011；
去除所述第一半导体衬底601表面的第一光刻胶，并在所述第一半导体衬底601表面形成第二光刻胶，然后在所述第二光刻胶上形成第二窗口，所述第二窗口与所述第一半导体衬底601内待形成短路区6012位置相对应；
以所述第二光刻胶为掩膜，对所述第一半导体衬底601待形成短路区6012的位置进行N型离子注入，在所述第一半导体衬底601内形成短路区6012。
当所述第一半导体衬底601为低掺杂的半导体衬底时，本发明提供的TI-IGBT形成方法的另一个实施例中，对所述第一半导体衬底601下表面进行背面减薄，然后在所述第一半导体衬底601内形成并列设置的集电区6011和短路区6012包括：
对所述第一半导体衬底601下表面进行减薄，并保留一定厚度的半导体衬底601；
对所述第一半导体衬底601进行P型离子注入，在所述第一半导体衬底601内形成集电区6011；
去除所述第一半导体衬底601内待形成短路区6012的位置处的集电区6011；
在所述第一半导体衬底601表面形成第二光刻胶，然后在所述第二光刻胶上形成第二窗口，所述第二窗口与所述第一半导体衬底601内待形成短路区6012位置相对应；
以所述第二光刻胶为掩膜，对所述第一半导体衬底601内待形成短路区6012的位置进行N型离子注入，在所述第一半导体衬底601内形成短路区6012。
当所述第一半导体衬底601为P型半导体衬底时，对所述第一半导体衬底601下表面进行背面减薄，然后在所述第一半导体衬底601内形成并列设置的集电区6011和短路区6012包括：
对所述第一半导体衬底601下表面进行减薄；
在所述第一半导体衬底601表面形成光刻胶，并在所述光刻胶上形成刻蚀窗口，所述刻蚀窗口与所述第一半导体衬底601内待形成短路区6012位置相对应；
以所述光刻胶为掩膜，对所述第一半导体衬底601待形成短路区6012的位置进行N型离子注入，在所述第一半导体衬底601内形成短路区6012，未进行离子注入部分为集电区6011。
当所述第一半导体衬底601为N型半导体衬底时，对所述第一半导体衬底601下表面进行背面减薄，然后在所述第一半导体衬底601内形成并列设置的集电区6011和短路区6012包括：
对所述第一半导体衬底601下表面进行减薄；
在所述第一半导体衬底601表面形成光刻胶，并在所述光刻胶上形成刻蚀窗口，所述刻蚀窗口与所述第一半导体衬底601内待形成集电区6011位置相对应；
以所述光刻胶为掩膜，对所述第一半导体衬底601待形成集电区6011的位置进行P型离子注入，在所述第一半导体衬底601内形成集电区6011，未进行离子注入部分为短路区6012。
本发明还提供了另一种TI-IGBT的形成方法，包括：
提供第一半导体衬底601，所述第一半导体衬底可以为N型硅衬底，也可以为P型硅衬底，本发明对此并不做限定。
在所述第一半导体衬底601上表面形成第一掺杂层602。
在所述第一半导体衬底601上方形成第二半导体衬底603，所述第二半导体衬底603完全覆盖所述第一掺杂层602和所述第一半导体衬底601。
在所述第二半导体衬底603上表面形成正面结构；
形成所述第二半导体衬底603的正面结构后，对所述第一半导体衬底601下表面进行背面减薄，直至露出所述第一掺杂层602；
在所述第一掺杂层602内形成并列设置的短路区和集电区；
在所述集电区6011和短路区6012表面形成集电极605，所述集电极605与所述集电区6011和所述短路区6012电连接。
需要说明的是，当在第一掺杂层602内形成短路区和集电区时，需要严格控制所述集电区与短路区的深度，使得所述第一掺杂层602内未形成集电区的区域至少覆盖所述集电区。
本发明实施例所提供的TI-IGBT形成方法中，所述第一掺杂层602可以完全覆盖所述第一半导体衬底601，也可以只覆盖所述第一半导体衬底601内的集电区6011，但本发明对此并不做限定，只要所述第一掺杂层602至少覆盖所述第一半导体衬底601内的集电区6011即可。
当本发明实施例所提供的TI-IGBT形成方法中，所述第一掺杂层602只覆盖所述第一半导体衬底601内的集电区6011时，本发明实施例所提供的TI-IGBT形成方法，在所述第一半导体衬底601上方形成第二半导体衬底602之前还可以包括：在所述短路区6012上表面形成第二掺杂层606；所述第二掺杂层606掺杂类型与所述第二半导体衬底603的掺杂类型相同，且掺杂浓度大于所述第二半导体衬底603的掺杂浓度，从而能够迅速截止所述TI-IGBT工作时漂移区内电场，进一步降低所述TI-IGBT的导通压降。
需要说明的是，本发明所提供的TI-IGBT形成方法中，当所述TI-IGBT为穿通型TI-IGBT时，在所述第一半导体衬底601上方形成第二半导体衬底603之前还包括：在所述第一掺杂层602上方形成缓冲层（图中未示出），所述缓冲层完全覆盖所述第一掺杂层602和所述第一半导体衬底601；其中，所述缓冲层与所述第二半导体衬底603的掺杂类型相同，且所述缓冲层的掺杂浓度大于所述第二半导体衬底603的掺杂浓度。
综上所述，本发明实施例所提供的TI-IGBT形成方法中，通过在所述第一半导体衬底与第二半导体衬底之间增加第一掺杂层，且所述第一掺杂层的掺杂类型与所述第二半导体衬底的掺杂类型相同，掺杂浓度小于所述第二半导体衬底的掺杂浓度，从而增加了所述第一半导体衬底内集电区上方的电阻， 使得本发明所提供的TI-IGBT，以更小的电流进入IGBT模式，解决现有技术中TI-IGBT工作时的电流回跳现象。
本说明书中各个部分采用递进的方式描述，每个部分重点说明的都是与其他部分的不同之处，各个部分之间相同相似部分互相参见即可。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (17)
1.一种三模式集成绝缘栅型双极晶体管，其特征在于，包括：
第一半导体衬底，所述第一半导体衬底内形成有并列设置的短路区和集电区，所述短路区与集电区的掺杂类型不同；
第二半导体衬底，所述第二半导体衬底位于所述第一半导体衬底的上表面，且所述第二半导体衬底与所述短路区的掺杂类型相同；
第一掺杂层，所述第一掺杂层位于所述第一半导体衬底与所述第二半导体衬底之间，且至少覆盖所述第一半导体衬底内的集电区；
其中，所述第一掺杂层的掺杂类型与所述第二半导体衬底的掺杂类型相同，且掺杂浓度小于所述第二半导体衬底的掺杂浓度。
2.根据权利要求1所述的三模式集成绝缘栅型双极晶体管，其特征在于，所述第一掺杂层完全覆盖所述第一半导体衬底。
3.根据权利要求1所述的三模式集成绝缘栅型双极晶体管，其特征在于，所述第一掺杂层只覆盖所述集电区。
4.根据权利要求3所述的三模式集成绝缘栅型双极晶体管，其特征在于，还包括第二掺杂层，所述第二掺杂层位于所述短路区与所述第二半导体衬底之间，其掺杂类型与所述第二半导体衬底的掺杂类型相同，且掺杂浓度大于所述第二半导体衬底的掺杂浓度。
5.根据权利要求1所述的三模式集成绝缘栅型双极晶体管，其特征在于，所述第一掺杂层的厚度为1μm-10μm，包括端点值。
6.根据权利要求5所述的三模式集成绝缘栅型双极晶体管，其特征在于，所述第一掺杂层的掺杂浓度为1012×㎝-3-1013×㎝-3，包括端点值。
7.根据权利要求1所述的三模式集成绝缘栅型双极晶体管，其特征在于，所述三模式集成绝缘栅型双极晶体管为穿通型三模式集成绝缘栅型双极晶体管时，还包括：位于所述第一掺杂层与所述第二半导体衬底的缓冲层，所述 缓冲层与所述第二半导体衬底的掺杂类型相同，且所述缓冲层的掺杂浓度大于所述第二半导体衬底的掺杂浓度。
8.一种三模式集成绝缘栅型双极晶体管的形成方法，其特征在于，包括：
提供第一半导体衬底；
在所述第一半导体衬底上表面形成第一掺杂层；
在所述第一半导体衬底上方形成第二半导体衬底，所述第二半导体衬底完全覆盖所述第一掺杂层和所述第一半导体衬底；
在所述第一半导体衬底内形成并列设置的短路区和集电区；
其中，所述第一掺杂层至少覆盖所述集电区，且所述第一掺杂层的掺杂类型与所述第二半导体衬底的掺杂类型相同，掺杂浓度小于所述第二半导体衬底的掺杂浓度。
9.根据权利要求8所述的形成方法，其特征在于，所述第一掺杂层完全覆盖所述第一半导体衬底。
10.根据权利要求8所述的形成方法，其特征在于，所述第一掺杂层只覆盖所述集电区。
11.根据权利要求10所述的形成方法，其特征在于，在所述第一半导体衬底上方形成第二半导体衬底之前还包括：在所述短路区上表面形成第二掺杂层；所述第二掺杂层掺杂类型与所述第二半导体衬底的掺杂类型相同，且掺杂浓度大于所述第二半导体衬底的掺杂浓度。
12.根据权利要求8所述的形成方法，其特征在于，在所述第一半导体衬底内形成并列设置的短路区和集电区包括：
对所述第一半导体衬底的下表面进行减薄；
对所述第一半导体衬底待形成集电区的位置进行P型离子注入，形成集电区；
对所述第一半导体衬底待形成短路区的位置进行N型离子注入，形成短路区。
13.根据权利要求8所述的形成方法，其特征在于，在所述第一半导体衬底内形成并列设置的短路区和集电区包括：
对所述第一半导体衬底的下表面进行减薄；
对所述第一半导体衬底进行P型离子注入，形成集电区；
去除所述第一半导体衬底内待形成短路区的位置处的集电区；
对所述第一半导体衬底内待形成短路区的位置进行N型离子注入，形成短路区。
14.根据权利要求8所述的形成方法，其特征在于，所述第一半导体衬底为P型半导体衬底，在所述第一半导体衬底内形成并列设置的短路区和集电区包括：
对所述第一半导体衬底下表面进行减薄；
对所述第一半导体衬底待形成短路区的位置进行N型离子注入，形成短路区，未进行离子注入部分为集电区。
15.根据权利要求8所述的形成方法，其特征在于，所述第一半导体衬底为N型半导体衬底，在所述第一半导体衬底内形成并列设置的短路区和集电区包括：
对所述第一半导体衬底下表面进行减薄；
对所述第一半导体衬底待形成集电区的位置进行P型离子注入，形成集电区，未进行离子注入部分为短路区。
16.一种三模式集成绝缘栅型双极晶体管的形成方法，其特征在于，包括：
提供第一半导体衬底；
在所述第一半导体衬底上表面形成第一掺杂层；
在所述第一半导体衬底上方形成第二半导体衬底，所述第二半导体衬底完全覆盖所述第一掺杂层和所述第一半导体衬底；
对所述第一半导体衬底下表面进行减薄，直至露出所述第一掺杂层；
在所述第一掺杂层内形成并列设置的短路区和集电区；
其中，所述第一掺杂层至少覆盖所述集电区，且所述第一掺杂层的掺杂类型与所述第二半导体衬底的掺杂类型相同，掺杂浓度小于所述第二半导体衬底的掺杂浓度。
17.根据权利要求8-16任一项所述的形成方法，其特征在于，所述三模式集成绝缘栅型双极晶体管为穿通型三模式集成绝缘栅型双极晶体管时，在所述第一半导体衬底上方形成第二半导体衬底之前还包括：在所述第一掺杂层上方形成缓冲层，所述缓冲层完全覆盖所述第一掺杂层和所述第一半导体衬底；
其中，所述缓冲层与所述第二半导体衬底的掺杂类型相同，且所述缓冲层的掺杂浓度大于所述第二半导体衬底的掺杂浓度。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210519798.1A CN103855155A (zh) | 2012-12-06 | 2012-12-06 | 一种三模式集成绝缘栅型双极晶体管及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210519798.1A CN103855155A (zh) | 2012-12-06 | 2012-12-06 | 一种三模式集成绝缘栅型双极晶体管及其形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN103855155A true CN103855155A (zh) | 2014-06-11 |
Family
ID=50862609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210519798.1A Pending CN103855155A (zh) | 2012-12-06 | 2012-12-06 | 一种三模式集成绝缘栅型双极晶体管及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103855155A (zh) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104022033A (zh) * | 2014-06-18 | 2014-09-03 | 江苏中科君芯科技有限公司 | 一种ti-igbt芯片背面结构的加工方法 |
| CN105489489A (zh) * | 2014-10-09 | 2016-04-13 | 江苏中科君芯科技有限公司 | 半导体器件的制作方法、ti-igbt的制作方法 |
| WO2017092279A1 (zh) * | 2015-11-30 | 2017-06-08 | 株洲中车时代电气股份有限公司 | Igbt背面制作方法及igbt结构 |
| CN109755241A (zh) * | 2017-11-01 | 2019-05-14 | 苏州东微半导体有限公司 | 一种功率mosfet器件 |
| CN111816708A (zh) * | 2020-09-01 | 2020-10-23 | 晟芯世科电力电子(南京)有限公司 | 一种抗浪涌SiC MOSFET器件及其制造方法 |
| CN113224149A (zh) * | 2021-05-11 | 2021-08-06 | 北京工业大学 | 新型的具有内嵌沟道二极管的逆导型igbt器件 |
-
2012
- 2012-12-06 CN CN201210519798.1A patent/CN103855155A/zh active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104022033A (zh) * | 2014-06-18 | 2014-09-03 | 江苏中科君芯科技有限公司 | 一种ti-igbt芯片背面结构的加工方法 |
| CN104022033B (zh) * | 2014-06-18 | 2016-08-24 | 江苏中科君芯科技有限公司 | 一种ti-igbt芯片背面结构的加工方法 |
| CN105489489A (zh) * | 2014-10-09 | 2016-04-13 | 江苏中科君芯科技有限公司 | 半导体器件的制作方法、ti-igbt的制作方法 |
| CN105489489B (zh) * | 2014-10-09 | 2019-03-15 | 江苏中科君芯科技有限公司 | 半导体器件的制作方法、ti-igbt的制作方法 |
| WO2017092279A1 (zh) * | 2015-11-30 | 2017-06-08 | 株洲中车时代电气股份有限公司 | Igbt背面制作方法及igbt结构 |
| CN109755241A (zh) * | 2017-11-01 | 2019-05-14 | 苏州东微半导体有限公司 | 一种功率mosfet器件 |
| CN111816708A (zh) * | 2020-09-01 | 2020-10-23 | 晟芯世科电力电子(南京)有限公司 | 一种抗浪涌SiC MOSFET器件及其制造方法 |
| CN113224149A (zh) * | 2021-05-11 | 2021-08-06 | 北京工业大学 | 新型的具有内嵌沟道二极管的逆导型igbt器件 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8809903B2 (en) | Semiconductor device and power conversion apparatus using the same | |
| KR101613442B1 (ko) | 절연 게이트형 바이폴라 트랜지스터 | |
| CN103855155A (zh) | 一种三模式集成绝缘栅型双极晶体管及其形成方法 | |
| JP6072445B2 (ja) | 半導体装置およびそれを用いた電力変換装置 | |
| CN102779840A (zh) | 一种具有终端深能级杂质层的igbt | |
| CN102779842A (zh) | 一种变形槽栅介质的cstbt器件 | |
| WO2018135224A1 (ja) | 半導体装置、及びそれを用いた電力変換装置 | |
| CN102446966B (zh) | 一种集成反并联二极管的igbt结构及其制造方法 | |
| CN110610986B (zh) | 一种利用结终端集成横向续流二极管的rc-igbt器件 | |
| CN104795438B (zh) | 一种能抑制负阻效应的sa‑ligbt | |
| CN107425056A (zh) | 一种绝缘栅双极型晶体管器件 | |
| CN108447904B (zh) | 一种横向igbt的制造方法 | |
| CN108091567B (zh) | 半超结fs iegt结构及其制造方法 | |
| US9461116B2 (en) | Method of formation of a TI-IGBT | |
| CN103928507B (zh) | 一种逆导型双栅绝缘栅双极型晶体管 | |
| CN102290436B (zh) | 新型绝缘栅双极晶体管背面结构及其制备方法 | |
| CN110190114B (zh) | 一种栅控双极-场效应复合碳化硅垂直双扩散金属氧化物半导体晶体管 | |
| CN111933687B (zh) | 具有高安全工作区的横向功率器件 | |
| CN103887332A (zh) | 一种新型功率半导体器件 | |
| CN109888006B (zh) | 一种低功耗绝缘体上硅横向绝缘栅双极型晶体管 | |
| CN103606557A (zh) | 一种集成二极管的集电极短路igbt结构 | |
| CN112466935A (zh) | 一种具有集电极多晶硅电子通道的rc-igbt器件 | |
| CN112750902B (zh) | 一种高抗短路能力的沟槽栅igbt | |
| CN111293168A (zh) | Igbt器件及其制造方法 | |
| CN219476687U (zh) | 一种兼具mosfet与igbt结构的碳化硅功率器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20140611 |