CN110379852B - 能降低米勒电容的沟槽型igbt器件 - Google Patents

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Abstract

本发明涉及一种能降低米勒电容的沟槽型IGBT器件，其通过浮空第二导电类型区能提高IGBT发射极侧的载流子浓度，浮空第二导电类型区结深大于元胞沟槽的深度，浮空第二导电类型区还包覆元胞沟槽的部分底部，降低元胞沟槽角落处的电场，从而提高IGBT器件的耐压。在浮空第二导电类型区内设置一个或多个浮空区沟槽，浮空区沟槽的深度小于所述浮空第二导电类型区的结深，浮空区沟槽的宽度不小于元胞沟槽的宽度，浮空区沟槽内的浮空沟槽多晶硅与发射极金属欧姆接触，从而屏蔽元胞栅极多晶硅的电压变化，有效地降低了米勒电容Cgc，从而达到提高器件开通速度，降低开通损耗的目的。

Description

能降低米勒电容的沟槽型IGBT器件
技术领域
本发明涉及一种沟槽型IGBT器件，尤其是一种能降低米勒电容的沟槽型IGBT器件，属于沟槽型IGBT器件的技术领域。
背景技术
绝缘栅双极型晶体管(IGBT)是一种MOS场效应与双极型晶体管复合的新型电力电子器件。它不但具有MOSFET输入电阻大，易于驱动，控制简单的优点；又具有双极型晶体管导通压降低，通态电流大的优点。现已成为现代电力电子电路中的核心元器件之一，广泛应用于交通、能源、工业、家用电器等领域。
从IGBT发明以来，人们不断致力于改善IGBT的特性，目前英飞凌商用的IGBT已发展至第七代，从最初的PT型发展至NPT型，后来又发展到FS型。栅极结构也从最初的平面型发展到沟槽型结构。IGBT性能的改善主要围绕导通压降VCE，关断损耗EOFF和安全工作区SOA三方面展开。为降低导通压降VCE，提出了具有载流子存贮层的CSTBT结构，和载流子增强IEGT结构，如专利US20120292662；所述文件公开的IEGT结构，在沟槽之间引入浮空P型区，浮空P型区之间可设置栅极沟槽，其深度与宽度与栅极沟槽相同，电位与栅极相接，增大了米勒电容Cgc，影响IGBT开关速度，导致开关损耗增加。
为降低米勒电容Cgc，英飞凌公司提出引入沟槽结构，如专利US20130256744；其结构包括有效元胞区和浮空P区，其有效元胞区包括栅沟槽结构和与发射极等电位的深沟槽结构；与发射极等电位的深沟槽结构其特征是沟槽深度小于或等于浮空P的结深，大于栅沟槽深度；有效元胞存在两个不同深度的沟槽结构，元胞宽度大，不利于降低导通压降VCE。此外，两种沟槽深度制造工艺及结构复杂，产品成本高。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种能降低米勒电容的沟槽型IGBT器件，其在不影响IGBT器件的耐压、导通压降和短路特性的情况下，能降低器件的米勒电容，提高器件的开通速度，降低器件的开通损耗。
按照本发明提供的技术方案，所述能降低米勒电容的沟槽型IGBT器件，包括具有第一导电类型的半导体基板以及设置于所述半导体基板中心区的元胞区，元胞区内的元胞采用沟槽结构，元胞沟槽位于半导体基板内；其特征是：
在IGBT器件的截面上，元胞区内的元胞内包括两个相邻的元胞沟槽以及与元胞沟槽适配连接的浮空第二导电类型区，浮空第二导电类型区的底部位于元胞沟槽槽底的下方，浮空第二导电类型区与元胞沟槽相应的侧壁以及底壁接触，在所述浮空第二导电类型区内设置有至少一个浮空区沟槽，浮空区沟槽位于两个元胞沟槽之间，浮空区沟槽的槽底位于所述浮空第二导电类型区内；
在元胞沟槽内的侧壁以及底壁上均设置元胞绝缘氧化层，在设有元胞绝缘氧化层的元胞沟槽内填充有元胞栅极多晶硅；在元胞沟槽的外侧设置第二导电类型基区，所述第二导电类型基区位于元胞沟槽槽底的上方，第二导电类型基区与元胞沟槽的外侧壁接触，在第二导电类型基区内的上部设置第一导电类型发射区以及第二导电类型发射区，第二导电类型发射区位于第一导电类型发射区的外侧，第一导电类型发射区与元胞沟槽的外侧壁接触，第一导电类型发射区、第二导电类型发射区均与半导体基板正面上的发射极金属欧姆接触，所述发射极金属通过覆盖元胞沟槽槽口的栅极多晶硅绝缘介质层与元胞栅极多晶硅绝缘隔离，且发射极金属通过栅极多晶硅绝缘介质层与浮空第二导电类型区绝缘隔离；
在浮空区沟槽内的侧壁以及底壁上设置浮空沟槽绝缘氧化层，在设有浮空沟槽绝缘氧化层的浮空区沟槽内填充有浮空沟槽多晶硅，所述浮空沟槽多晶硅与发射极金属欧姆接触。
所述半导体基板包括第一导电类型漂移区以及与所述第一导电类型漂移区邻接的第一导电类型场截止层，元胞沟槽、浮空第二导电类型区均位于第一导电类型漂移区内；在所述第一导电类型场截止层上设置第二导电类型集电区，在所述第二导电类型集电区上设置集电极金属层，所述集电极金属层与第二导电类型集电区欧姆接触。
浮空区沟槽内的浮空沟槽多晶硅还延伸进入元胞沟槽内，所述元胞沟槽内的浮空沟槽多晶硅与浮空区沟槽内的浮空沟槽多晶硅相互连接成一体，元胞沟槽内的浮空沟槽多晶硅通过元胞绝缘氧化层与元胞栅极多晶硅以及元胞沟槽的侧壁与底壁绝缘隔离，浮空第二导电类型区上方的浮空沟槽多晶硅通过浮空多晶绝缘介质层与浮空第二导电类型区绝缘隔离。
浮空区沟槽的深度与元胞沟槽的深度相一致；
浮空第二导电类型区内有且仅有一个浮空区沟槽时，浮空区沟槽的宽度大于元胞沟槽的宽度；
浮空第二导电类型区内存在2～10个浮空区沟槽时，浮空区沟槽的宽度不小于元胞沟槽的宽度。
所述半导体基板的材料包括体硅、碳化硅、砷化镓或磷化铟。
所述“第一导电类型”和“第二导电类型”两者中，对于N型功率IGBT器件，第一导电类型指N型，第二导电类型为P型；对于P型功率IGBT器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。
本发明的优点：在元胞内设置元胞沟槽以及设置于浮空第二导电类型区内的浮空区沟槽，通过浮空第二导电类型区能提高IGBT发射极侧的载流子浓度，浮空第二导电类型区结深大于元胞沟槽的深度，浮空第二导电类型区还包覆元胞沟槽的部分底部，降低元胞沟槽角落处的电场，从而提高IGBT器件的耐压。在不影响IGBT导通压降VCE、耐压BV的情况下，在浮空第二导电类型区内设置一个或多个浮空区沟槽，浮空区沟槽的深度小于所述浮空第二导电类型区的结深，浮空区沟槽的宽度不小于元胞沟槽的宽度，浮空区沟槽内的浮空沟槽多晶硅与发射极金属欧姆接触，从而屏蔽元胞栅极多晶硅的电压变化，有效地降低了米勒电容Cgc，从而达到提高器件开通速度，降低开通损耗的目的。
附图说明
图1为本发明的一种实施情况的剖视图。
图2为本发明另一种实施情况的剖视图。
图3为本发明第三钟实施情况的剖视图。
图4为本发明第四种实施情况的剖视图。
附图标记说明：1-发射极金属、2-栅极多晶硅绝缘介质层、3-N+发射区、4-P+发射区、5-P型基区、6-元胞绝缘氧化层、7-元胞栅极多晶硅、8-浮空沟槽绝缘氧化层、9-浮空沟槽多晶硅、10-浮空P区、11-N型漂移区、12-N+场截止层、13-P+集电区、14-集电极金属层、15-浮空多晶绝缘介质层、16-浮空区沟槽以及17-元胞沟槽。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1所示：为了在不影响IGBT器件的耐压、导通压降和短路特性的情况下，能降低器件的米勒电容，提高器件的开通速度，降低器件的开通损耗，以N型IGBT器件为例，本发明包括具有N导电类型的半导体基板以及设置于所述半导体基板中心区的元胞区，元胞区内的元胞采用沟槽结构，元胞沟槽17位于半导体基板内；
在IGBT器件的截面上，元胞区内的元胞内包括两个相邻的元胞沟槽16以及与元胞沟槽17适配连接的浮空P区10，浮空P区10的底部位于元胞沟槽17槽底的下方，浮空P区10与元胞沟槽17相应的侧壁以及底壁接触，在所述浮空P区10内设置有至少一个浮空区沟槽16，浮空区沟槽16位于两个元胞沟槽17之间；浮空区沟槽16的槽底位于浮空P区10内；
在元胞沟槽17内的侧壁以及底壁上均设置元胞绝缘氧化层6，在设有元胞绝缘氧化层6的元胞沟槽17内填充有元胞栅极多晶硅7；在元胞沟槽17的外侧设置P型基区5，所述P型基区5位于元胞沟槽17槽底的上方，P型基区5与元胞沟槽17的外侧壁接触，在P型基区17内的上部设置N+发射区3以及P+发射区4，P+发射区4位于N+发射区3的外侧，N+发射区3与元胞沟槽17的外侧壁接触，N+发射区3、P+发射区4均与半导体基板正面上的发射极金属1欧姆接触，所述发射极金属1通过覆盖元胞沟槽17槽口的绝缘介质层2与元胞栅极多晶硅7绝缘隔离，且发射极金属1通过栅极多晶硅绝缘介质层2与浮空P区10绝缘隔离；
在浮空区沟槽16内的侧壁以及底壁上设置浮空沟槽绝缘氧化层8，在设有浮空沟槽绝缘氧化层8的浮空区沟槽内填充有浮空沟槽多晶硅9，所述浮空沟槽多晶硅9与发射极金属1欧姆接触。
具体地，所述半导体基板的材料包括体硅、碳化硅、砷化镓或磷化铟；半导体基板的材料可以根据实际需要进行选择，此处不再赘述。元胞区一般位于半导体基板的中心区，当然，对于IGBT器件，在元胞区的外圈还需要有终端保护区，利用终端保护区能提高元胞区的耐压，终端保护区的具体可以选用现有常用的结构形式，终端保护区、元胞区间的具体配合以及位置关系均与现有相一致，具体为本技术领域的技术人员所熟知，此处不再赘述。
本发明实施例中，元胞采用沟槽结构，其中，元胞沟槽位于半导体基板内，在每个元胞内包括两个相邻的元胞沟槽17以及一个浮空P区10，浮空P区10在元胞沟槽17的下方，两个元胞沟槽17具有相同的深度，浮空P区10在位于两个元胞沟槽17之间，浮空P区10与两个元胞沟槽17相对应的外侧壁接触，浮空P区10还包覆元胞沟槽17的部分槽底。浮空区沟槽16的槽底位于浮空P区10内，即浮空P区10能完全实现对浮空区沟槽16的包覆。浮空P区10的宽度大于P型基区5的宽度。
具体实施时，在每个元胞沟槽17内均填充有元胞栅极多晶硅7，所述元胞栅极多晶硅7通过元胞绝缘氧化层6与元胞沟槽17的侧壁以及底壁隔离，元胞绝缘氧化层6为二氧化硅层，元胞绝缘氧化层6可以通过热氧化生长在元胞沟槽17的侧壁以及底壁上。在元胞沟槽17的外侧设置P型基区5，P型基区5位于元胞沟槽17槽底的上方，P型基区5与相邻近元胞沟槽17的外侧壁接触。在P型基区5内设置N+发射区3以及P+发射区4，P+发射区4的掺杂浓度大于P型基区5的掺杂浓度，N+发射区3的一端与P+发射区4接触，N+发射区3的另一端与元胞沟槽17的外侧壁接触。N+发射区3、P+发射区4与半导体基板正面上的发射极金属1欧姆接触，但发射极金属1通过栅极多晶绝缘介质层2与元胞沟槽17内的栅极导电多晶硅7以及浮空P区10绝缘隔离。发射极金属1与N+发射区3、P+发射区4欧姆接触后，通过发射极金属1能形成IGBT器件的发射极。
本发明实施例中，在浮空P区10内设置至少一个浮空区沟槽16，浮空区沟槽16的深度小于浮空P区10在半导体基板内的深度，即浮空区沟槽16由浮空P区10全包围。在浮空区沟槽10的侧壁以及底壁上设置浮空绝缘氧化层8，浮空沟槽多晶硅9填充在浮空区沟槽16内，浮空沟槽多晶硅9通过浮空绝缘氧化层8能与浮空区沟槽16的侧壁以及底壁绝缘隔离，浮空沟槽多晶硅9与发射极金属1欧姆接触。为了能实现发射极金属1与浮空沟槽多晶硅9欧姆接触，在浮空区沟槽16的正上方设置贯通栅极多晶绝缘介质层2的接触孔。
具体实施时，通过元胞沟槽17以及所述元胞沟槽17外侧的P型基区5、N+发射区3、P+发射区4与发射极金属1能形成有效元胞区。
进一步地，所述半导体基板包括N型漂移区11以及与所述N型漂移区11邻接的N+场截止层12，元胞沟槽17、浮空P区10均位于N型漂移区11内；在所述N+场截止层12上设置P+集电区13，在所述P+集电区13上设置集电极金属层14，所述集电极金属层14与P+集电区13欧姆接触。
本发明实施例中，N型漂移区11的厚度大于N+场截止层12的厚度，N型漂移区11的掺杂浓度低于N+场截止层12的掺杂浓度。元胞沟槽17在N型漂移区11内，元胞沟槽17的深度小于N型漂移区11的厚度，同时，P型基区5、浮空P区10、N+发射区3以及P+发射区4均位于N型漂移区11内。N+场介质层12位于P+集电区13与N型漂移区11之间。具体实施时，通过P+集电区13以及集电极金属层14能形成IGBT器件的集电极。
如图2所示，浮空区沟槽16内的浮空沟槽多晶硅9还延伸进入元胞沟槽17内，所述元胞沟槽17内的浮空沟槽多晶硅9与浮空区沟槽16内的浮空沟槽多晶硅9相互连接成一体，元胞沟槽17内的浮空沟槽多晶硅9通过元胞绝缘氧化层6与元胞栅极多晶硅7以及元胞沟槽17的侧壁与底壁绝缘隔离，浮空P区10上方的浮空沟槽多晶硅9通过浮空多晶绝缘介质层15与浮空P区10绝缘隔离。
本发明实施例中，浮空沟槽多晶硅9还延伸进入元胞沟槽17内，元胞沟槽17内的浮空沟槽多晶硅9与浮空区沟槽16内的浮空沟槽多晶硅9相互连接成一体，而位于元胞沟槽17内的浮空沟槽多晶硅9通过元胞绝缘氧化层6与元胞沟槽17内的元胞栅极多晶硅7与绝缘隔离，且浮空沟槽多晶硅9通过元胞绝缘氧化层6与元胞沟槽17的侧壁与底壁绝缘隔离，即保证浮空沟槽多晶硅9与元胞栅极多晶硅7之间相互独立，具体实施时，通过元胞栅极多晶硅7能形成IGBT器件的栅电极。
为了能实现元胞沟槽17内浮空沟槽多晶硅9与浮空区沟槽16内浮空沟槽多晶硅9间的有效连接，势必有部分的浮空沟槽多晶硅9支撑于浮空P区10上方，本发明实施例中，浮空P区10上方的浮空沟槽多晶硅9通过浮空多晶绝缘介质层15与浮空P区9绝缘隔离，浮空多晶绝缘介质层15与栅极多晶硅绝缘介质层2均可采用相同的材料制成，如氮化硅或二氧化硅等。本发明实施例中，浮空沟槽多晶硅9延伸进入元胞沟槽17内后，由于浮空沟槽多晶硅9与发射极金属1欧姆接触，通过浮空沟槽多晶硅9能屏蔽元胞栅极多晶硅7的电压变化，进一步降低米勒电容Cgc，提高IGBT器件的开通速度，减少开通损耗。
进一步地，浮空区沟槽16的深度与元胞沟槽17的深度相一致，浮空P区10内有且仅有一个浮空区沟槽16时，浮空区沟槽16的宽度大于元胞沟槽17的宽度；
浮空P区10内存在2～10个浮空区沟槽16时，浮空区沟槽16的宽度不小于元胞沟槽17的宽度。
本发明实施例中，浮空区沟槽16与元胞沟槽17可以为同一工艺制造层，浮空区沟槽16与元胞沟槽17具有相同的宽度。当浮空P区10内有且仅有一个浮空区沟槽16时，浮空区沟槽16的宽度大于元胞沟槽17的宽度，但浮空区沟槽16的宽度小于浮空P区10的宽度。
此外，在浮空P区10内可以设置多个浮空区沟槽16，多个浮空区沟槽16位于两个元胞沟槽17之间，浮空P区10内浮空区沟槽16的数量为2～10个，当浮空P区10内存在多个浮空区沟槽16时，浮空区沟槽16的宽度不小于元胞沟槽17的宽度。具体实施时，多个浮空区沟槽16内的浮空沟槽多晶硅9间可以相互独立，如图3所示；或者多个浮空区沟槽16内的浮空沟槽多晶硅9间相互连接且延伸进入元胞沟槽17内，如图4所示。当浮空P区10内存在多个浮空区沟槽16时，每个浮空区沟槽16内的浮空沟槽多晶硅9与发射极金属1均欧姆接触，或者所有的浮空沟槽多晶硅9与发射极金属1保持等电位。
本发明在元胞内设置元胞沟槽17以及设置于浮空P区10内的浮空区沟槽16，通过浮空P区10能提高IGBT发射极侧的载流子浓度，浮空P区10结深大于元胞绝缘氧化层6的深度，浮空P区10还包覆元胞沟槽17的部分底部，降低元胞绝缘氧化层6角落处的电场，从而提高IGBT器件的耐压。在不影响IGBT导通压降VCE、耐压BV的情况下，在浮空P区10内设置一个或多个浮空区沟槽16，浮空区沟槽16的深度小于所述浮空P区10的结深，浮空区沟槽16的宽度不小于元胞沟槽17的宽度，浮空区沟槽16内的浮空多晶栅多晶硅9与发射极金属1欧姆接触，从而屏蔽元胞栅极多晶硅7的电压变化，有效地降低了米勒电容Cgc，从而达到提高器件开通速度，降低开通损耗的目的。

Claims (5)

1.一种能降低米勒电容的沟槽型IGBT器件，包括具有第一导电类型的半导体基板以及设置于所述半导体基板中心区的元胞区，元胞区内的元胞采用沟槽结构，元胞沟槽位于半导体基板内；其特征是：
在IGBT器件的截面上，元胞区内的元胞内包括两个相邻的元胞沟槽以及与元胞沟槽适配连接的浮空第二导电类型区，浮空第二导电类型区的底部位于元胞沟槽槽底的下方，浮空第二导电类型区与元胞沟槽相应的侧壁以及底壁接触，在所述浮空第二导电类型区内设置有至少一个浮空区沟槽，浮空区沟槽位于两个元胞沟槽之间，浮空区沟槽的槽底位于所述浮空第二导电类型区内；
在元胞沟槽内的侧壁以及底壁上均设置元胞绝缘氧化层，在设有元胞绝缘氧化层的元胞沟槽内填充有元胞栅极多晶硅；在元胞沟槽的外侧设置第二导电类型基区，所述第二导电类型基区位于元胞沟槽槽底的上方，第二导电类型基区与元胞沟槽的外侧壁接触，在第二导电类型基区内的上部设置第一导电类型发射区以及第二导电类型发射区，第二导电类型发射区位于第一导电类型发射区的外侧，第一导电类型发射区与元胞沟槽的外侧壁接触，第一导电类型发射区、第二导电类型发射区均与半导体基板正面上的发射极金属欧姆接触，所述发射极金属通过覆盖元胞沟槽槽口的栅极多晶硅绝缘介质层与元胞栅极多晶硅绝缘隔离，且发射极金属通过栅极多晶硅绝缘介质层与浮空第二导电类型区绝缘隔离；
在浮空区沟槽内的侧壁以及底壁上设置浮空沟槽绝缘氧化层，在设有浮空沟槽绝缘氧化层的浮空区沟槽内填充有浮空沟槽多晶硅，所述浮空沟槽多晶硅与发射极金属欧姆接触。
2.根据权利要求1所述的能降低米勒电容的沟槽型IGBT器件，其特征是：所述半导体基板包括第一导电类型漂移区以及与所述第一导电类型漂移区邻接的第一导电类型场截止层，元胞沟槽、浮空第二导电类型区均位于第一导电类型漂移区内；在所述第一导电类型场截止层上设置第二导电类型集电区，在所述第二导电类型集电区上设置集电极金属层，所述集电极金属层与第二导电类型集电区欧姆接触。
3.根据权利要求1所述的能降低米勒电容的沟槽型IGBT器件，其特征是：浮空区沟槽内的浮空沟槽多晶硅还延伸进入元胞沟槽内，所述元胞沟槽内的浮空沟槽多晶硅与浮空区沟槽内的浮空沟槽多晶硅相互连接成一体，元胞沟槽内的浮空沟槽多晶硅通过元胞绝缘氧化层与元胞栅极多晶硅以及元胞沟槽的侧壁与底壁绝缘隔离，浮空第二导电类型区上方的浮空沟槽多晶硅通过浮空多晶绝缘介质层与浮空第二导电类型区绝缘隔离。
4.根据权利要求1所述的能降低米勒电容的沟槽型IGBT器件，其特征是：浮空区沟槽的深度与元胞沟槽的深度相一致；
浮空第二导电类型区内有且仅有一个浮空区沟槽时，浮空区沟槽的宽度大于元胞沟槽的宽度；
浮空第二导电类型区内存在2～10个浮空区沟槽时，浮空区沟槽的宽度不小于元胞沟槽的宽度。
5.根据权利要求1所述的能降低米勒电容的沟槽型IGBT器件，其特征是：所述半导体基板的材料包括体硅、碳化硅、砷化镓或磷化铟。
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