CN108767001B - 具有屏蔽栅的沟槽型igbt器件 - Google Patents

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Abstract

本发明涉及一种具有屏蔽栅的沟槽型IGBT器件，其在所述IGBT器件的截面上，元胞内的两个元胞沟槽之间设置第二导电类型注入区；在第一导电类型外延层的上方设置场氧化层以及包裹于所述场氧化层内的屏蔽栅多晶硅，所述屏蔽栅多晶硅位于第二导电类型注入区的正上方，屏蔽栅多晶硅通过场氧化层与第二导电类型注入区绝缘隔离；在元胞沟槽内填充有控制栅多晶硅，所述控制栅多晶硅通过元胞沟槽内的控制栅氧化层与元胞沟槽的侧壁、底壁绝缘隔离，所述控制栅多晶硅还覆盖在场氧化层上，且控制栅多晶硅与场氧化层内的屏蔽栅多晶硅交叠。本发明结构紧凑，提高器件耐压，降低器件的寄生电容，减少开关损耗，安全可靠。

Description

具有屏蔽栅的沟槽型IGBT器件
技术领域
本发明涉及一种沟槽型IGBT器件，尤其是一种具有屏蔽栅的沟槽型IGBT器件，属于IGBT器件的技术领域。
背景技术
绝缘栅双极型晶体管(IGBT)是一种MOS场效应和双极型晶体管复合的新型电力电子器件，它集两种器件的优点于一身，既有MOSFE的电压控制开关、工作频率高与驱动控制电路简单的优点，又有功率晶体管导通压降低，双极导电，通态电流大，损耗小的优点，已成为现代电力电子电路中的核心电子元器件之一，广泛地应用在诸如能源、交通、家用电器及航空航天等国民经济的各个领域。
沟槽栅IGBT与平面栅IGBT相比，沟槽结构增大了沟道密度，从而饱和电流密度也相应增加，所以沟槽栅IGBT的短路耐量较低。若要提高沟槽栅IGBT的短路耐量，则需要适当降低沟道密度。但是，如果靠仅仅增大沟槽的间距来减小沟道密度，就会使器件的使耐压降低。为了在击穿电压不受太大影响的前提下使沟道密度降低，提出了dummy结构。沟槽两侧只有其中一部分起导电沟道作用，其余的只用于维持耐压。Dummy结构增加了PIN区域的相对面积，增加了载流子的积累，故进一步降低了导通压降。
然而，dummy trench(假沟槽)结构的沟槽底部为器件的电场集中点，如果不做任何保护，击穿会先发生在沟槽底部，造成不可逆损坏。另外，dummytrench结构增大了元胞中多晶硅的面积，栅漏间的电容因米勒效应成为此器件最关键寄生电容，此电容的减小对开关功耗的减少和速度的提高起到举足轻重的作用。功耗的减少使得效率提高，而速度的提高使得系统中的电感和电容尺寸减小。
因此，一个耐电压足够高，具有低寄生电容的dummy trench器件结构是需要的。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种具有屏蔽栅的沟槽型IGBT器件，其结构紧凑，提高器件耐压，降低器件的寄生电容，减少开关损耗，安全可靠。
按照本发明提供的技术方案，所述具有屏蔽栅的沟槽型IGBT器件，包括半导体基板以及位于所述半导体基板中心的元胞区，所述半导体基板包括第一导电类型外延层以及位于所述第一导电类型外延层内上部的第二导电类型基区；
元胞区包括若干元胞，每个元胞内包括两个元胞沟槽，所述元胞沟槽位于第二导电类型基区内且元胞沟槽的深度伸入第二导电类型基区下方的第一导电类型外延层内；
在所述IGBT器件的截面上，元胞内的两个元胞沟槽之间设置第二导电类型注入区，所述第二导电类型注入区与元胞沟槽的侧壁接触；第二导电类型基区、第二导电类型注入区分别位于元胞沟槽的两侧，在所述第二导电类型基区内设置第一导电类型源区，第二导电类型基区以及位于所述第二导电类型基区内的第一导电类型源区均与元胞沟槽相应的侧壁接触；
在第一导电类型外延层的上方设置场氧化层以及包裹于所述场氧化层内的屏蔽栅多晶硅，所述屏蔽栅多晶硅位于第二导电类型注入区的正上方，屏蔽栅多晶硅通过场氧化层与第二导电类型注入区绝缘隔离；
在元胞沟槽内填充有控制栅多晶硅，所述控制栅多晶硅通过元胞沟槽内的控制栅氧化层与元胞沟槽的侧壁、底壁绝缘隔离，所述控制栅多晶硅还覆盖在场氧化层上，且控制栅多晶硅与场氧化层内的屏蔽栅多晶硅交叠；
在所述第一导电类型外延层上方还设置发射极金属，所述发射极金属与第二导电类型基区、第一导电类型源区欧姆接触，发射极金属通过绝缘介质层与控制栅多晶硅绝缘隔离。
所述发射极金属与屏蔽栅多晶硅欧姆接触。
所述第二导电类型注入区在第一导电类型外延层内的深度大于第二导电类型基区在第一导电类型外延层内的深度。
在所述第一导电类型外延层的背面设置第一导电类型场截止层，所述第一导电类型场截止层上设置第二导电类型集电区，第一导电类型场截止层分别与第一导电类型外延层、第二导电类型集电区邻接，第一导电类型场截止层位于第一导电类型外延层与第二导电类型集电区之间，在第二导电类型集电区上设置集电极金属，所述集电极金属与第二导电类型集电区欧姆接触。
所述屏蔽栅多晶硅的厚度为1μm～5μm。
所述场氧化层为二氧化硅层。
所述屏蔽栅多晶硅的长度小于两个元胞沟槽之间的距离，每个控制栅多晶硅与屏蔽栅多晶硅交叠的长度占屏蔽栅多晶硅长度的0.1～0.9。
所述半导体基板的材料包括硅。
所述“第一导电类型”和“第二导电类型”两者中，对于N型功率IGBT器件，第一导电类型指N型，第二导电类型为P型；对于P型功率IGBT器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。
本发明的优点：屏蔽栅多晶硅可以为悬浮状态或屏蔽栅多晶硅与发射极金属欧姆接触，能使得IGBT器件的集电极与IGBT器件的栅电极的交叠面积减小。同时，在屏蔽栅多晶硅通过场氧化层与第一导电类型外延层隔离，场氧化层的厚度大于控制栅氧化层的厚度，通过场氧化层可以起到减小电容的效果。当屏蔽栅多晶硅与发射极金属欧姆接触时，屏蔽栅多晶硅由于与发射极金属等电位，还可以对第一导电类型外延层表面的电荷起到屏蔽作用，从而可以使器件输入电容和反馈电容减小，改善IGBT的开关特性，减小了开关损耗。
附图说明
图1为本发明的结构示意图。
附图标记说明：1-发射极金属、2-绝缘介质层、3-控制栅多晶硅、4-场氧化层、5-N+源区、6-P型基区、7-P型注入区、8-控制栅氧化层、9-N型外延层、10-N型场截止层、11-P+集电区、12-集电极金属以及13-屏蔽栅多晶硅。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1所示：为了提高器件耐压，降低器件的寄生电容，减少开关损耗，以N型IGBT器件为例，本发明包括半导体基板以及位于所述半导体基板中心的元胞区，所述半导体基板包括N型外延层9以及位于所述N型外延层9内上部的P型基区6；
元胞区包括若干元胞，每个元胞内包括两个元胞沟槽，所述元胞沟槽位于P型基区6内且元胞沟槽的深度伸入P型基区6下方的N型外延层9内；
在所述IGBT器件的截面上，元胞内的两个元胞沟槽之间设置P型注入区7，所述P型注入区7与元胞沟槽的侧壁接触；P型基区6、P型注入区7分别位于元胞沟槽的两侧，在所述P型基区6内设置N+源区5，P型基区6以及位于所述P型基区6内的N+源区5均与元胞沟槽相应的侧壁接触；
在N型外延层9的上方设置场氧化层4以及包裹于所述场氧化层4内的屏蔽栅多晶硅13，所述屏蔽栅多晶硅13位于P型注入区7的正上方，屏蔽栅多晶硅13通过场氧化层4与P型注入区7绝缘隔离；
在元胞沟槽内填充有控制栅多晶硅3，所述控制栅多晶硅3通过元胞沟槽内的控制栅氧化层8与元胞沟槽的侧壁、底壁绝缘隔离，所述控制栅多晶硅3还覆盖在场氧化层4上，且控制栅多晶硅3与场氧化层4内的屏蔽栅多晶硅13交叠；
在所述N型外延层9上方还设置发射极金属1，所述发射极金属1与P型基区6、N+源区5欧姆接触，发射极金属1通过绝缘介质层2与控制栅多晶硅3绝缘隔离。
具体地，所述半导体基板的材料包括硅；当然，半导体基板还可以采用其他常用的半导体材料，具体可以根据需要进行选择，此处不再赘述。对于N型IGBT器件，半导体基板采用N型外延层9，在N型外延层9内的上部设置P型基区6。元胞区位于半导体基板的中心区，元胞区包括若干呈并联分布的元胞，元胞区内的元胞之间的连接形式为本技术领域人员所熟知，此处不再赘述。元胞区的元胞采用沟槽结构，每个元胞内同时存在两个元胞沟槽，元胞沟槽从N型外延层9的上端垂直向下延伸，元胞沟槽在N型外延层9内的深度小于N型外延层9的厚度，P型基区6位于元胞沟槽槽底的上方。
在IGBT器件的截面上，在元胞的两个元胞沟槽之间设置P型注入区7，P型注入区7从N型外延层9的上部向下延伸，P型注入区7在N型外延层9内的深度小于元胞沟槽的高度，P型注入区7与两侧元胞沟槽的侧壁接触。当在N型外延层9内设置P型注入区7后，P型基区6、P型注入区7分别位于元胞沟槽的两侧，在P型基区6内设置N+源区5，N+源区5的掺杂浓度大于N型外延层9的掺杂浓度，N+源区5位于P型基区6的上部，N+源区5、P型基区6与元胞沟槽的侧壁接触。所述P型注入区7在N型外延层9内的深度大于P型基区6在N型外延层9内的深度。N+源区5、P型基区6与N型外延层9上方的发射极金属1欧姆接触，利用发射极金属1能形成IGBT器件的发射极。
屏蔽栅多晶硅13位于P型注入区7的正上方，屏蔽栅多晶硅13包裹在场氧化层4内，场氧化层4可以为二氧化硅层，屏蔽栅多晶硅13通过场氧化层4与P型注入区7绝缘隔离，所述屏蔽栅多晶硅13的厚度为1μm～5μm。
在元胞沟槽内填充控制栅多晶硅3，在元胞沟槽的侧壁以及底壁设置控制栅氧化层8，控制栅氧化层8可以为二氧化硅层，控制栅氧化层8的厚度小于场氧化层4的厚度，控制栅多晶硅3填满元胞沟槽，且控制栅多晶硅3还有一部分位于元胞沟槽外，位于元胞沟槽外的控制栅多晶硅3覆盖在场氧化层4上，且覆盖在场氧化层4上的控制栅多晶硅3与屏蔽栅多晶硅13之间存在交叠，控制栅多晶硅3与屏蔽栅多晶硅13之间的交叠具体是指在沿屏蔽栅多晶硅3指向N型外延层9的方向上投影，控制栅多晶硅3与屏蔽栅多晶硅13之间部分重叠。具体实施时，所述屏蔽栅多晶硅13的长度小于两个元胞沟槽之间的距离，每个控制栅多晶硅3与屏蔽栅多晶硅13交叠的长度占屏蔽栅多晶硅13长度的0.1～0.9。即控制栅多晶硅3与屏蔽栅多晶硅13交叠的长度为屏蔽栅多晶硅13长度的0.1倍～0.9倍。通过控制栅多晶硅3与N型外延层9上方的栅极金属欧姆接触，以能形成所需的栅电极，其中栅极金属并未在图中示出，栅极金属与发射极金属1之间的位置等关系均为本技术领域人员所熟知，此处不再赘述。
本发明实施例中，所述发射极金属1与屏蔽栅多晶硅13欧姆接触。当发射极金属1与屏蔽栅多晶硅13欧姆接触时，需要在场氧化层4上设置接触孔。
进一步地，在所述N型外延层9的背面设置N型场截止层10，所述N场截止层10上设置P+集电区11，N型场截止层10分别与N型外延层9、P+集电区11邻接，N型场截止层10位于N型外延层9与P+集电区11之间，在P+集电区11上设置集电极金属12，所述集电极金属12与P+集电区11欧姆接触。
本发明实施例中，N型场截止层10的掺杂浓度大于N型外延层9的掺杂浓度，N型场截止层10的厚度小于N型外延层9的厚度，P+集电区11覆盖在N型场截止层10上，利用集电极金属12与P+集电区11的配合能形成IGBT器件的集电极。

Claims (8)

1.一种具有屏蔽栅的沟槽型IGBT器件，包括半导体基板以及位于所述半导体基板中心的元胞区，所述半导体基板包括第一导电类型外延层以及位于所述第一导电类型外延层内上部的第二导电类型基区；
元胞区包括若干元胞，每个元胞内包括两个元胞沟槽，所述元胞沟槽位于第二导电类型基区内且元胞沟槽的深度伸入第二导电类型基区下方的第一导电类型外延层内；其特征是：
在所述IGBT器件的截面上，元胞内的两个元胞沟槽之间设置第二导电类型注入区，所述第二导电类型注入区与元胞沟槽的侧壁接触；第二导电类型基区、第二导电类型注入区分别位于元胞沟槽的两侧，在所述第二导电类型基区内设置第一导电类型源区，第二导电类型基区以及位于所述第二导电类型基区内的第一导电类型源区均与元胞沟槽相应的侧壁接触；
在第一导电类型外延层的上方设置场氧化层以及包裹于所述场氧化层内的屏蔽栅多晶硅，所述屏蔽栅多晶硅位于第二导电类型注入区的正上方，屏蔽栅多晶硅通过场氧化层与第二导电类型注入区绝缘隔离；
在元胞沟槽内填充有控制栅多晶硅，所述控制栅多晶硅通过元胞沟槽内的控制栅氧化层与元胞沟槽的侧壁、底壁绝缘隔离，所述控制栅多晶硅还覆盖在场氧化层上，且控制栅多晶硅与场氧化层内的屏蔽栅多晶硅交叠；
在所述第一导电类型外延层上方还设置发射极金属，所述发射极金属与第二导电类型基区、第一导电类型源区欧姆接触，发射极金属通过绝缘介质层与控制栅多晶硅绝缘隔离。
2.根据权利要求1所述的具有屏蔽栅的沟槽型IGBT器件，其特征是：所述发射极金属与屏蔽栅多晶硅欧姆接触。
3.根据权利要求1所述的具有屏蔽栅的沟槽型IGBT器件，其特征是：所述第二导电类型注入区在第一导电类型外延层内的深度大于第二导电类型基区在第一导电类型外延层内的深度。
4.根据权利要求1所述的具有屏蔽栅的沟槽型IGBT器件，其特征是：在所述第一导电类型外延层的背面设置第一导电类型场截止层，所述第一导电类型场截止层上设置第二导电类型集电区，第一导电类型场截止层分别与第一导电类型外延层、第二导电类型集电区邻接，第一导电类型场截止层位于第一导电类型外延层与第二导电类型集电区之间，在第二导电类型集电区上设置集电极金属，所述集电极金属与第二导电类型集电区欧姆接触。
5.根据权利要求1所述的具有屏蔽栅的沟槽型IGBT器件，其特征是：所述屏蔽栅多晶硅的厚度为1μm～5μm。
6.根据权利要求1所述的具有屏蔽栅的沟槽型IGBT器件，其特征是：所述场氧化层为二氧化硅层。
7.根据权利要求1所述的具有屏蔽栅的沟槽型IGBT器件，其特征是：所述屏蔽栅多晶硅的长度小于两个元胞沟槽之间的距离，每个控制栅多晶硅与屏蔽栅多晶硅交叠的长度占屏蔽栅多晶硅长度的0.1～0.9。
8.根据权利要求1所述的具有屏蔽栅的沟槽型IGBT器件，其特征是：所述半导体基板的材料包括硅。
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