CN102456718A - 绝缘栅双极晶体管器件用于提升器件性能的新型上部结构 - Google Patents

绝缘栅双极晶体管器件用于提升器件性能的新型上部结构 Download PDF

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Abstract

本发明提出了一种形成在半导体衬底中的绝缘栅双极晶体管(IGBT)器件。该IGBT器件具有一个分裂的屏蔽沟槽栅极，包括一个上部栅极部分和一个下部屏蔽部分。该IGBT器件还包括一个用电介质层填充的虚拟沟槽，沉积在远离分裂的屏蔽沟槽栅极的地方。该IGBT器件还包括一个本体区，在分裂的屏蔽沟槽栅极和虚拟沟槽之间延伸，包围着半导体衬底的顶面附近的分裂的屏蔽沟槽栅极周围的源极区。该IGBT器件还包括一个重掺杂的N区，沉积在本体区下方，以及半导体衬底底面上的底部本体-掺杂集电极区上方的源极-掺杂漂流区上方。在一个可选的实施例中，该IGBT可以含有一个带有沟槽屏蔽电极的平面栅极。

Description

绝缘栅双极晶体管器件用于提升器件性能的新型上部结构
技术领域
本发明主要关于半导体功率器件。更确切的说，本发明是关于制备绝缘栅双极晶体管(IGBT)的改良器件结构的新型结构和方法。
背景技术
用于配置和制备绝缘栅双极晶体管(IGBT)器件，以便进一步提高其性能的传统技术仍然面临许多困难和限制。在IGBT器件中，传导损耗VCE，sat(取决于在额定电流下，集电极到发射极的饱和电压VCE，sat)和断开开关损耗Eoff之间存在一个取舍关系。当器件开启时，更多的载流子注入，提高了器件的传导性，从而降低了传导损耗，但是当断开时，要将注入的载流子排空需要消耗能量，因此更多的载流子注入也会产生较高的Eoff。图1D表示VCE，sat和Eoff之间的折衷关系。由图可知，对应较低的损耗，高级的IGBT结构曲线将靠近原点移动。
此外，IGBT的VCE，sat(传导损耗)和IGBT的短路耐受力之间也存在折衷关系，这取决于它的饱和电流Jsat。Jsat很高，会导致器件在短路时产生很多能量损耗，这将很快地损伤IGBT器件。Jsat较低，会减少能量的损耗，使IGBT器件可以较长时间的承受短路，而不会造成永久的损伤；然而，Jsat较低也会产生较高的传导损耗VCE，sat。
图1A表示一种传统的平面绝缘栅双极晶体管(IGBT)的剖面图。该IGBT是一个半导体功率器件，将金属氧化物半导体(MOS)栅极控制与双极电流机制相结合。金属-氧化物-半导体场效应管(MOSFET)和双极结型晶体管(BJT)的功能特点结合在一个IGBT中。设计IGBT的性能特点，使它具有比MOSFET更高的电流密度，比BJT更快、更有效的开关特性以及更好的控制。可以轻掺杂漂流区，以提升闭锁性能。由于轻掺杂的漂流区承受着来自底部P集电极区的高水平载流子注入，使它处于传导模式，因此器件仍有良好的传导性。基于这些原因，IGBT器件常用于高功率(＞10kW)，中低频(上至30kHz)器件。如图1A所示的平面IGBT器件具有一个简单的上部结构，易于制备。然而，由于上部附近的导电调制较差，而且邻近的本体区所带来的嵌位产生JFET阻抗，使得如图所示的平面栅极IGBT具有较高的VCE，sat。图1B表示另一种具有沟槽栅极的传统的IGBT器件的剖面图。沟槽栅极IGBT的优势在于消除JFET阻抗，并且提高上部的载流子注入。可以在沟槽栅极下部形成一个累积层，以提升载流子注入。但是，由于沟槽栅极(处于栅极电势)和衬底以及下面的漂流区(处于漏极电势)之间的电容，使得如图所示的沟槽IGBT器件具有较高的Crss(Reverse transfer capacitance，反向传输电容)。IGBT器件的高Crss降低了器件的开关速度，也使开关能量损耗较高。图1C表示另一种传统的IGBT器件的剖面图。一个较重掺杂的N层沉积在通道区下面、轻掺杂的漂流区上方，以便进一步提高上部的载流子注入。然而，由于重掺杂层以及重掺杂的N-层带来更大的Crss，使这种器件的击穿电压较低。
基于上述原因，有必要研发一种新型的IGBT结构，降低开启和断开能量损耗Eon和Eoff损耗，提升工作效率。此外，带有改良结构的新型IGBT必须降低Crss，提高击穿电压，增大晶胞间距，降低Jsat，从而解决上述局限和难题。
发明内容
因此，本发明的一个方面在于，提出了一种新型改良的IGBT器件结构以及制备方法，使带有屏蔽栅极IGBT的沟槽IGBT器件具有较重掺杂的N层，从而在较低的E-on和E-off损耗下，提高注入。
更确切地说，本发明的另一方面在于，提出了一种新型改良的器件结构以及制备方法，使带有屏蔽栅极的沟槽IGBT器件具有可选的虚拟沟槽，从而降低Crss，减少E-on损耗，而且利用这种IGBT器件的Re-surf(Reduced surface field，电场缓冲或弱化表面电场)行为，提高击穿电压。
本发明的另一方面在于，提出了一种新型改良的器件结构以及制备方法，使带有屏蔽栅极的沟槽IGBT器件具有虚拟沟槽，从而增大晶胞间距(或称为晶体管单元间距)，以获得较低的J-sat。
本发明的另一方面在于，提出了一种新型改良的器件结构以及制备方法，使屏蔽栅极沟槽IGBT器件具有二维通道，从而无需很深的本体区或过深的沟槽，就能获得较长的通道(又称为沟道)。该二维通道包括一个水平的(平面栅极)和一个垂直的(沟槽栅极)部分，从而具有相对较高的通道电阻，以降低Jsat。因此，该器件通过较小的晶胞间距，可以提高不稳定的短路性能。
本发明的一个较佳实施例主要提出了一种形成在半导体衬底中的绝缘栅双极晶体管(IGBT)器件。该IGBT器件具有一个分裂的沟槽栅极，由一个垫有沟槽的绝缘层构成，用上部栅极部分和下部屏蔽部分填充沟槽，上部栅极部分和下部屏蔽部分，通过中间部分绝缘层绝缘。该IGBT器件还包括一个用电介质层填充的虚拟沟槽，沉积在远离分裂沟槽栅极的地方。该IGBT器件还包括一个在分裂沟槽栅极和虚拟沟槽之间延伸的本体区，包围着源极区，源极区在半导体衬底顶面附近的分裂沟槽栅极周围；以及一个重掺杂区，沉积在本体区下方，以及底部本体-掺杂集电极区上方的源极-掺杂漂流区上方，底部本体-掺杂集电极区在半导体衬底的底面上。在一个较佳的实施例中，在分裂的沟槽栅极和虚拟栅极之间延伸的本体区，进一步垂直延伸，延伸到和半导体衬底中的上部栅极部分同样的深度。在另一个较佳的实施例中，沉积在本体区下方的重掺杂区，进一步垂直延伸到和下部屏蔽部分相同的深度。在另一个较佳的实施例中，本体区为P-掺杂区，源极区为N-掺杂源极区。在另一个较佳的实施例中，本体区为N-掺杂区，源极区为P-掺杂源极区。在另一个较佳的实施例中，下部屏蔽部分垫有很厚的栅极绝缘层，栅极绝缘层位于分裂的沟槽栅极底面上方。
在另一个较佳的实施例中，IGBT器件含有一个屏蔽沟槽，包括一个屏蔽电极和一个平面栅极。该器件不含有沟槽栅极电极。平面栅极位于源极区和本体区附近，从而可以在本体区中构成一个通道，将源极区连接到漏极区上。漏极区可以是外延层，含有本体区下面的较重掺杂层。在另一个较佳的实施例中，屏蔽栅极可以在垂直于平面栅极的方向上沿半导体芯片的表面延伸。在另一个较佳的实施例中，通过将源极区拉开远离屏蔽沟槽，或者从源极区凹向屏蔽电极，可以在屏蔽栅极附近抑制晶体管行为。还可选择，用与源极区相反的导电类型掺杂屏蔽电极。
在一个可选的实施例中，轻掺杂的源极(LDS)区可以置于栅极和较重掺杂的源极区之间，以提高电阻，改善器件的短路耐受力。
此外，本发明提出了一种在半导体衬底中制备半导体功率器件的方法。该方法包括，在半导体衬底中制备IGBT的虚拟沟槽，以便增大晶胞间距，降低IGBT的J-sat。在另一个实施例中，该方法还包括通过制备IGBT的沟槽栅极，在本体区上方水平延伸至源极区，制备带有二维通道的IGBT，使该通道包括一个水平的和一个垂直的部分。还可以通过在器件的顶部附近，制备带有屏蔽电极的屏蔽沟槽，并在器件的顶面上制备平面栅极，来制备IGBT。
具体而言，本发明所提供的一种在半导体材料中的绝缘栅双极晶体管(IGBT)器件，包括：一个半导体衬底，由具有第二导电类型的下部半导体层以及具有第一导电类型的上部半导体层构成；一个具有第二导电类型的本体区，位于半导体衬底顶部，以及一个具有第一导电类型的源极区，位于本体区顶部；一个第一导电类型的重掺杂区(或称为重掺杂层)，位于本体区下方以及至少一部分上部半导体层上方，所述的重掺杂区的掺杂浓度高于上部半导体层；一个接触源极区和本体区的发射极电极；一个含有屏蔽电极的沟槽，所述的屏蔽电极连接到发射极电极上；以及一个形成在至少一部分源极和本体区上方的平面栅极。
上述的IGBT器件，其中重掺杂区和上部半导体层是由IGBT的基极区构成，其中平面栅极位于源极区和本体区附近，从而在本体区中构成一个通道区，从IGBT的源极区到基极区。
上述的IGBT器件，源极区还包括：一个重掺杂的源极区和一个轻掺杂的源极(LDS)区，所述的轻掺杂的源极区位于重掺杂的源极区和平面栅极之间。
上述的IGBT器件，沟槽还包括一个栅极电极，使得器件具有一个垂直栅极部分和一个水平栅极部分，因此由水平栅极部分构成的通道连接到由垂直栅极部分构成的通道上。
上述的IGBT器件，还包括：一个作为虚拟沟槽的第二沟槽，配置所述的虚拟沟槽，不要在沟槽附近形成通道(即使得虚拟沟槽附近没有形成沟道区)。
上述的IGBT器件，该器件不含有沟槽栅极电极。上述的IGBT器件，还包括：一个由平面栅极构成的通道区，其中通道区不在屏蔽电极附近。
上述的IGBT器件，源极区位于远离屏蔽沟槽的地方。
上述的IGBT器件，屏蔽电极凹陷远离通道区。
上述的IGBT器件，其特征在于，屏蔽电极的导电类型与源极区相反。
上述的IGBT器件，屏蔽沟槽的走向垂直于平面栅极，并且与沿衬底的顶面设置的平面栅极相交。
上述的IGBT器件，源极区和本体区的走向平行于平面栅极，并且将源极区拉开远离屏蔽沟槽。
上述的IGBT器件，该IGBT是一种垂直器件。
上述的IGBT器件，该IGBT具有一个封闭式晶胞布局(Closed cell layout)。
此外，本发明还提供了一种绝缘栅双极晶体管(IGBT)器件，包括：一个半导体衬底，包括一个第二导电类型的下部半导体层以及一个第一导电类型的上部半导体层，上部半导体层位于下部半导体层上方；一个屏蔽栅极沟槽，位于半导体衬底顶部，所述的屏蔽栅极沟槽在其底部具有一个屏蔽电极，在其顶部具有一个栅极电极；一个第一导电类型的重掺杂区，所述的重掺杂区的掺杂浓度高于上部半导体层，所述的重掺杂区位于和屏蔽电极近似相同的水平(位置)上，其中所述的IGBT器件是一种垂直器件。
上述的绝缘栅双极晶体管(IGBT)器件，还包括：一个位于屏蔽栅极沟槽附近的虚拟沟槽，所述的虚拟沟槽不含有金属氧化物半导体(MOS)通道元素(也即虚拟沟槽附近没有形成金属氧化物半导体(MOS)沟道区)。
本发明同时还提供了一种用于制备绝缘栅双极晶体管(IGBT)器件的方法，包括：
制备一个半导体衬底；在所述的半导体衬底的顶部，制备一个屏蔽沟槽，所述的沟槽具有一个屏蔽电极；在所述的一部分半导体衬底上方，制备一个平面栅极，使所述的平面栅极提供一个到所述的IGBT器件基极区的通道；并且在屏蔽电极附近的半导体衬底中，以及所述的平面栅极下方，制备一个重掺杂区。
上述的方法，还包括：在半导体衬底顶部，制备一个第二导电类型的本体区，以及一个第一导电类型的源极区，其中所述的制备一个重掺杂区还包括，在本体区下方制备一个第一导电类型的重掺杂区，其中半导体衬底包括一个第一导电类型的上部半导体层，以及一个第二导电类型的下部，其中所述的重掺杂区的掺杂浓度高于上部半导体层，并且其中至少一部分上部半导体层位于重掺杂区和下部半导体层之间。
上述的方法，还包括：抑制屏蔽沟槽附近的晶体管动作，以避免降低阈值电压。
上述的方法，所述的抑制屏蔽沟槽附近的晶体管动作，还包括将源极区置于远离屏蔽沟槽的地方。
上述的方法，还包括：使平面栅极和沟槽栅极沿半导体衬底的顶面，近似相互垂直。
阅读以下详细说明并参照附图之后，本发明的这些和其他的特点和优势，对于本领域的技术人员而言，无疑将显而易见。
附图说明
图1A至1C表示传统的IGBT器件的三种不同结构的剖面图。
图1D表示IGBT器件特性的折衷关系的示意图。
图2表示带有沟槽栅极和沟槽屏蔽的屏蔽栅极IGBT的剖面图。
图3A表示本发明所述的具有一个沟槽屏蔽和一个2D沟槽栅极的屏蔽栅极IGBT器件的剖面图，屏蔽栅极IGBT器件水平延伸，以控制带有一个水平的和垂直的通道部分的二维(2D)通道。图3B表示一种添加了轻掺杂源极(LDS)的相似结构。
图4表示具有一个沟槽屏蔽和一个平面栅极的屏蔽栅极IGBT器件的剖面图，其中平面栅极平行于沟槽屏蔽。
图5A表示具有一个沟槽屏蔽和一个平面栅极的屏蔽栅极IGBT器件的类似的剖面图，平面栅极平行于沟槽屏蔽。图5B表示除了在器件底部附近含有一个场栏层之外，其他都与图5A类似的剖面图。
图6表示具有一个沟槽屏蔽和一个平面栅极的屏蔽栅极IGBT器件的剖面透视图，平面栅极在第三维度上垂直于沟槽屏蔽。
图7A-7C和7E为图6可能的俯视图。
图7D表示类似于图6的一个可选的剖面透视图。
图8A-8J表示本发明所述的一种器件的制备工艺的剖面图。
图9A-9D表示本发明所述的另一种器件的制备工艺的剖面图。
图10A-10C表示本发明所述的一种IGBT封闭晶胞布局的俯视图。
图11A-11D表示本发明所述的带有封闭晶胞布局的IGBT的制备方法的俯视图。
具体实施方式
图2表示本发明所述的带有虚拟沟槽、具有一个沟槽屏蔽和沟槽栅极结构的IGBT器件的剖面图。该IGBT器件100形成在半导体衬底105中，半导体衬底105具有第一导电类型，例如P型衬底105。一个第二导电类型的外延层110，例如N-外延层110，支撑在P-型衬底105上方。还可选择，由于P型衬底105和外延层110通常都具有一个单晶结构，因此它们可以一起成为半导体衬底；此外，P型衬底可以更广义地成为一个底部或下部半导体层，外延层110可以更广义地成为一个上部半导体层。IGBT 100是一种垂直IGBT器件，集电极120沉积在衬底的底面上，发射极132沉积在顶面上。如图2所示的IGBT器件具有一个屏蔽栅极沟槽，由一个垫有沟槽的绝缘层126构成，用上部栅极部分135-1和下部屏蔽部分135-2填充沟槽，上部栅极部分135-1和下部屏蔽部分135-2，通过中间部分绝缘层138绝缘。上部栅极部分135-1内衬栅极氧化物125。该IGBT器件还包括一个用电介质层填充的虚拟沟槽135-DM，以及一个可选的多晶硅层135-DM-多晶硅，沉积在远离屏蔽栅极沟槽135的地方。该IGBT器件还包括一个P-型本体/发射极区140，在屏蔽栅极沟槽135和虚拟沟槽135-DM之间延伸，P-型本体/发射极区140包围着一个N-型源极区130，N-型源极区130靠近半导体衬底顶面附近的屏蔽栅极沟槽135。P-型本体/发射极区140在屏蔽栅极沟槽135和虚拟沟槽135-DM之间延伸，还垂直延伸到与半导体衬底中的上部栅极部分135-1的底部接近相等的深度。该IGBT器件还包括一个重掺杂的N区145，作为一个N-型区，沉积在本体/发射极区140下方，以及N-型外延层110上方。N-型外延层110作为一个底部P-型集电极区105上方的漂流区(或称为漂移区)，位于半导体衬底的底面上。重掺杂的N区145沉积在本体/发射极区140下方，还垂直延伸到与下部屏蔽部分135-2接近相等的深度。重掺杂的N区145的导电类型与漂流区/外延层110相同，但是重掺杂N区145的掺杂浓度较高。重掺杂N区145和N漂流/外延区110共同作为IGBT器件的PNP双极晶体管部分的底部。下部屏蔽部分135-2垫有一个很厚的沟槽绝缘层126，位于屏蔽栅极沟槽135的底面上方。
该IGBT器件100的优势在于，屏蔽栅极沟槽和重掺杂的N区可以凭借较少的Eoff和Eon损耗，获得良好的导电性。重掺杂的N区提高了器件上部区域附近的载流子浓度，从而无需提高载流子注入水平和Eoff，就能降低Vce，sat。通过将具有许多多子的重掺杂的N区置于漂流/外延区顶部，在漂流/外延区顶部少子浓度通常下降，使载流子结构在导电调制时更加统一，因此重掺杂的N区提高了器件的导电调制。此外，本实施例的屏蔽电极可以降低Crss、减少Eon和Eoff损耗，并且利用这种IGBT器件的Re-surf行为，防止由于P本体下方的重掺杂N区而造成击穿电压的下降。屏蔽电极还使重掺杂N区的掺杂浓度更高，从而提高了Vce，sat。虚拟沟槽是一个可选件，但是为了增大晶胞间距，从而降低Jsat，提高器件的短路耐受力，就要使用虚拟沟槽。从沟槽135-DM上除去MOS通道行为，可以将它制成一个虚拟沟槽，例如将虚拟沟槽多晶硅135-DM-多晶硅连接到源极电压，或不要将源极区130置于虚拟沟槽135-DM附近。
图3A表示另一种IGBT器件的剖面图，该IGBT器件具有本发明所述的带有一个二维(2D)通道的屏蔽栅极沟槽双极晶体管结构。该IGBT器件100’形成在半导体衬底105中，半导体衬底105具有第一导电类型，例如P型衬底105。一个第二导电类型的外延层110，例如N-外延层110，支撑在P-型衬底105上方。IGBT 100’是一个带有集电极120的垂直IGBT器件，集电极120沉积在衬底的底面上，发射极132沉积在顶面上。IGBT器件具有一个屏蔽栅极沟槽135’，屏蔽栅极沟槽135’由一个垫有绝缘层126的沟槽构成，用上部栅极部分135-1-V和下部屏蔽部分135-2填充沟槽，上部栅极部分和下部屏蔽部分，通过中间部分绝缘层138绝缘。IGBT器件100’还包括一个虚拟沟槽135-DM，可选具有一个电极，例如一个多晶硅层135-DM-多晶硅，沉积在远离屏蔽栅极沟槽135的地方。IGBT器件还包括一个本体/发射极区140，在屏蔽栅极沟槽135和虚拟沟槽135-DM之间延伸，本体/发射极区140包围着源极区130’，源极区130’沉积在屏蔽栅极沟槽135和半导体衬底的顶面附近的虚拟沟槽135-DM之间。本体/发射极区140在屏蔽栅极沟槽135和虚拟沟槽135-DM之间延伸，还垂直延伸到小于半导体衬底中的上部栅极部分135-1-V的深度。发射极132连接到源极130’和本体/发射极区140(以及虚拟沟槽电极135-DM-多晶硅)上。上部栅极部分135-1-V还在它的上部，延伸到本体/发射极区140上方的半导体衬底顶面上的平面栅极部分135-1-P，并且触及源极区130’。上部栅极部分135-1-V通过垂直栅极氧化物125-V，与半导体衬底绝缘。平面栅极氧化物125-P使平面栅极部分135-1-P与半导体表面绝缘。IGBT器件100’还包括一个重掺杂区145，作为一个N-型区，沉积在本体/发射极区140下方，以及N-型外延层110上方。N-型外延层110作为一个源极-掺杂型漂流区，在底部本体-掺杂型集电极区105上方，底部本体-掺杂型集电极区105在半导体衬底的底面上。重掺杂的N+区145沉积在本体-掺杂区140下方，进一步垂直延伸到与下部屏蔽部分135-2相同的深度。重掺杂的N+区145和本体区140下面的N-外延层110可以看做是绝缘栅双极晶体管(IGBT)的MOSFET部分的漏极，也可以看做是IGBT的双极结型晶体管(BJT)部分的基极区。下部屏蔽部分135-2垫有一个很厚的栅极绝缘层126，位于屏蔽栅极沟槽135’的底面上方。下部屏蔽部分135-2连接到源极/发射极电压。
如图3A所示的IGBT器件100’配有新型改良的器件结构和制备方法，以制备带有二维通道的屏蔽栅极沟槽双极晶体管，以便无需很深的本体区，就能获得较长的通道。该二维通道包括一个水平的和一个垂直的部分，通过增大通道长度，无需很难制备并且价格昂贵的过深的沟槽，或者过宽的晶胞间距，就能获得相对较高的通道电阻。高通道电阻有助于降低饱和电流密度Jsat。因此，器件可以在具有很小的晶胞间距的同时，获得强大的短路电流性能。
图3B表示本发明的另一个实施例，其中IGBT 100”除了还含有一个N-型轻掺杂的源极(LDS)区131，位于重掺杂的N-型源极区130以及平面栅极部分135-1-P的前端之间，其他都与图3A所示的IGBT 100’类似。轻掺杂的源极区131提供额外的串联电阻，增加了电流传导时的电压降，导致发射极完全偏置。该电压降在正常的工作电流下，非常小可以忽略，但是在高电流下，例如短路情况下，高电压降很高，大幅降低了饱和电流密度Jsat，提高了器件耐受短路的能力。这还会在保持饱和电流密度Jsat很低的同时，获得较小的晶胞间距。
图4表示本发明的另一个实施例，其中IGBT 101的栅极为平面栅极136。通道仅有一个屏蔽电极137，被电介质(例如氧化物)126包围着，以构成屏蔽沟槽135-S；屏蔽沟槽135-S不具有栅极电极部分。此器件不需要栅极电极。屏蔽电极137连接到源极/发射极电压。在本实施例中，通道仅仅是水平的，位于本体区140顶部，平面栅极136下方，从源极130(还可选用轻掺杂的源极131)开始延伸到重掺杂的N+区145顶部。由于制备平面栅极很简单，并且带有单独电极的屏蔽沟槽135-S比带有多个电极的屏蔽栅极沟槽结构更易于制备，因此本实施例比较容易制备。屏蔽沟槽135-S仍然电荷补偿N+区145，使击穿电压(BV)很高，还使电容Crss很低，以便快速高效地开关。
图5A表示图4所示的IGBT 101稍作变化，使IGBT 101’不含有轻掺杂的源极131，仅含有N+源极区130。它还包括一个重掺杂的P+本体接触区142，可以良好的接触到P-本体区140上。没有明确表示出发射极电极，但是它连接了源极130和P+本体接触区142，也连接到屏蔽沟槽电极137上。
本发明的实施例也可以与各种底部结构相结合。例如在图5B中，IGBT 101’-1除了在N-外延漂流层110底部含有一个N-型场栏层(Field stop layer，或称为场截止层)111以外，其他都类似于图5A所示的IGBT 101’。
图6表示一个类似于图5A所示的IGBT器件101’的IGBT器件102的剖面透视图。在IGBT 102中，平面栅极136的方向与屏蔽沟槽135-S相反。它们都平行于器件的主平面，例如沿半导体材料衬底的顶面(重掺杂的底部衬底以及外延层)，但沿着与表面相反的方向延伸。例如，如图6所示，平面栅极136基本垂直于屏蔽沟槽135-S；平面栅极136在X-轴的方向上，而屏蔽沟槽135-S在Z-轴的方向上。
图7A表示图6所示的IGBT 102的一种可能的俯视图。它表示的是沿X-Z平面的俯视图，带有平面栅极136、源极130、本体140以及本体接触区142，沿X-轴方向上的条纹延伸。屏蔽沟槽135-S沿Z-轴方向延伸。屏蔽电极137被沟槽氧化物126覆盖，但其轮廓如图中虚线所示。为了简便，图中没有表示出发射极和顶部钝化层。
图7B表示图6所示器件的另一种俯视图，除了在这种情况下，平面栅极136及其下面的栅极氧化物125表示成透明的，以显示下面的结构；此外，屏蔽电极137在图中用阴影表示，虽然它其实是被沟槽氧化物126覆盖的。本体区140的一部分位于源极区130和N+区145的顶部之间，MOS通道就形成在这部分中。然而，在屏蔽沟槽135-S附近的通道区177中，会发生电势问题。在通道区177中，一个很小的栅极偏压，就会在屏蔽沟槽135-S附近的P-本体140中形成一个反转层。这降低了器件的阈值电压Vt，也导致器件的漏电流增大。
为了解决这一问题，必须抑制屏蔽沟槽135-S附近的晶体管动作。图7C所示的俯视图，表示一种抑制屏蔽沟槽135-S附近的晶体管动作的可能的方法。图7C中的IGBT 102’除了在X-轴方向上，将源极区130’拉开远离屏蔽沟槽135-S，从而使晶体管动作远离屏蔽沟槽135-S，并保留阈值电压Vt，其他都与图7B中的IGBT 102类似。
图7D表示另一种抑制屏蔽沟槽135-S附近的晶体管动作的方法的透视图。图7D所示的IGBT 102”除了屏蔽电极137的顶部凹陷，使得屏蔽电极137的顶部不在图7B所示的通道区177附近之外，其他都与图6所示的IGBT 102类似。这会阻止屏蔽电极干扰屏蔽沟槽135-S附近的通道区中的阈值电压。
抑制晶体管动作的另一种方法是变换屏蔽电极137的导电类型。在一个典型的n-通道IGBT器件中，屏蔽电极由n-型多晶硅制成。然而，为了提高屏蔽沟槽附近的通道区中的阈值电压，屏蔽电极可以由p-型多晶硅制成。这会阻止屏蔽沟槽135-S附近的通道区中的阈值电压下降。
图7E表示本发明的另一个可选实施例，除了图7E中的IGBT器件102”’还包括一个类似于图3B或图4所示的轻掺杂源极131之外，其他都与图7C中的IGBT 102’非常类似。当然，例如封闭式晶胞(或称为封闭式单元)等其他布局也是可以的。
作为示例，图8A-8J表示一种用于制备本发明所述的IGBT器件的简单方法。图8A表示含有(P-型)底部半导体层105的初始半导体衬底，一个导电类型与之相反的(N-型)半导体顶层位于底部半导体层105上。在图8B中，在顶部半导体层110中刻蚀沟槽135。在图8C中，电介质(例如氧化物)126布满沟槽，底部屏蔽电极135-2形成在沟槽的底部。在图8D中，中间部分电介质138形成在底部屏蔽电极135-2上。在图8E中，栅极电介质(例如氧化物)125形成在沟槽的上部侧壁上。在图8F中，栅极电极(例如多晶硅)材料139填充在沟槽内。在图8G-1中，回刻栅极电极材料139，以制备上部栅极电极135-1，以及可选的虚拟沟槽电极135-DM-多晶硅。在一个可选的实施例中，如图8G-2所示，可以形成栅极电极材料139的图案，以便在顶面上制备垂直栅极部分135-1-V以及平面栅极部分135-1-P。在图8H中，重掺杂层形成在沟槽的底部附近，重掺杂层的导电类型和上部半导体层110相同，但其垂直浓度高于上部半导体层110。当然，重掺杂(N-型)层也可以在制备过程的初期形成，在沉积栅极电极材料139之前。在图8I中，沿上部半导体层110的顶部，(例如通过植入)形成源极区130和本体区140。在图8J中，发射极电极132形成在顶面上，接触源极区130和本体区140以及屏蔽电极135-2(图中没有表示出连接)，集电极120形成在背面，接触底部半导体层105。
图9A-9D表示制备本发明所述的IGBT器件的另一种方法。在图9A中，除了取代底部屏蔽电极135-2形成在沟槽底部，屏蔽电极136填充大多数的屏蔽沟槽135-S以外，其他都与图8C类似。在图9B中，重掺杂层145形成在屏蔽沟槽135-S下部附近的上层110中。还可选择，重掺杂层也在制备过程的初期形成。在图9C中，栅极电介质125-P形成在顶面上，平面栅极电极136形成在栅极电介质125-P上方。在图9D中，本体区140、源极区130以及轻掺杂的源极区131形成在半导体区顶部。
如上所述，IGBT器件也可以具有一个封闭式的晶胞布局。图10A表示本发明所述的IGBT器件的一种可能的封闭式晶胞布局的俯视示意图。图10A表示一个单独的IGBT六角形封闭式晶胞200，其剖面结构类似于图5A。封闭式晶胞200具有相邻的晶胞，但为了简便，本图中没有表示出来。在晶胞的中心是P+本体接触区142。P+本体接触区142的周围是N+源极区130。N+源极区130的周围是P-本体区140。P-本体区140周围是重掺杂N区145(的表面部分)。重掺杂N区145周围是屏蔽沟槽135-S。半导体衬底上方是平面栅极136，为了简便，在图10A中表示为透明的，其轮廓如图中粗虚线所示。在本布局中如图所示的平面栅极136，从源极区130的外边缘附近开始，延伸到屏蔽沟槽135-S上方。还可选择，平面栅极136穿过P-本体区140，从N+源极区130开始延伸到重掺杂的N-型区145。发射极(图中没有表示出)可以连接到N+源极区130和P+本体接触区142。
图10B表示与图10A相同的封闭式晶胞200的俯视图，除了在本图中，所示的平面沟槽136作为一个固体，覆盖着下面的层——平面栅极136下面结构的轮廓如图中的细虚线所示。
平面栅极136可以向外从单独的封闭式晶胞上方，延伸到邻近的IGBT封闭式晶胞，以制成平面栅极136的蜂窝型网络。屏蔽沟槽也可以分配或连接到邻近的封闭式晶胞，以构成一个类似蜂窝型的网络。在这种情况下，屏蔽沟槽135-S中的屏蔽电极可以连接到图10A-10B中所示的封闭式晶胞外部的发射极电压，例如有源区外部。还可选择，发射极电极通过平面栅极中的断路(图中没有表示出)连接到封闭式晶胞内的屏蔽电极。
在一个可选的实施例中，与图10A所示的封闭式晶胞200类似，图10C中的IGBT六角形封闭式晶胞200’具有一个平面栅极136，从N+源极区130开始延伸到重掺杂的N-型区145。然而，在这种情况下，平面栅极136没有延伸在屏蔽沟槽135-S上方，而是通过平面栅极的轮辐结构136-SP，连接到邻近的封闭式晶胞。轮辐结构136-SP可以将该晶胞的平面栅极136连接到邻近晶胞的平面栅极上。
图11A-11D的俯视图表示用于制备类似于图10A所示的封闭式晶胞IGBT的基本过程。在图11A中，所制备的半导体衬底包括一个P-型下层(图中没有表示出)、一个在P-型下层上方的N-型上(例如外延)层(图中没有表示出)以及一个重掺杂的N-型区145，形成在N-型上层顶部。作为示例，所形成的重掺杂的N-型区145可以贯穿整个有源区。在图11B中，所形成的屏蔽沟槽135-S位于一个六角形的封闭式晶胞中。然后，在图11C中，在半导体衬底上方，形成一个平面栅极136结构。屏蔽栅极135-S的在平面栅极135-S下面轮廓如图11C中的细虚线所示。然后，在图11D中，制备本体区140、源极区130以及本体接触区142；它们可以自对准到平面栅极136的内边缘上(为了简便，平面栅极136在图11D中表示为透明的，但其轮廓如图中粗虚线所示)。作为示例，可以通过植入和扩散制备图11D中的区域。无需有源区中的掩膜，就可以制备本体140和本体接触区142。制备源极区130，可以利用一个掩膜，来限定源极区130的内边界。
实际上，本发明提出了一种形成在半导体衬底中的绝缘栅双极晶体管(IGBT)器件，它包括一个底部集电极区和顶部发射极区，并且在本体/发射极区和源极-掺杂漂流区中形成一个电流通道。该IGBT器件还包括一个屏蔽栅极沟槽，由一个垫有沟槽的绝缘层构成，用上部栅极部分和下部屏蔽部分填充沟槽，上部栅极部分和下部屏蔽部分，通过中间部分绝缘层绝缘，以及一个虚拟沟槽，沉积在远离屏蔽栅极沟槽的地方。在一个实施例中，本体/发射极区在屏蔽栅极沟槽和虚拟沟槽之间延伸，包围着半导体衬底顶面附近的屏蔽栅极沟槽栅极周围的源极区。在另一个实施例中，该IGBT器件还包括一个重掺杂的N+区，在屏蔽栅极沟槽和虚拟沟槽之间延伸，位于本体/发射极区下方，以及底部集电极区上方的源极-掺杂漂流区上方。在一个实施例中，屏蔽栅极沟槽和虚拟沟槽之间所形成的本体/发射极区，可以进一步垂直延伸到与半导体衬底中的上部栅极部分近似相等的深度。在一个实施例中，沉积在本体/发射极区下方的重掺杂的N区，可以进一步垂直延伸到与下部屏蔽部分近似相等的深度。在一个实施例中，本体/发射极区为P-掺杂区，源极区为N-掺杂源极区。在另一个实施例中，本体/发射极区为N-掺杂区，源极区为P-掺杂源极区。在一个实施例中，下部屏蔽部分垫有很厚的栅极绝缘层，位于屏蔽栅极沟槽的底面上方。在一个实施例中，在屏蔽栅极沟槽和虚拟沟槽之间延伸的本体/发射极区，包围着源极区，源极区沉积在屏蔽栅极沟槽和半导体衬底的顶面附近的虚拟沟槽之间。上部栅极部分还延伸到本体/发射极区上方的半导体衬底的顶面上，垂直延伸到源极区，构成一个平面栅极部分。
尽管本发明已经详细说明了现有的较佳实施例，但应理解这些说明不应作为本发明的局限。本领域的技术人员阅读上述详细说明后，各种变化和修正无疑将显而易见。例如，尽管以上说明所述的是n-通道IGBT器件，但是本发明通过将区域和层的极性反转，也可轻松用于p-通道IGBT。阅读上述说明后，对于本领域的技术人员而言，各种变化和修正无疑将显而易见。因此，所附的权利要求书应涵盖本发明的真实意图和范围内的全部变化和修正。

Claims (21)

1.一种在半导体材料中的绝缘栅双极晶体管(IGBT)器件，其特征在于，包括：
一个半导体衬底，由具有第二导电类型的下部半导体层以及具有第一导电类型的上部半导体层构成；
一个具有第二导电类型的本体区，位于半导体衬底顶部，以及一个具有第一导电类型的源极区，位于本体区顶部；
一个第一导电类型的重掺杂区，位于本体区下方以及至少一部分上部半导体层上方，所述的重掺杂区的掺杂浓度高于上部半导体层；
一个接触源极区和本体区的发射极电极；
一个含有屏蔽电极的沟槽，所述的屏蔽电极连接到发射极电极上；以及
一个形成在至少一部分源极和本体区上方的平面栅极。
2.如权利要求1所述的IGBT器件，其特征在于，其中重掺杂区和上部半导体层是由IGBT的基极区构成，其中平面栅极位于源极区和本体区附近，从而在本体区中构成一个通道区，从IGBT的源极区到基极区。
3.如权利要求1所述的IGBT器件，其特征在于，源极区还包括：一个重掺杂的源极区和一个轻掺杂的源极(LDS)区，所述的轻掺杂的源极区位于重掺杂的源极区和平面栅极之间。
4.如权利要求1所述的IGBT器件，其特征在于，沟槽还包括一个栅极电极，使得器件具有一个垂直栅极部分和一个水平栅极部分，因此由水平栅极部分构成的通道连接到由垂直栅极部分构成的通道上。
5.如权利要求1所述的IGBT器件，其特征在于，还包括：一个作为虚拟沟槽的第二沟槽，配置所述的虚拟沟槽，不要在沟槽附近形成通道。
6.如权利要求1所述的IGBT器件，其特征在于，该器件不含有沟槽栅极电极。
7.如权利要求6所述的IGBT器件，其特征在于，还包括：一个由平面栅极构成的通道区，其中通道区不在屏蔽电极附近。
8.如权利要求6所述的IGBT器件，其特征在于，源极区位于远离屏蔽沟槽的地方。
9.如权利要求7所述的IGBT器件，其特征在于，屏蔽电极凹陷远离通道区。
10.如权利要求6所述的IGBT器件，其特征在于，屏蔽电极的导电类型与源极区相反。
11.如权利要求6所述的IGBT器件，其特征在于，屏蔽沟槽的走向垂直于平面栅极，并且与沿衬底的顶面设置的平面栅极相交。
12.如权利要求11所述的IGBT器件，其特征在于，源极区和本体区的走向平行于平面栅极，并且将源极区拉开远离屏蔽沟槽。
13.如权利要求1所述的IGBT器件，其特征在于，该IGBT是一种垂直器件。
14.如权利要求1所述的IGBT器件，其特征在于，该IGBT具有一个封闭式晶胞布局。
15.一种绝缘栅双极晶体管(IGBT)器件，其特征在于，包括：
一个半导体衬底，包括一个第二导电类型的下部半导体层以及一个第一导电类型的上部半导体层，上部半导体层位于下部半导体层上方；
一个屏蔽栅极沟槽，位于半导体衬底顶部，所述的屏蔽栅极沟槽在其底部具有一个屏蔽电极，在其顶部具有一个栅极电极；
一个第一导电类型的重掺杂区，所述的重掺杂区的掺杂浓度高于上部半导体层，所述的重掺杂区位于和屏蔽电极近似相同的水平位置上，其中所述的IGBT器件是一种垂直器件。
16.如权利要求15所述的绝缘栅双极晶体管(IGBT)器件，其特征在于，还包括：一个位于屏蔽栅极沟槽附近的虚拟沟槽，所述的虚拟沟槽不含有金属氧化物半导体(MOS)通道元素。
17.一种用于制备绝缘栅双极晶体管(IGBT)器件的方法，其特征在于，包括：
制备一个半导体衬底；
在所述的半导体衬底的顶部，制备一个屏蔽沟槽，所述的沟槽具有一个屏蔽电极；
在所述的一部分半导体衬底上方，制备一个平面栅极，使所述的平面栅极提供一个到所述的IGBT器件基极区的通道；并且
在屏蔽电极附近的半导体衬底中，以及所述的平面栅极下方，制备一个重掺杂区。
18.如权利要求17所述的方法，其特征在于，还包括：在半导体衬底顶部，制备一个第二导电类型的本体区，以及一个第一导电类型的源极区；
其中所述的制备一个重掺杂区还包括，在本体区下方制备一个第一导电类型的重掺杂区，其中半导体衬底包括一个第一导电类型的上部半导体层，以及一个第二导电类型的下部，其中所述的重掺杂区的掺杂浓度高于上部半导体层，并且其中至少一部分上部半导体层位于重掺杂区和下部半导体层之间。
19.如权利要求18所述的方法，其特征在于，还包括：抑制屏蔽沟槽附近的晶体管动作，以避免降低阈值电压。
20.如权利要求19所述的方法，其特征在于，所述的抑制屏蔽沟槽附近的晶体管动作，还包括将源极区置于远离屏蔽沟槽的地方。
21.如权利要求20所述的方法，其特征在于，还包括：使平面栅极和沟槽栅极沿半导体衬底的顶面，近似相互垂直。
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