TWI453919B - 用於快速開關的帶有可控注入效率的二極體結構 - Google Patents
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Description
本發明主要是關於半導體功率器件的結構和製備方法。更確切的說，本發明是關於帶有低注入效率的高壓PiN(P-型/本質/N-型)二極體的器件結構和製備方法，以便提高開關速度。
由於當載流子注入到通常設置在較重摻雜的N-型和P-型層之間的本質(或輕摻雜)半導體層時，用於控制陽極和陰極電荷注入的量的選擇有限，傳統結構形成的PiN(P-type/intrinsic/N-type)二極體仍然受到高調製的局限。這些困難使二極體器件具有緩慢的開關速度。此外，對電荷的控制有限，也使反向電流和恢復時間很大，導致更高的功率耗散以及很低的工作效率。
降低調製的常用方法是，採用載流子壽命控制技術，例如電子輻照(ER)或金和鉑擴散，形成深能級複合位置。但是，這些技術需要額外的處理步驟，不僅增加了成本，還會在很高的陰極偏壓下使漏電增大。此外，壽命隨溫度的變化，對於壽命可控器件來說，顯著削弱了在高溫下的二極體反向恢復。
第1A圖表示傳統PiN二極體(例如作為金屬氧化物半導體場效應電晶體(MOSFET)的體二極體)的剖面圖。PiN二極體含有一個N緩衝區3，用於軟恢復承載在底面附近的重摻雜N+底部襯底層4上。輕摻雜的N-型(或本質)層2(例如外延層)形成在N緩衝層3上方，用於閉鎖電壓，頂端P層1形成(例如與P-本體區一起，在MOSFET晶片的其他位置上)在N-外延層2的上
方。輕摻雜N-型層2為PiN二極體的“本質”部分。作為示例，頂端P-型層1的摻雜濃度約為1E17/cm3，厚度約為2μm，N-型外延層2的摻雜濃度約為1E14/cm3，厚度約為40μm，N-型緩衝層3的摻雜濃度約為1E15/cm3，厚度約為10μm，N-型底部襯底層4的摻雜濃度約為1E19/cm3，厚度約為100μm。
該高壓PiN二極體有高調製引起高開關損耗以及低開關速度的問題。高調製意味著高載流子注入以及高積累電荷。大量的載流子(例如P型電荷)從頂端P層1注入到N-型外延層2內，在N-型外延層2中變成積累電荷。也有電荷載流子從重摻雜的N型襯底4，注入到N型緩衝區3和輕摻雜的N型層2。這雖然可以改善二極體的正嚮導電性，但卻由於當二極體斷開時，需要從輕摻雜層2除去那些積累電荷，因此會導致高開關損耗以及低開關速度。
如第1B圖所示，為了克服PiN二極體在高頻應用時的高調製和慢開關，要降低頂端P表面摻雜濃度。第1B圖與第1A圖相比，除了第1B圖中的PiN二極體中的頂端P層1’具有更小的摻雜濃度(例如1E16/cm3與圖1A中的頂端P層1的1E17/cm3摻雜濃度相比)之外，其他的層結構與第1A圖相同。然而，頂端P摻雜濃度的下降受到穿通約束的局限。需要存在足夠的P電荷，將電場降至零，否則器件將穿通，並且嚴重漏電。由於考慮到穿通設計，可用的最低的表面P電荷約為Qp=2E12/cm2。第1C圖表示改善器件性能的另一個步驟，通過背部研磨掉底部的N+襯底4，減少從底部注入的N電荷，然後進行背部重摻雜N-型植入並退火，形成很薄的重摻雜N型背部區5，以便與二極體的背部構成良好的歐姆接觸。由於歐姆接觸的限制，N型背部區5
中的N電荷載流子減少的下限約為Qn=5E12/cm2。因此，儘管有這些工藝，但是在改善器件的開關速度方面仍然有許多局限。
基於上述原因，仍然需要改善PiN二極體的結構和製備方法，改進電荷注入和軟操作的控制，以解決上述技術局限和難題。
是以，要如何解決上述習用之問題與缺失，即為本發明之發明人與從事此行業之相關廠商所亟欲研究改善之方向所在者。
因此，本發明的一個方面在於，提出了一種PiN二極體的新型和改良的器件結構，通過一個附加的緩衝區，降低注入效率，從而減少漂流區中的少子電荷，使它的結構適合實現軟開關。另外，該器件需要很少的或者不需要傳統的壽命控制技術，這使得它的性能在高溫下也很穩定。
具體地說，本發明的一個方面在於，提出了一種製備PiN二極體的改良的器件結構，通過改善對頂端注入效率的控制，進一步改善載流子結構以及正向傳導電壓降Vf。本發明提出了PiN二極體不同的頂端結構，包括溝槽閘極的結構，以減小頂端注入區域以及附加的緩衝區，從而改善擊穿電壓控制。
本發明的另一個方面在於，提出了一種製備PiN二極體的改良的器件結構，通過背部研磨並退火帶圖案的摻雜層，用於背部電荷注入控制。此外，可以製備到溝槽閘極之間的頂端本體區的肖特基接頭，以便通過降低正向偏置電壓降Vf，提高器件的性能。
本發明的較佳實施例簡要提出了一種設置在半導體襯底中的半導體器件。作為示例，半導體襯底包括一個底部(通常是重摻雜的)層以及一個
上部外延層。半導體器件包括一個第一導電類型的第一半導體層，位於第二導電類型的第二半導體層下方。第二半導體層位於半導體襯底的頂部，作為半導體襯底的一部分。第一半導體層包括一個注入效率控制緩衝層，位於第一半導體層的頂部，直接設置在第二半導體層下方。第一半導體層也包括一個第一導電類型的漂流區，位於注入效率控制緩衝層下方，其中注入效率控制緩衝層的摻雜濃度高於漂流層，從而控制第二半導體層的注入效率。第一和第二半導體層包括二極體的兩部分，一部分作為陽極，另一部分作為陰極。
在另一個實施例中，第一半導體層還包括一個第一導電類型的底部重摻雜區，位於半導體襯底的底部。還可以包括一個第一導電類型的軟恢復緩衝層，設置在底部重摻雜區上方，以及漂流區下方，軟恢復緩衝層的摻雜濃度低於底部重摻雜區，高於漂流區。
在另一個實施例中，半導體器件還包括一個在半導體襯底中開口的溝槽閘極，延伸到注入效率控制緩衝層內。溝槽閘極還包括一個偏置的閘極電極，使它對注入效率控制緩衝層進行電荷補償。在一個實施例中，溝槽閘極還包括一個閘極電極，電連接到第二半導體層。在另一個實施例中，頂部金屬層位於溝槽閘極上方，並電連接到溝槽閘極以及第二半導體層。在另一個實施例中，底部金屬層位於第一半導體層的底部。
在另一個實施例中，半導體器件還包括一個第二導電類型的擊穿電壓增強摻雜區，位於第二半導體層的鄰近部分之間，在第二半導體層中，擊穿電壓增強摻雜區是電浮動的。在另一個實施例中，第二導電類型的多個擊穿電壓增強摻雜區位於第二半導體層的鄰近部分之間，在第二半導體層
中，多個擊穿電壓增強摻雜區是電浮動的。
在另一個實施例中，半導體器件還包括多個溝槽閘極，位於第二半導體層的鄰近部分之間。在一個實施例中，半導體器件還包括第二導電類型的浮動區，位於多個溝槽閘極內鄰近的溝槽閘極之間，浮動區是電浮動的。在另一個實施例中，半導體器件還包括一個金屬層，設置在半導體襯底上方，金屬層電連接到第二半導體層和溝槽閘極；器件還包括輕摻雜區，位於多個溝槽閘極內鄰近的溝槽閘極之間，使金屬層和輕摻雜區之間的接觸成為肖特基接觸。
在另一個實施例中，第一半導體層還包括第一導電類型的重摻雜區，在第一半導體層的底部，重摻雜區設置在半導體襯底底面上的局部區域，保留不含有重摻雜區的底面上的另一個區域。
在另一個實施例中，半導體器件的第一導電類型為N-型，第二導電類型為P-型。在另一個實施例中，半導體器件的第一導電類型為P-型，第二導電類型為N-型。
在另一個實施例中，第一半導體層和第二半導體層構成一個垂直二極體，其中半導體襯底還包括一個絕緣閘雙極電晶體(IGBT)，使二極體與絕緣閘雙極電晶體(IGBT)集成。
本發明還提出了一種用於製備設置在半導體襯底上的半導體器件的方法。該方法包括在半導體襯底中，製備第一導電類型的第一半導體層，以及在半導體襯底的頂部、第一半導體層上方製備第二導電類型的第二半導體層。在一個實施例中，製備第一半導體層的步驟還包括，直接在第二導電類型的第二半導體層下方，製備第一導電類型的注入效率控制緩衝層，
以及在注入效率緩衝控制層下方，製備第一導電類型的漂流層，使注入效率控制緩衝層的重摻雜濃度高於漂流區，以控制第二半導體層的注入效率。第一半導體層和第二半導體層包括二極體的兩部分，第一部分作為陽極，第二部分作為陰極。
在另一個實施例中，本方法還包括製備一個溝槽閘極，延伸到注入效率控制緩衝層內，以便對注入效率控制緩衝層進行電荷補償。本方法還包括將溝槽閘極的閘極電極電連接到第二半導體層。
在另一個實施例中，本方法還包括製備一個第二導電類型的擊穿電壓增強摻雜區，位於第二半導體層的鄰近部分之間，以提高擊穿電壓並控制注入，其中擊穿電壓增強摻雜區是電浮動的。在另一個實施例中，本方法還包括製備第二導電類型的多個擊穿電壓增強摻雜區，位於第二半導體層的鄰近部分之間，以提高擊穿電壓並控制注入，其中多個擊穿電壓增強摻雜區是電浮動的。
在另一個實施例中，本方法還包括製備多個溝槽閘極，延伸到注入效率控制緩衝層內，位於第二半導體層的鄰近部分之間。本方法還包括製備第二導電類型的浮動區，位於多個溝槽閘極內鄰近的溝槽閘極之間，其中浮動區與第二半導體層同時製備。還可選擇，本方法還包括：在半導體襯底上方，製備一個金屬層，金屬層電連接到第二半導體層和溝槽閘極上；並且製備輕摻雜區，位於多個溝槽閘極內鄰近的溝槽閘極之間，使金屬層和輕摻雜區構成肖特基接觸。
閱讀以下詳細說明並參照附圖之後，本發明的(上述)這些和其他的特點和優勢，對於本領域的技術人員而言，無疑將顯而易見。
為達成上述目的及功效，本發明所採用之技術手段及構造，茲繪圖就本發明較佳實施例詳加說明其特徵與功能如下，俾利完全了解。
參見第2圖，本發明所述的PiN二極體100的剖面圖。PiN二極體100具有一個重摻雜的N型底層105。作為示例，PiN二極體100最初可以形成在厚N-型底部襯底層上，通過背部研磨工藝，改善底部以及全部的底部襯底層，然後進行背部植入和退火工藝，以形成一層很薄的重摻雜的N-摻雜底層105。本區域中典型的電荷濃度約為5E12/cm2。底部重N摻雜層105承載次重摻雜的N緩衝層110，用於軟恢復，其典型的摻雜和厚度分別約為5E14/cm3和15um。在N緩衝層110上方的是輕摻雜N層115(例如外延層)，根據擊穿電壓，典型的摻雜在2E13-1E14/cm3的範圍內，厚度在30-90um的範圍內。PiN二極體100還包括一個重摻雜的N-型緩衝層120，形成在頂部P層125下方，以及輕摻雜的N-型層115上方。重摻雜的N-型緩衝層120可以作為注入效率控制緩衝層。附加的重摻雜N緩衝層120通過降低少數載流子的壽命，大幅降低了P陽極層125的注入效率。注入附加的N緩衝層120內的空穴，將在N緩衝層120中快速複合。阻擋結附近的調製較低，也會產生更軟的恢復，滿足器件的要求。注入效率不隨溫度的增加而增加。較低的峰值反向電流IRM減少了在反相器/功率因數校正(Power factor correction，簡稱PFC)電路中穿過高壓開關(MOSFET/IGBT)的電流，從而降低了開啟損耗，並且提高了效率。通過緩衝層120，才有可能獲得較快的開關速度以及較少的積累電荷Qrr，從而改善了二極體的效率及其應用。
然而，將重摻雜的N-型區(即N緩衝層120)單獨置於P層125下方，
將對減少阻擋擊穿電壓起相反的作用。緩衝層120摻雜得越重，二極體的擊穿電壓變得越差。
第3A圖表示依據本發明的一個可選實施例，另一種PiN二極體100-1的剖面圖。PiN二極體100-1的結構與第2圖類似，很薄的底部重摻雜層105承載著N-緩衝層110、輕摻雜N層115(例如外延層)以及形成在頂部P陽極層125下方的額外的N緩衝層120。PiN二極體100-1還包括一個形成在頂面附近的金屬氧化物半導體(MOS)型溝槽閘極130。溝槽閘極130可以向下延伸到額外的N緩衝層120的底部深度附近。溝槽閘極130的存在，限制了被P型層125覆蓋的面積，從而限制了P注入面積和P注入的量。作為示例，溝槽閘極130可以內襯閘極電介質，並用多晶矽層等閘極電極填充。閘極溝槽130的閘極電極可以連接陽極，從而與頂部P區125處於相同的電勢。除了限制頂部陽極層125的P注入面積之外，溝槽閘極130還對重摻雜的N緩衝層120進行電荷補償，提高了器件的擊穿電壓。通過溝槽閘極130的電荷補償，使N緩衝層120具有很高的摻雜濃度，而且不會對器件擊穿電壓產生副作用。作為示例，溝槽閘極130可以輕鬆地對N緩衝層120進行電荷補償，使它的摻雜濃度為1E15至1E17，例如1E16/cm3。
第3A圖所示的剖面圖表示器件的一個單獨晶胞的一半。第3B圖所示的剖面圖表示器件的多個晶胞，其中反映並重複了第3A圖所示的結構。
第4A圖表示作為本發明的另一個可選實施例，另一種PiN二極體100-2的剖面圖。PiN二極體100-2的結構與第3A圖類似，底部重摻雜層105承載著N-緩衝層110、輕摻雜N層115以及形成在頂部P陽極層125下方的額外的N緩衝層120。除了用形成在頂面附近的多晶矽層填充溝槽閘極
130，用於限制P注入面積之外，PiN二極體100-2還包括一個形成在頂面附近的輕摻雜P-區140，延伸到外延層115的頂部中。通過溝槽閘極130，輕摻雜P-區140與N緩衝層120和頂部P區125分開。可以保留輕摻雜的P-區140浮動，從而沒有連接到二極體的陽極，也就不會向輕摻雜N層115內注入載流子。由於P-區是輕摻雜的，因此可以完全耗盡。在一個較佳實施例中，P-區140比閘極溝槽130更深，並且與閘極溝槽130稍稍重疊，以降低電場擁擠，但是如果有需要的話，它也可以比閘極溝槽淺。頂部金屬層150(例如陽極金屬)接觸頂部P區125(例如陽極區)以及閘極電極130。絕緣層145使P-區140和陽極金屬150絕緣。陰極金屬(圖中沒有表示出)可以形成在器件底部，例如接觸重摻雜的N-型區105。製備P-區140，以便進一步減少在注入少數載流子的表面上的P陽極區125的面積，而無需影響器件的擊穿電壓。該P-區140的存在也降低了陽極-陰極耦合電容，從而降低了穿過該器件的位移電流，減少了電場擁擠，進一步提高了擊穿電壓，該P-區140即為擊穿電壓增強摻雜區。同時第4A圖表示PiN二極體100-2的晶胞的一半，第4B圖表示PiN二極體100-2的多個晶胞。從頂部P區125注入的量，極大地受到浮動P-區140的限制。
第5圖表示作為本發明的一個可選實施例，另一種PiN二極體100-3的剖面圖。PiN二極體100-3的結構與第3A圖和第4A圖類似，很薄的底部重摻雜層105承載著N-緩衝層110、輕摻雜N層115以及形成在頂部P陽極層125下方的額外的N緩衝層120。除了用形成在頂面附近的多晶矽層填充溝槽閘極130，用於限制P注入面積之外，PiN二極體100-3還包括一個形成在頂面附近的多個P-區140-1、140-2和140-3，延伸到外延層115的
頂部中。作為示例，多個P-區140-1、140-2和140-3的摻雜濃度高於第4A圖或第4B圖所示的輕摻雜P-區140，以便用作浮動保護環。儘管圖中所示的P-型區深度小於閘極溝槽130，但是P-型區也可以延伸得比閘極溝槽更深。多個P-型區140-1、140-2和140-3沒有連接到陽極，可以保留為浮動的。在鄰近的P-型區140-1、140-2和140-3之間，輕摻雜的N層115可以延伸到半導體襯底的頂面。P-型區140-1、140-2和140-3設置在閘極溝槽130從陽極區125和N緩衝區120的另一邊(即陽極區125和N緩衝區120設置在閘極溝槽130的一邊/側，而P-型區140-1、140-2和140-3則設置在該閘極溝槽130相對應的另一邊/側)，形成P-型區140-1、140-2和140-3，以便進一步減少在注入少數載流子的表面上的P陽極區125的面積，而無需影響器件的擊穿電壓。該P-區的存在也降低了陽極-陰極耦合電容，從而降低了穿過該器件的位移電流，有助於傳播電場，進一步提高了擊穿電壓，該P-型區140-1、140-2和140-3均是擊穿電壓增強摻雜區。
第6圖表示作為本發明的一個可選實施例，另一種PiN二極體100-4的剖面圖。PiN二極體100-4的結構與第3A圖和第4A圖類似，底部重摻雜層105承載著N-緩衝層110、輕摻雜N層115以及形成在頂部P陽極層125下方的額外的N緩衝層120。除了用形成在頂面附近的多晶矽層填充溝槽閘極130，用於限制P注入面積之外，PiN二極體100-4還包括形成在頂面附近的用多晶矽層填充的多個溝槽閘極130-1、130-2、…、130-5，用於限制P注入面積。溝槽閘極之間的頂部P-型層，即P-型區126-1、126-2、…126-4構成了浮動本體區，與陽極區125相對，陽極區125連接到陽極接頭150。溝槽閘極130-1至130-5電連接到陽極接頭150，陽極接頭150置於頂部陽
極層125上方，並與其相接觸。雖然這種結構與第5圖所示的PiN二極體100-3類似，但是可以利用與製備圖3A和圖3B所示的PiN二極體100-1相同的處理步驟(即不需要額外的處理步驟或掩膜)，來製備這種結構。例如，製備P區126-1至126-4的處理步驟，與製備頂端P區125相同。這種結構的唯一不同之處在於，部分P陽極臺面結構並不接觸構成陽極端的頂端金屬。要實現這種結構，僅僅需要改變接觸掩膜，而不需要改變處理流程。
第7圖表示作為本發明的一個可選實施例，另一種PiN二極體100-5的剖面圖。PiN二極體100-5的結構與第6圖類似，很薄的底部重摻雜層105承載著N-緩衝層110、輕摻雜N層115以及形成在頂部P陽極層125下方的額外的N緩衝層120。PiN二極體100-5還包括形成在頂面附近的用多晶矽層填充的多個溝槽閘極130-1至130-5，用於限制P注入面積。頂部陽極層125沒有延伸穿過所有的區域。反而是溝槽閘極130-1、130-2、…、130-5之間的半導體襯底的頂面部分，即輕摻雜的區域115-1、115-2、115-3和115-4，用於形成肖特基二極體。陽極接頭150-1可以延伸穿過器件的表面，接觸陽極區125以及輕摻雜的區域115-1至115-4。在陽極接頭150-1接觸輕摻雜的區域115-1至115-4的地方，形成肖特基接頭160，並且降低了二極體的正向偏壓Vf。溝槽閘極130-1至130-5也提供遮罩，以維持肖特基區域中的擊穿電壓。溝槽閘極130-1至130-5可以連接到陽極接頭150-1。引入肖特基接頭降低了頂部注入效率，並且也為經由多數載流子的電流傳導提供通路。
第8圖表示作為本發明的一個可選實施例，另一種PiN二極體100-6的剖面圖。PiN二極體100-6的結構與第7圖類似；然而，與之相反的是，
PiN二極體100-6的很薄的重摻雜底部N型層105-1在製備時就形成了圖案，因此它僅僅出現在特定區域中。帶圖案的背部N區105-1通過減小被底部重摻雜N區105-1覆蓋的面積，從而減少來自於底部重摻雜N區105-1的載流子注入量，進一步提高了器件的開關速度。然而，底部重摻雜N區105-1的部分，保持了到底部金屬155(例如用於陰極端)的良好的歐姆接觸。作為示例，可以形成底部重摻雜N區105-1的圖案，使它大概位於P型陽極區125下方。
憑藉本發明所作出的改進，N-型緩衝層120可以具有很高的摻雜濃度，例如1E15至1E17/cm3，同時仍然保持良好的擊穿性能。另外，二極體的注入效率也大幅降低，改善了二極體的效率和開關速度。
本發明所述的二極體可以作為一個獨立的二極體晶片來製備，並與另一種器件(例如絕緣閘雙極電晶體(IGBT)或金屬氧化物半導體場效應電晶體(MOSFET))一起使用或共同封裝。還可選擇，二極體也可以與另一種器件(例如IGBT或MOSFET)集成在一個單獨的晶片上。
第9圖所示的剖面圖顯示依據本發明的一個可選實施例，PiN二極體190與垂直IGBT器件195集成在一個單獨的晶片101上，構成一個反向傳導的IGBT。IGBT器件195可以與PiN二極體190同時製備，PiN二極體190的結構與第7圖所示的PiN二極體100-5類似。可以在製備PiN二極體190的N型背部層105之前或之後，形成位於IGBT器件195底部的薄P+集電極區106的圖案，從而使這兩者都位於特定區域。利用與第6-8圖相同的工藝步驟，製備適當摻雜的N緩衝層110、輕摻雜的N-漂流區115以及N-型注入效率控制緩衝層120。IGBT 195的重摻雜N-型層121也可以形成在發
射極/本體區137下方；重摻雜的N-型層121可以與二極體190的N-型注入效率控制緩衝層120同時製備，或者依據其各自的摻雜濃度和深度單獨製備。可以利用與PiN二極體190的溝槽閘極130-1至130-3相同的處理工藝，製備IGBT 195的遮罩電極135，遮罩電極135連接到陽極/發射極金屬150-2；還可選擇，可以分開製備遮罩電極135與溝槽閘極130-1至130-3。陽極/發射極金屬150-2也可以連接到IGBT N-型源極區136以及IGBT P-型發射極/本體區137。IGBT 195還包括一個在電介質139中的平面閘極138，形成在發射極/本體區137上方。平面閘極138可以在發射極/本體區137頂部，形成一個反演通道，將源極區136連接到位於重摻雜的N-型區121上方的N-型區116。作為示例，N-型區116可以是重摻雜的N-型區121的延伸。在底部的集電極/陰極金屬155連接到P-型集電極區106以及重摻雜的N-型陰極接觸區105。作為示例，在晶片101等集成晶片中，IGBT 195所占的面積約為70%，二極體190所占的面積約為30%；當然，根據器件所需的屬性，該比例也可以不同。
通過一些相同的處理步驟，PiN二極體和IGBT集成的器件具有提高製造效率並且降低成本的優勢。此外，半導體晶片101通過將IGBT器件195與高性能的二極體190集成在一個單獨晶片上，製備反向傳導的IGBT，節省了成本與空間。二極體部分的結構與現有的專利申請中所提到的結構類似。器件的IGBT部分的結構與現有的專利申請中，由馬督兒．博多等人在2010年10月31日存檔的美國申請12/925,869中所述的結構類似。
儘管上述內容提出的是二極體的陽極在上，陰極在下，但是本發明也可以作出變換，通過變換半導體區域的導電類型(即從P-型變為N-型，反
之亦然)，可以使陰極在上，陽極在下。
儘管本發明已經詳細說明了本發明現有的較佳實施例，但應理解這些關於較佳實施例的說明不應作為本發明的局限。本領域的技術人員閱讀上述詳細說明後，各種變化和修正無疑將顯而易見。因此，應認為所附的申請專利範圍涵蓋本發明的真實意圖和範圍內的全部變化和修正。
100、100-1、100-2、100-3、100-4、100-5、100-6、190‧‧‧PiN二極體
101‧‧‧晶片
105、105-1‧‧‧N型底層
106‧‧‧P+集電極區
110‧‧‧N緩衝層
115、115-1、115-2、115-3、115-4‧‧‧輕摻雜N層
116‧‧‧N-型區
120‧‧‧N-型緩衝層
121‧‧‧重摻雜N-型層
125‧‧‧頂部P層
126-1、126-2、…126-4‧‧‧P-型區
130、130-1、130-2、…、130-5‧‧‧溝槽閘極
135‧‧‧遮罩電極
136‧‧‧N-型源極區
137‧‧‧發射極/本體區
138‧‧‧平面閘極
139‧‧‧電介質
140、140-1、140-2、140-3‧‧‧P-區
145‧‧‧絕緣層
150、150-1‧‧‧頂部金屬層
150-2‧‧‧陽極/發射極金屬
155‧‧‧底部金屬
160‧‧‧肖特基接頭
195‧‧‧IGBT器件
第1A至1C圖所示的剖面圖，表示傳統的PiN二極體的層結構。
第2圖表示本發明所述的PiN二極體器件的剖面圖，在頂部陽極層下方，帶有附加的重摻雜N緩衝區。
第3A和3B圖表示本發明所述的PiN二極體器件的剖面圖，在頂部陽極層和溝槽閘極下方，帶有附加的重摻雜N緩衝區，以減小頂端注入面積，並防止由於阻擋結下方的重摻雜N緩衝引起的擊穿電壓降低。
第4A和4B圖表示本發明所述的PiN二極體器件的剖面圖，在頂部陽極層和溝槽閘極下方，帶有附加的重摻雜N緩衝區，以減小頂端注入面積，並與N緩衝區水準對面的P-區一起，提高擊穿電壓。
第5圖表示本發明所述的PiN二極體器件的剖面圖，在頂部陽極層和溝槽閘極下方，帶有附加的重摻雜N緩衝區，以減小頂端注入面積，並與N緩衝區水準對面的多個P-區一起，提高擊穿電壓。
第6圖表示本發明所述的PiN二極體器件的剖面圖，在頂部陽極層和多個溝槽閘極下方，帶有附加的重摻雜N緩衝區，以減小頂端注入面積。
第7圖表示本發明所述的PiN二極體器件的剖面圖，在頂部陽極層和多個溝槽閘極下方，帶有附加的重摻雜N緩衝區，以減小頂端注入面積，
並且具有到溝槽閘極之間的本體區的肖特基接觸，以提高正向偏置電壓降Vf。
第8圖表示本發明所述的PiN二極體器件的剖面圖，帶有與第7圖類似的結構，以及背部N-區圖案，以控制背部注入效率。
第9圖表示本發明所述的PiN二極體器件與絕緣閘雙極電晶體(IGBT)集成在一個單獨晶片上的剖面圖。
100‧‧‧PiN二極體
105‧‧‧N型底層
110‧‧‧N緩衝層
115‧‧‧輕摻雜N層
120‧‧‧N-型緩衝層
125‧‧‧頂部P層
Claims (19)
- 一種設置在半導體襯底中的半導體器件，包括：一個第二導電類型的第二半導體層位於所述的半導體襯底的頂部；以及一個第一導電類型的第一半導體層，位於所述的第二半導體層下方；其中第一半導體層還包括一個第一導電類型的注入效率控制緩衝層，直接設置在所述的第二導電類型的第二半導體層下方，所述的注入效率控制緩衝層位於第一半導體層的頂部；其中第一半導體層還包括一個第一導電類型的漂流區，位於注入效率控制緩衝層下方，其中注入效率控制緩衝層的摻雜濃度高於漂流層，從而控制所述的第二半導體層的注入效率，並且其中第一半導體層和第二半導體層包括二極體的兩部分，一部分作為陽極，另一部分作為陰極；第二導電類型的一個或多個擊穿電壓增強摻雜區，位於所述的第二半導體層的鄰近部分之間，其中擊穿電壓增強摻雜區是電浮動的。
- 如申請專利範圍第1項所述的半導體器件，其中，第一半導體層還包括：一個第一導電類型的底部重摻雜區，位於半導體襯底的底部；一個所述的第一導電類型的軟恢復緩衝層，設置在所述的底部重摻雜區上方，以及所述的漂流區下方，所述的軟恢復緩衝層的摻雜濃度低於底部重摻雜區，高於漂流區。
- 如申請專利範圍第1項所述的半導體器件，還包括：一個在半導體襯底中開口的溝槽閘極，延伸到注入效率控制緩衝層內。
- 如申請專利範圍第3項所述的半導體器件，其中，溝槽閘極還包括一個偏置的閘極電極，使它對所述的注入效率控制緩衝層進行電荷補償。
- 如申請專利範圍第4項所述的半導體器件，其中，溝槽閘極還包括一個閘極電極，電連接到第二半導體層。
- 如申請專利範圍第3項所述的半導體器件，還包括：多個溝槽閘極，位於所述的第二半導體層的鄰近部分之間。
- 如申請專利範圍第6項所述的半導體器件，還包括：第二導電類型的浮動區，位於所述的多個溝槽閘極內鄰近的溝槽閘極之間，所述的浮動區是電浮動的。
- 如申請專利範圍第6項所述的半導體器件，還包括：一個金屬層，設置在所述的半導體襯底上方，金屬層電連接到所述的第二半導體層和所述的溝槽閘極；以及輕摻雜區，位於所述的多個溝槽閘極內鄰近的溝槽閘極之間，使所述的金屬層和所述的輕摻雜區之間的接觸成為肖特基接觸。
- 如申請專利範圍第3項所述的半導體器件，其中，所述的第一半導體層還包括一個第一導電類型的重摻雜區，在所述的第一半導體層的底部，所述的重摻雜區設置在所述的半導體襯底底面上的局部區域，使底面上的另一個區域不含有所述的重摻雜區。
- 如申請專利範圍第3項所述的半導體器件，其中，第一導電類型為N-型，第二導電類型為P-型。
- 如申請專利範圍第3項所述的半導體器件，其中：第一半導體層和第二半導體層構成一個垂直二極體，其中半導體襯底 還包括一個絕緣閘雙極電晶體(IGBT)，使所述的二極體與所述的IGBT集成。
- 如申請專利範圍第3項所述的半導體器件，其中，第一半導體層還包括：一個第一導電類型的底部重摻雜區，位於半導體襯底的底部；一個所述的第一導電類型的軟恢復緩衝層，設置在所述的底部重摻雜區上方，以及所述的漂流區下方，所述的軟恢復緩衝層的摻雜濃度低於底部重摻雜區，高於漂流區。
- 如申請專利範圍第5項所述的半導體器件，還包括：一個頂部金屬層，電連接到溝槽閘極和第二半導體層；以及一個底部金屬層，在第一半導體層的底部。
- 一種用於製備設置在半導體襯底中的半導體器件的方法，包括：在所述的半導體襯底中，製備第一導電類型的第一半導體層；以及在所述的半導體襯底的頂部、第一半導體層上方製備第二導電類型的第二半導體層；其中所述的製備第一半導體層的步驟還包括，直接在第二導電類型的第二半導體層下方，製備第一導電類型的注入效率控制緩衝層，以及在注入效率緩衝控制層下方，製備第一導電類型的漂流層，使注入效率控制緩衝層的重摻雜濃度高於漂流區，以控制第二半導體層的注入效率，其中第一半導體層和第二半導體層包括二極體的兩部分，第一部分作為陽極，第二部分作為陰極；製備第二導電類型的一個或多個擊穿電壓增強摻雜區，位於所述的第 二半導體層的鄰近部分之間，以提高擊穿電壓並控制注入，其中所述的擊穿電壓增強摻雜區是電浮動的。
- 如申請專利範圍第14項所述的方法，還包括：製備一個溝槽閘極，延伸到所述的注入效率控制緩衝層內，以便對注入效率控制緩衝層進行電荷補償。
- 如申請專利範圍第15項所述的方法，還包括：將所述的溝槽閘極的閘極電極電連接到第二半導體層。
- 如申請專利範圍第15項所述的方法，還包括：製備多個溝槽閘極，延伸到所述的注入效率控制緩衝層內，位於所述的第二半導體層的鄰近部分之間。
- 如申請專利範圍第17項所述的方法，還包括：製備第二導電類型的浮動區，位於所述的多個溝槽閘極內鄰近的溝槽閘極之間，其中所述的浮動區與所述的第二半導體層同時製備。
- 如申請專利範圍第17項所述的方法，還包括：在所述的半導體襯底上方，製備一個金屬層，所述的金屬層電連接到所述的第二半導體層和所述的溝槽閘極上；以及製備輕摻雜區，位於所述的多個溝槽閘極內鄰近的溝槽閘極之間，使金屬層和所述的輕摻雜區構成肖特基接觸。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9666666B2 (en) | 2015-05-14 | 2017-05-30 | Alpha And Omega Semiconductor Incorporated | Dual-gate trench IGBT with buried floating P-type shield |
| US9685523B2 (en) * | 2014-12-17 | 2017-06-20 | Alpha And Omega Semiconductor Incorporated | Diode structures with controlled injection efficiency for fast switching |
| JP5937413B2 (ja) * | 2011-06-15 | 2016-06-22 | 株式会社デンソー | 半導体装置 |
| US20160372542A9 (en) * | 2011-07-19 | 2016-12-22 | Yeeheng Lee | Termination of high voltage (hv) devices with new configurations and methods |
| DE102012201911B4 (de) * | 2012-02-09 | 2022-09-22 | Robert Bosch Gmbh | Super-Junction-Schottky-Oxid-PiN-Diode mit dünnen p-Schichten unter dem Schottky-Kontakt |
| US8618576B1 (en) * | 2012-08-27 | 2013-12-31 | Infineon Technologies Ag | Semiconductor device with back side metal structure |
| US8710585B1 (en) | 2013-02-25 | 2014-04-29 | Alpha And Omega Semiconductor Incorporated | High voltage fast recovery trench diode |
| CN103208532B (zh) * | 2013-02-28 | 2015-06-10 | 溧阳市宏达电机有限公司 | 一种鳍型pin二极管 |
| US9773884B2 (en) | 2013-03-15 | 2017-09-26 | Hrl Laboratories, Llc | III-nitride transistor with engineered substrate |
| EP2980856B1 (en) * | 2013-03-25 | 2020-07-22 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing the same |
| WO2016081476A1 (en) | 2014-11-18 | 2016-05-26 | Shih-Yuan Wang | Microstructure enhanced absorption photosensitive devices |
| US10446700B2 (en) | 2013-05-22 | 2019-10-15 | W&Wsens Devices, Inc. | Microstructure enhanced absorption photosensitive devices |
| US10700225B2 (en) | 2013-05-22 | 2020-06-30 | W&Wsens Devices, Inc. | Microstructure enhanced absorption photosensitive devices |
| US9496435B2 (en) * | 2013-05-22 | 2016-11-15 | W&Wsens Devices, Inc. | Microstructure enhanced absorption photosensitive devices |
| US10468543B2 (en) | 2013-05-22 | 2019-11-05 | W&Wsens Devices, Inc. | Microstructure enhanced absorption photosensitive devices |
| US11121271B2 (en) | 2013-05-22 | 2021-09-14 | W&WSens, Devices, Inc. | Microstructure enhanced absorption photosensitive devices |
| US9716151B2 (en) | 2013-09-24 | 2017-07-25 | Semiconductor Components Industries, Llc | Schottky device having conductive trenches and a multi-concentration doping profile therebetween |
| US9093568B1 (en) | 2014-04-16 | 2015-07-28 | Infineon Technologies Ag | Semiconductor diode |
| JP2016058654A (ja) * | 2014-09-11 | 2016-04-21 | 株式会社東芝 | 半導体装置 |
| JP2017022311A (ja) * | 2015-07-14 | 2017-01-26 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TWI576920B (zh) * | 2015-11-20 | 2017-04-01 | 敦南科技股份有限公司 | 二極體元件及其製造方法 |
| US9583586B1 (en) | 2015-12-22 | 2017-02-28 | Alpha And Omega Semiconductor Incorporated | Transient voltage suppressor (TVS) with reduced breakdown voltage |
| CN107204336B (zh) * | 2016-03-16 | 2023-10-20 | 重庆中科渝芯电子有限公司 | 一种高效整流器及其制造方法 |
| CN105870178B (zh) * | 2016-04-26 | 2018-11-09 | 电子科技大学 | 一种双向igbt器件及其制造方法 |
| US10388781B2 (en) | 2016-05-20 | 2019-08-20 | Alpha And Omega Semiconductor Incorporated | Device structure having inter-digitated back to back MOSFETs |
| US10446545B2 (en) | 2016-06-30 | 2019-10-15 | Alpha And Omega Semiconductor Incorporated | Bidirectional switch having back to back field effect transistors |
| DE102016117723A1 (de) | 2016-09-20 | 2018-03-22 | Infineon Technologies Ag | Diodenstruktur eines Leistungshalbleiterbauelements |
| US10056461B2 (en) | 2016-09-30 | 2018-08-21 | Alpha And Omega Semiconductor Incorporated | Composite masking self-aligned trench MOSFET |
| US10103140B2 (en) | 2016-10-14 | 2018-10-16 | Alpha And Omega Semiconductor Incorporated | Switch circuit with controllable phase node ringing |
| US10199492B2 (en) | 2016-11-30 | 2019-02-05 | Alpha And Omega Semiconductor Incorporated | Folded channel trench MOSFET |
| CN106876438B (zh) * | 2017-01-24 | 2023-08-08 | 杭州士兰集成电路有限公司 | 快恢复二极管及其制造方法 |
| US10325908B2 (en) | 2017-04-26 | 2019-06-18 | Alpha And Omega Semiconductor Incorporated | Compact source ballast trench MOSFET and method of manufacturing |
| US10211333B2 (en) | 2017-04-26 | 2019-02-19 | Alpha And Omega Semiconductor (Cayman) Ltd. | Scalable SGT structure with improved FOM |
| CN107482051B (zh) * | 2017-08-22 | 2020-03-17 | 电子科技大学 | 一种变禁带宽度的超结vdmos器件 |
| US10714580B2 (en) | 2018-02-07 | 2020-07-14 | Alpha And Omega Semiconductor (Cayman) Ltd. | Source ballasting for p-channel trench MOSFET |
| US10608122B2 (en) | 2018-03-13 | 2020-03-31 | Semicondutor Components Industries, Llc | Schottky device and method of manufacture |
| CN109390389A (zh) * | 2018-09-17 | 2019-02-26 | 西安理工大学 | 具有双侧调整区的高压快速软恢复二极管及其制备方法 |
| CN109585572A (zh) * | 2018-12-29 | 2019-04-05 | 矽力杰半导体技术(杭州)有限公司 | 半导体器件及其制造方法 |
| US11579645B2 (en) * | 2019-06-21 | 2023-02-14 | Wolfspeed, Inc. | Device design for short-circuitry protection circuitry within transistors |
| CN111180511A (zh) * | 2020-01-03 | 2020-05-19 | 深圳市瑞联升科技有限公司 | 一种绝缘闸双极晶体管与整流器之整合结构的制造方法 |
| CN112349772A (zh) * | 2020-11-05 | 2021-02-09 | 北京工业大学 | 累积型mos沟道二极管结构 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689128A (en) * | 1995-08-21 | 1997-11-18 | Siliconix Incorporated | High density trenched DMOS transistor |
| US20060060916A1 (en) * | 2004-08-27 | 2006-03-23 | International Rectifier Corporation | Power devices having trench-based source and gate electrodes |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4982244A (en) * | 1982-12-20 | 1991-01-01 | National Semiconductor Corporation | Buried Schottky clamped transistor |
| US6737731B1 (en) * | 2000-06-26 | 2004-05-18 | Fairchild Semiconductor Corporation | Soft recovery power diode |
| US7345342B2 (en) * | 2001-01-30 | 2008-03-18 | Fairchild Semiconductor Corporation | Power semiconductor devices and methods of manufacture |
| JP4097417B2 (ja) * | 2001-10-26 | 2008-06-11 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4047153B2 (ja) * | 2002-12-03 | 2008-02-13 | 株式会社東芝 | 半導体装置 |
| ITMI20022700A1 (it) * | 2002-12-20 | 2004-06-21 | St Microelectronics Srl | Dispositivo integrato con diodo schottky e transitor mos |
| US7285822B2 (en) * | 2005-02-11 | 2007-10-23 | Alpha & Omega Semiconductor, Inc. | Power MOS device |
| JP4843253B2 (ja) * | 2005-05-23 | 2011-12-21 | 株式会社東芝 | 電力用半導体装置 |
| JP4599379B2 (ja) * | 2007-08-31 | 2010-12-15 | 株式会社東芝 | トレンチゲート型半導体装置 |
| CN101946324B (zh) * | 2008-02-14 | 2013-02-27 | 丰田自动车株式会社 | 反向导通半导体元件的驱动方法和半导体装置以及供电装置 |
| JP5309360B2 (ja) * | 2008-07-31 | 2013-10-09 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
-
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-
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Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5689128A (en) * | 1995-08-21 | 1997-11-18 | Siliconix Incorporated | High density trenched DMOS transistor |
| US20060060916A1 (en) * | 2004-08-27 | 2006-03-23 | International Rectifier Corporation | Power devices having trench-based source and gate electrodes |
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