CN107482051B - 一种变禁带宽度的超结vdmos器件 - Google Patents

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Abstract

本发明提供一种变禁带宽度的超结VDMOS器件，包括金属化漏电极、第一导电类型半导体掺杂衬底、第一导电类型掺杂区、第二导电类型半导体掺杂柱区、多晶硅栅电极、栅介质层、金属化源电极；本发明在常规超结VDMOS器件的第二导电类型掺杂柱区侧面引入采用窄禁带半导体材料的窄禁带第一导电类型掺杂区，并在第一导电类型掺杂区和窄禁带第一导电类型掺杂区的正上方引入采用宽禁带半导体材料的宽禁带第一导电类型掺杂区，通过上述措施，能够有效改变超结VDMOS器件发生雪崩击穿时雪崩击穿电流路径，使雪崩击穿电流远离寄生BJT的基区，从而避免寄生BJT的发射极正偏，造成BJT开启，从而提高了器件可靠性。

Description

一种变禁带宽度的超结VDMOS器件
技术领域
发明属于半导体功率器件技术领域，涉及一种变禁带宽度的超结VDMOS器件。
背景技术
功率VDMOS因其开关速度快、损耗小、输入阻抗高、驱动功率小、频率特性好等优点，在功率变换特别是在高频功率变换中起着重要作用。不断提高的系统性能要求功率VDMOS具有更低功率损耗的同时，在高电应力下也具有更高的可靠性。当系统回路中存在非箝位电感负载时，导通状态下存储在电感中的能量会在关断时全部由VDMOS释放，高电压和大电流将同时施加在功率VDMOS上，极易造成器件失效。因此，抗UIS(Unclamped InductiveSwitching，非箝位电感开关过程)失效能力通常被认为是反应功率VDMOS可靠性的重要指标。
研究发现，功率VDMOS中寄生BJT(Bipolar Junction Transistor，双极型晶体管)的激活是引起器件UIS失效的重要原因之一。寄生BJT的开启会不断放大器件内的雪崩击穿电流，进而使结温增加，最终导致器件热烧毁。因此，抑制寄生BJT的激活是提高功率VDMOS可靠性的重要措施。文献Kocon C,Zeng J and Stokes R.Implant Spacer Optimizationfor the Improvement of Power DMOSs'Unclamped Inductive Switching(UIS)and HighTemperature Breakdown,Proceedings of the 12th International Symposium onPower Semiconductor Devices&IC's,France May 22-25,2000p157等提出用高能量的硼注入或深扩散减小功率VDMOS的N+源区下的P-body区电阻，从而降低寄生BJT的基区电阻，抑制其开启。目前该方法已在工业界广泛采用。但是通过高能量的硼注入或深扩散减小功率VDMOS的N+源区下的P-body区电阻的方式来降低寄生BJT基区电阻的解决办法只能抑制寄生BJT的开启，并不能完全杜绝其开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率VDMOS的N+源区下的P-body区电阻的方式来无限降低寄生BJT基区电阻，因为这样会加大VDMOS器件的阈值电压(沟道开启电压)。
具有超结结构的VDMOS器件是近年来出现的一种重要的功率器件，它的基本原理是电荷平衡原理，通过在普通功率VDMOS的漂移区中引入彼此间隔的P柱和n柱的超结结构，大大改善了普通VDMOS的导通电阻与击穿电压之间的折中关系，因而在功率系统中获得了广泛的应用。
抗UIS失效能力同样是评价超结VDMOS器件可靠性的重要指标。提高超结器件的抗UIS失效能力，目前普遍采用的方法是像普通功率VDMOS一样，通过减小寄生BJT管的基区电阻来抑制其开启。同样，这样的解决办法依然无法完全杜绝寄生BJT管的开启，也就无法完全避免由于雪崩击穿所带来的器件失效问题；另外，也不能通过高能量的硼注入或深扩散减小功率VDMOS的N+源区下的P-body区电阻的方式来无限降低寄生BJT基区电阻，因为这样会加大VDMOS器件的阈值电压(沟道开启电压)。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种变禁带宽度的超结VDMOS器件。
为实现上述发明目的，本发明技术方案如下：
一种变禁带宽度的超结VDMOS器件，包括金属化漏电极、第一导电类型半导体掺杂衬底、第一导电类型掺杂区、第二导电类型半导体掺杂柱区、多晶硅栅电极、栅介质层、金属化源电极；金属化漏电极位于第一导电类型半导体掺杂衬底下表面；第一导电类型掺杂区和第二导电类型半导体掺杂柱区位于第一导电类型半导体掺杂衬底上表面；第二导电类型半导体掺杂柱区位于第一导电类型掺杂区两侧，并与第一导电类型掺杂区形成超结结构；第二导电类型半导体掺杂柱区顶部具有第二导电类型半导体体区；第二导电类型半导体体区内部上层具有相互独立的第一导电类型半导体掺杂源区和第二导电类型半导体掺杂接触区，其中第一导电类型半导体掺杂源区位于靠近第一导电类型掺杂区的一侧；所述多晶硅栅电极位于第二导电类型半导体体区上表面，并与第二导电类型半导体体区之间通过栅介质层相绝缘；所述金属化源电极位于器件的最上层，金属化源电极的下表面覆盖在第二导电类型半导体掺杂接触区、部分第一导电类型半导体掺杂源区的上表面、以及栅介质层的上表面和侧面；所述第一导电类型掺杂区两侧和第二导电类型半导体掺杂柱区之间还具有窄禁带第一导电类型掺杂区，第一导电类型掺杂区和窄禁带第一导电类型掺杂区的正上方具有宽禁带第一导电类型掺杂区，所述宽禁带第一导电类型掺杂区与第二导电类型半导体体区和栅介质层相接触，窄禁带第一导电类型掺杂区的下表面与第一导电类型半导体掺杂衬底的上表面接触，窄禁带第一导电类型掺杂区的顶部与第二导电类型半导体体区的下表面不接触；所述窄禁带第一导电类型掺杂区垂直长度比第二导电类型半导体掺杂柱区的垂直长度短。
作为优选方式，所述第一导电类型掺杂区、窄禁带第一导电类型掺杂区和宽禁带第一导电类型掺杂区具有相同的掺杂浓度。
作为优选方式，所述第一导电类型掺杂区采用材料的禁带宽度Eg1大于窄禁带第一导电类型掺杂区所采用材料的禁带宽度Eg2；所述第一导电类型掺杂区采用材料的禁带宽度Eg1小于宽禁带第一导电类型掺杂区所采用材料的禁带宽度Eg3。
作为优选方式，所述第一导电类型掺杂区采用的材料为硅；窄禁带第一导电类型掺杂区采用的材料为砷化铟和锑化镓窄禁带半导体材料；宽禁带第一导电类型掺杂区采用的材料为氮化镓和碳化硅宽禁带半导体材料。
作为优选方式，所述金属化源电极两端向下延伸进第二导电类型半导体体区中，形成沟槽结构；所述第二导电类型半导体掺杂接触区位于金属化源电极为两端的沟槽底部。
作为优选方式，第一导电类型为N，第二导电类型为P；或者第一导电类型为P，第二导电类型为N。
本发明的有益效果为：通过在常规超结VDMOS器件的第二导电类型掺杂柱区侧面引入采用窄禁带半导体材料的窄禁带第一导电类型掺杂区，并在第一导电类型掺杂区和窄禁带第一导电类型掺杂区的正上方引入采用宽禁带半导体材料的宽禁带第一导电类型掺杂区。通过上述措施，能够有效改变超结VDMOS器件发生雪崩击穿时雪崩击穿电流路径，使雪崩击穿电流远离寄生BJT的基区，从而避免寄生BJT的发射极正偏，造成BJT开启，从而提高了器件可靠性。
附图说明
图1是实施例1提供的一种变禁带宽度的超结VDMOS器件示意图；
图2是普通超结VDMOS器件结构及其寄生BJT和雪崩击穿电流路径的示意图；
图3是实施例1提供的一种变禁带宽度的超结VDMOS器件的寄生BJT以及雪崩击穿电流路径的示意图；
图4是实施例1提供的一种变禁带宽度的超结VDMOS器件第一导电类型掺杂区和窄禁带第一导电类型掺杂区所形成的能带图，I为第一导电类型掺杂区3，II为势阱区，III为窄禁带第一导电类型掺杂区4；
图5是实施例1提供的一种变禁带宽度的超结VDMOS器件第一导电类型掺杂区和窄禁带第一导电类型掺杂区所形成的能带图，I为第一导电类型掺杂区3，IV为势垒区，V为窄禁带第一导电类型掺杂区；
图6是实施例2提供的一种变禁带宽度的超结VDMOS器件；
其中，1是金属化漏电极，2是第一导电类型半导体掺杂衬底，3是第一导电类型掺杂区，4是窄禁带第一导电类型掺杂区，5是宽禁带第一导电类型掺杂区，6是第二导电类型半导体掺杂柱区，7是第二导电类型半导体体区，8是第一导电类型半导体掺杂源区，9是第二导电类型半导体掺杂接触区，10是多晶硅栅电极，11是栅介质层，12是金属化源电极，BJT是器件中寄生的三极管，Rb表示寄生三极管的基区电阻，带箭头的虚线表示雪崩击穿电流路径。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
一种变禁带宽度的超结VDMOS器件，包括金属化漏电极1、第一导电类型半导体掺杂衬底2、第一导电类型掺杂区3、第二导电类型半导体掺杂柱区6、多晶硅栅电极10、栅介质层11、金属化源电极12；金属化漏电极1位于第一导电类型半导体掺杂衬底2下表面；第一导电类型掺杂区3和第二导电类型半导体掺杂柱区6位于第一导电类型半导体掺杂衬底2上表面；第二导电类型半导体掺杂柱区6位于第一导电类型掺杂区3两侧，并与第一导电类型掺杂区3形成超结结构；第二导电类型半导体掺杂柱区6顶部具有第二导电类型半导体体区7；第二导电类型半导体体区7内部上层具有相互独立的第一导电类型半导体掺杂源区8和第二导电类型半导体掺杂接触区9，其中第一导电类型半导体掺杂源区8位于靠近第一导电类型掺杂区3的一侧；所述多晶硅栅电极10位于第二导电类型半导体体区7上表面，并与第二导电类型半导体体区7之间通过栅介质层11相绝缘；所述金属化源电极12位于器件的最上层，金属化源电极12的下表面覆盖在第二导电类型半导体掺杂接触区9、部分第一导电类型半导体掺杂源区8的上表面、以及栅介质层11的上表面和侧面；所述第一导电类型掺杂区3两侧和第二导电类型半导体掺杂柱区6之间还具有窄禁带第一导电类型掺杂区4，第一导电类型掺杂区3和窄禁带第一导电类型掺杂区4的正上方具有宽禁带第一导电类型掺杂区5，所述宽禁带第一导电类型掺杂区5与第二导电类型半导体体区7和栅介质层11相接触，窄禁带第一导电类型掺杂区4的下表面与第一导电类型半导体掺杂衬底2的上表面接触，窄禁带第一导电类型掺杂区4的顶部与第二导电类型半导体体区7的下表面不接触；所述窄禁带第一导电类型掺杂区4垂直长度比第二导电类型半导体掺杂柱区6的垂直长度短。
所述第一导电类型掺杂区3、窄禁带第一导电类型掺杂区4和宽禁带第一导电类型掺杂区5具有相同的掺杂浓度。
所述第一导电类型掺杂区3采用材料的禁带宽度Eg1大于窄禁带第一导电类型掺杂区4所采用材料的禁带宽度Eg2；所述第一导电类型掺杂区3采用材料的禁带宽度Eg1小于宽禁带第一导电类型掺杂区5所采用材料的禁带宽度Eg3。
所述第一导电类型掺杂区3采用的材料为硅；窄禁带第一导电类型掺杂区4采用的材料为砷化铟和锑化镓窄禁带半导体材料；宽禁带第一导电类型掺杂区5采用的材料为氮化镓和碳化硅宽禁带半导体材料。
上述技术方案，当所述第一导电类型半导体为N型半导体、第二导电类型半导体为P型半导体时，所述超结VDMOS器件为N沟道超结VDMOS器件；当所述第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体时，所述超结VDMOS器件为P沟道超结VDMOS器件。
以实施例1说明本发明的工作原理(以N沟道超结VDMOS器件为例)：
图2为普通超结VDMOS器件结构及其寄生BJT管和雪崩电流示意图。通常普通超结VDMOS器件的雪崩击穿发生在P-body区7的边缘。在非箝位电感负载应用中，当普通超结VDMOS器件发生雪崩击穿后，雪崩电流将流经N+源区8下面的P-body区7到达P+接触区9。当雪崩电流流经了寄生BJT管的基极电阻Rb，必然会在Rb上产生正向压降，这个压降大于P/N+结的正向导通电压，将使寄生BJT的发射极正偏，进入正向放大工作区，放大雪崩击穿电流，进而造成器件的热烧毁。
本发明提出的一种变禁带宽度的超结VDMOS器件，雪崩击穿发生在窄禁带N型掺杂区4处。图3为本发明提供的超结VDMOS器件的寄生BJT和雪崩击穿电流路径的示意图。雪崩电流流经窄禁带N型掺杂区4，然后直接流入金属化源电极12。本发明提出的超结VDMOS器件能够改变雪崩电流路径的原因是：图4所示为N型掺杂区3和窄禁带N型掺杂区4所形成的能带图。从图中可以看出，由于N型掺杂区3采用材料的禁带宽度Eg1大于窄禁带N型掺杂区4所采用材料的禁带宽度Eg2，能带发生弯曲，形成了从N型掺杂区3到窄禁带N型掺杂区4的空穴势阱。图5所示为N型掺杂区3和窄禁带N型掺杂区4所形成的能带图。从图中可以看出，由于N型掺杂区3采用材料的禁带宽度Eg1小于宽禁带N型掺杂区5所采用材料的禁带宽度Eg3，能带发生弯曲，形成了从N型掺杂区3到宽禁带N型掺杂区5的空穴势垒。UIS过程中，雪崩击穿产生的空穴电流将会避开空穴势垒层而从空穴阱层流动。因此，雪崩击穿点将始终被固定在窄禁带N型掺杂区4处，空穴电流流经窄禁带N型掺杂区4后将直接流入金属化源电极12，有效地避开了寄生BJT的基区电阻，提高了器件在非箝位电感负载应用中的可靠性。
实施例2
如图4所示，本例的结构为在实施例1的基础上，将实施例1中所述金属化源电极12两端向下延伸进第二导电类型半导体体区7中，形成沟槽结构；所述第二导电类型半导体掺杂接触区9位于金属化源电极12为两端的沟槽底部。该结构能进一步的优化雪崩电流路径，提高器件的UIS能力。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (5)

1.一种变禁带宽度的超结VDMOS器件，包括金属化漏电极(1)、第一导电类型半导体掺杂衬底(2)、第一导电类型掺杂区(3)、第二导电类型半导体掺杂柱区(6)、多晶硅栅电极(10)、栅介质层(11)、金属化源电极(12)；金属化漏电极(1)位于第一导电类型半导体掺杂衬底(2)下表面；第一导电类型掺杂区(3)和第二导电类型半导体掺杂柱区(6)位于第一导电类型半导体掺杂衬底(2)上表面；第二导电类型半导体掺杂柱区(6)位于第一导电类型掺杂区(3)两侧，并与第一导电类型掺杂区(3)形成超结结构；第二导电类型半导体掺杂柱区(6)顶部具有第二导电类型半导体体区(7)；第二导电类型半导体体区(7)内部上层具有相互独立的第一导电类型半导体掺杂源区(8)和第二导电类型半导体掺杂接触区(9)，其中第一导电类型半导体掺杂源区(8)位于靠近第一导电类型掺杂区(3)的一侧；所述多晶硅栅电极(10)位于第二导电类型半导体体区(7)上表面，并与第二导电类型半导体体区(7)之间通过栅介质层(11)相绝缘；所述金属化源电极(12)位于器件的最上层，金属化源电极(12)的下表面覆盖在第二导电类型半导体掺杂接触区(9)、部分第一导电类型半导体掺杂源区(8)的上表面、以及栅介质层(11)的上表面和侧面；其特征在于：所述第一导电类型掺杂区(3)两侧和第二导电类型半导体掺杂柱区(6)之间还具有窄禁带第一导电类型掺杂区(4)，第一导电类型掺杂区(3)和窄禁带第一导电类型掺杂区(4)的正上方具有宽禁带第一导电类型掺杂区(5)，所述宽禁带第一导电类型掺杂区(5)与第二导电类型半导体体区(7)和栅介质层(11)相接触，窄禁带第一导电类型掺杂区(4)的下表面与第一导电类型半导体掺杂衬底(2)的上表面接触，窄禁带第一导电类型掺杂区(4)的顶部与第二导电类型半导体体区(7)的下表面不接触；所述窄禁带第一导电类型掺杂区(4)垂直长度比第二导电类型半导体掺杂柱区(6)的垂直长度短。
2.根据权利要求1所述的一种变禁带宽度的超结VDMOS器件，其特征在于：所述第一导电类型掺杂区(3)、窄禁带第一导电类型掺杂区(4)和宽禁带第一导电类型掺杂区(5)具有相同的掺杂浓度。
3.根据权利要求2所述的一种变禁带宽度的超结VDMOS器件，其特征在于：所述第一导电类型掺杂区(3)采用材料的禁带宽度Eg1大于窄禁带第一导电类型掺杂区(4)所采用材料的禁带宽度Eg2；所述第一导电类型掺杂区(3)采用材料的禁带宽度Eg1小于宽禁带第一导电类型掺杂区(5)所采用材料的禁带宽度Eg3。
4.根据权利要求1所述的一种变禁带宽度的超结VDMOS器件，其特征在于：所述金属化源电极(12)两端向下延伸进第二导电类型半导体体区(7)中，形成沟槽结构；所述第二导电类型半导体掺杂接触区(9)位于金属化源电极(12)为两端的沟槽底部。
5.根据权利要求1至4任意一项所述的一种变禁带宽度的超结VDMOS器件，其特征在于：第一导电类型为N，第二导电类型为P；或者第一导电类型为P，第二导电类型为N。
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