CN110429137B - 具有部分氮化镓/硅半导体材料异质结的vdmos及其制作方法 - Google Patents
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Abstract
本发明提出了一种具有部分氮化镓/硅半导体材料异质结的VDMOS及其制作方法，该异质结VDMOS器件主要特点是在外延层上形成部分具有氮化镓材料与硅材料相结合的异质结，在氮化镓材料N+型衬底上外延生长形成掺杂浓度较低的N型氮化镓半导体材料外延层，通过刻蚀掉中间一部分的N型氮化镓外延层，再以该N型氮化镓半导体外延层为基础异质外延生长(或利用键合技术形成)N型硅半导体材料外延层，该结构应用了硅基MOS通道，避免了氮化镓MOS中沟道电阻大的问题；利用氮化镓半导体材料的高临界击穿电场，将器件在曲率半径大的位置的高电场峰引入曲率半径小的位置，提高了器件的纵向电场峰，器件可承担更高的击穿电压。
Description
技术领域
本发明涉及功率半导体器件领域，尤其涉及一种垂直双扩散金属氧化物场效应管及其制作方法。
背景技术
功率MOSFET在现代电子工业中已经得到了广泛的运用,然而在功率器件中,如何平衡功率MOSFET的击穿电压与导通电阻的冲突一直是研究热点。纵向双扩散金属氧化物半导体场效应晶体管(VDMOS，Vertical Double-diffusion Metal Oxide Semiconductor)是MOSFET的一种主要形式，采用的是垂直双扩散结构。是一种更为标准化的产品，所需的设计因素不多，更突出制造能力，近年来，结合超结理论和传统功率VDMOS的生产工艺，VDMOS已朝着高耐压、低导通电阻、大功率的方向发展。
相对于传统的硅材料，氮化镓材料具有禁带宽度大、电子漂移饱和速度高、介电常数小、导电性能好的特点，适用于制作抗辐射、高频、大功率和高密度集成的电子器件。
发明内容
本发明提出了一种具有部分氮化镓/硅半导体材料异质结的VDMOS及其制作方法，旨在进一步提高VDMOS的击穿电压，改善器件性能。
本发明的技术方案如下：
该具有部分氮化镓/硅半导体材料异质结的VDMOS，包括：
氮化镓材料的N+型衬底；
两处N型氮化镓外延层，分别位于所述N+型衬底上表面左、右两端区域；
N型硅外延层，为T字型结构，基于所述N+型衬底上表面中间区域和两处N型氮化镓外延层的上表面，并邻接所述两处N型氮化镓外延层的内侧面；
两处P型基区，分别形成于所述N型硅外延层上部的左、右两端区域，P型基区的纵向边界延伸入相应的N型氮化镓外延层内，即P型基区与N型氮化镓外延层形成的PN结位于N型氮化镓外延层内，沟道仍位于N型硅外延层中；每一处P型基区中形成N+型源区和P+沟道衬底接触以及相应的沟道，其中N+型源区与沟道邻接，P+沟道衬底接触相对于N+型源区位于远离沟道的一侧；
栅氧化层，位于所述N型硅外延层上表面中间区域，覆盖两处P型基区的沟道及其之间的区域；
栅极，位于栅氧化层上表面；
源极，覆盖P+沟道衬底接触与N+型源区相接区域的上表面；两处源极共接；
漏极，位于所述N+型衬底下表面；
所述N型氮化镓外延层的厚度和掺杂浓度由器件的耐压要求决定，N型氮化镓外延层的掺杂浓度低于N+型衬底的掺杂浓度。
基于以上方案，本发明还进一步作了如下优化：
N型氮化镓外延层的掺杂浓度比N+型衬底的掺杂浓度小4-6个数量级。
N型硅外延层的掺杂浓度为3×1015～8×1015cm-3，所述N型氮化镓外延层的掺杂浓度为1×1015～5×1015cm-3。
P型基区及其N+型源区和P+沟道衬底接触是采用离子注入技术形成的，相应的沟道是利用双扩散技术形成的。
两处N型氮化镓外延层是通过对外延生长的氮化镓进行中间区域刻蚀形成的，刻蚀延伸到N+型衬底上表面。
P型基区的纵向边界延伸入相应的N型氮化镓外延层2～4μm。
N型硅外延层T字型结构的下部宽度L2为1～4μm；每一处N型氮化镓外延层的宽度L1为6～7.5μm；N型氮化镓外延层到器件表面的距离L3为0.5～3μm。
当漂移区长度为15微米，每一处N型氮化镓外延层的宽度L1为7.5微米，N型硅外延层T字型结构的下部宽度L2为1微米，N型氮化镓外延层到器件表面的距离L3为1微米，器件的耐压可达236V。
栅极为多晶硅栅极，源极为金属化源极，漏极为金属化漏极。
本发明技术方案的有益效果如下：
VDMOS器件的衬底采用氮化镓材料，在氮化镓N+型衬底材料上表面形成掺杂浓度较小的N型氮化镓外延层，通过刻蚀掉中间一部分的N型氮化镓外延层，形成沟槽，沟槽刻蚀至N+型衬底表面，形成部分具有氮化镓硅半导体材料异质结的区域，再通过异质外延技术(或键合技术)形成N型硅外延层，应用的硅基MOS通道，避免了氮化镓MOS中沟道电阻大的问题。
同时，其中P型基区/N型氮化镓外延层结产生的高电场峰位于氮化镓材料中，利用氮化镓材料高临界击穿电场的特点，抬高了器件的纵向电场峰，器件可承担更高的击穿电压，突破了传统硅基VDMOS击穿电压受单一硅材料临界击穿电场的限制，在器件漂移区长度，漂移区浓度相同的情况下，较之传统VDMOS击穿电压提高，改善了传统VDMOS中击穿电压与比导通电阻的极限关系。
附图说明
图1是本发明的结构示意图。
其中，1-源极；2-栅氧化层；3-栅极；4-源极；5-P+沟道衬底接触(P+型体区)；6-N+型源区；7-P型基区；801-N+型衬底；802-N型氮化镓外延层；803-N型硅外延层；9-漏极。
具体实施方式
下面结合附图以N沟道VDMOS为例介绍本发明。
如图1所示，本实施例包括：
氮化镓材料的N+型衬底801；
在N+型衬底801上表面形成的N型氮化镓外延层802；
在N型氮化镓外延层802表面通过键合技术或者异质外延生长技术形成N型硅外延层803；
在N型硅外延层803上部的左、右两端区域分别形成两处P型基区7；
在每一处P型基区7中，利用离子注入形成N+型源区6和P+沟道衬底接触5，并与沟道接触，其中N+型源区6与沟道邻接，P+沟道衬底接触5相对于N+型源区6位于距离沟道远的一侧；
P型基区的纵向边界延伸入相应的N型氮化镓外延层2～4μm，使得P型基区与N型氮化镓外延层形成的PN结位于N型氮化镓外延层内，沟道仍位于硅外延层中；
覆盖N型硅外延层803，在两处P型基区7之间以及相应的两处沟道上形成栅氧化层2；
在所述栅氧化层上表面上形成栅极3；
覆盖P+沟道衬底接触5与N+型源区6相接区域的上表面形成源极1、4；两处源极1、4共接；
在所述N+型衬底801下表面形成漏极9；
N型氮化镓外延层802的厚度和掺杂浓度由器件的耐压要求决定，N型氮化镓外延层的掺杂浓度比N+型衬底的掺杂浓度小4-6个数量级。N型硅外延层的掺杂浓度为3×1015～8×1015cm-3，N型氮化镓外延层的掺杂浓度为1×1015～5×1015cm-3。
N型硅外延层T字型结构的下部宽度L2为1～4μm；每一处N型氮化镓外延层的宽度L1为6～7.5μm；N型氮化镓外延层到器件表面的距离L3为0.5～3μm。
以N沟道VDMOS为例，具体可以通过以下步骤进行制备：
1)用N+型氮化镓半导体材料作为衬底801；
2)在N+型氮化镓上表面形成氮化镓材料的N型外延层，刻蚀掉中间一部分之后，形成沟槽，沟槽向下到达衬底表面，余下的记为N型氮化镓外延层802；
3)利用键合技术或者异质外延生长技术形成N型硅外延层803；
4)在N+型衬底801下表面形成金属化漏极；
5)在N型硅外延层803上部的左、右两端区域采用离子注入形成P型基区7及其N+型源区6和P+沟道衬底接触5，并采用双扩散技术形成相应的沟道，确保P型基区的纵向边界延伸入氮化镓N型外延层内，即P型基区与N型氮化镓外延层形成的PN结位于N型氮化镓外延层内，沟道仍位于硅外延层中；
6)在整个N型硅外延层803上表面形成栅氧化层，并淀积多晶硅，然后刻蚀多晶硅以及栅氧化层去除位于左、右两端区域的部分，形成多晶硅栅极；
7)在器件表面淀积钝化层，并在对应于源极的位置刻蚀接触孔；
8)在接触孔内淀积金属并刻蚀去除周边其余的钝化层形成源极，并将两处源极共接。
该异质结VDMOS器件主要特点是在外延层上形成部分具有氮化镓材料与硅材料相结合的异质结，在氮化镓材料N+型衬底上外延生长形成掺杂浓度较低的N型氮化镓半导体材料外延层，通过刻蚀掉中间一部分的N型氮化镓外延层，再以该N型氮化镓半导体外延层为基础异质外延生长(或利用键合技术形成)N型硅半导体材料外延层，该结构应用了硅基MOS通道，避免了氮化镓MOS中沟道电阻大的问题。采用硅基功率器件成熟工艺形成VDMOS器件的有源区。利用氮化镓半导体材料的高临界击穿电场，将器件在曲率半径大的位置的高电场峰引入曲率半径小的位置，提高了器件的纵向电场峰，器件可承担更高的击穿电压，突破了器件击穿电压受单一硅半导体材料临界击穿电场的限制。
经ISE TCAD仿真表明，该器件较之传统硅基VDMOS的性能改善，在两种器件漂移区长度相同，漂移区掺杂浓度相同的情况下，该器件的击穿电压相比于传统硅基VDMOS提高了3-4倍。例如，当漂移区长度为15微米，每一处N型氮化镓外延层的宽度L1为7.5微米，N型硅外延层T字型结构的下部宽度L2为1微米，N型氮化镓外延层到器件表面的距离L3为1微米，器件的耐压可达236V。
本发明中的VDMOS也可以为P型沟道，其结构与N沟道VDMOS等同，也将其视为属于本申请权利要求的保护范围，在此不再赘述。
本发明的VDMOS中，802与803可以同型，也可以不同型，即：802为N型氮化镓外延层，803也可以为P型硅外延层；也可以802为P型氮化镓外延层，803为N型硅外延层；也可以802为P型氮化镓外延层，803为P型硅外延层。其结构与本发明等同，也应将其视为属于本申请权利要求的保护范围，在此不再赘述。
Claims (10)
1.具有部分氮化镓/硅半导体材料异质结的VDMOS，其特征在于，包括：
氮化镓材料的N+型衬底(801)；
两处N型氮化镓外延层(802)，分别位于所述N+型衬底(801)上表面左、右两端区域；
N型硅外延层(803)，为T字型结构，位于所述N+型衬底(801)上表面中间区域和两处N型氮化镓外延层(802)的上表面，并邻接所述两处N型氮化镓外延层(802)的内侧面；
两处P型基区(7)，分别形成于所述N型硅外延层(803)上部的左、右两端区域，P型基区(7)的纵向边界延伸入相应的N型氮化镓外延层(802)内，即P型基区与N型氮化镓外延层形成的PN结位于N型氮化镓外延层内，沟道仍位于N型硅外延层(803)中；每一处P型基区(7)中形成N+型源区(6)和P+沟道衬底接触(5)以及相应的沟道，其中N+型源区(6)与沟道邻接，P+沟道衬底接触(5)相对于N+型源区(6)位于远离沟道的一侧；
栅氧化层(2)，位于所述N型硅外延层(803)上表面中间区域，覆盖两处P型基区(7)的沟道及其之间的区域；
栅极(3)，位于栅氧化层(2)上表面；
源极，覆盖P+沟道衬底接触(5)与N+型源区(6)相接区域的上表面；两处源极(1、4)共接；
漏极(9)，位于所述N+型衬底(801)下表面；
所述N型氮化镓外延层(802)的厚度和掺杂浓度由器件的耐压要求决定，N型氮化镓外延层的掺杂浓度低于N+型衬底(801)的掺杂浓度。
2.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS，其特征在于：所述N型氮化镓外延层(802)的掺杂浓度比N+型衬底(801)的掺杂浓度小4-6个数量级。
3.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS，其特征在于：所述N型硅外延层(803)的掺杂浓度为3×1015～8×1015cm-3，所述N型氮化镓外延层(802)的掺杂浓度为1×1015～5×1015cm-3。
4.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS，其特征在于：所述P型基区(7)及其N+型源区(6)和P+沟道衬底接触(5)是采用离子注入技术形成的，相应的沟道是利用双扩散技术形成的。
5.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS，其特征在于：所述两处N型氮化镓外延层(802)是通过对外延生长的氮化镓进行中间区域刻蚀形成的，刻蚀延伸到N+型衬底(801)上表面。
6.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS，其特征在于：P型基区(7)的纵向边界延伸入相应的N型氮化镓外延层(802)2～4μm。
7.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS，其特征在于：N型硅外延层(803)T字型结构的下部宽度(L2)为1～4μm；每一处N型氮化镓外延层(802)的宽度(L1)为6～7.5μm；N型氮化镓外延层到器件表面的距离(L3)为0.5～3μm。
8.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS，其特征在于：漂移区长度为15微米，器件的耐压要求为236V，则每一处N型氮化镓外延层(802)的宽度(L1)为7.5微米，N型硅外延层(803)T字型结构的下部宽度(L2)为1微米，N型氮化镓外延层到器件表面的距离(L3)为1微米。
9.根据权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS，其特征在于：栅极(3)为多晶硅栅极，源极(1、4)为金属化源极，漏极(9)为金属化漏极。
10.一种制作权利要求1所述的具有部分氮化镓/硅半导体材料异质结的VDMOS的方法，包括以下步骤：
1)用N+型氮化镓半导体材料作为衬底(801)；
2)在N+型氮化镓上表面形成氮化镓材料的N型外延层，刻蚀掉中间一部分之后，形成沟槽，沟槽向下到达衬底顶部，余下的记为N型氮化镓外延层(802)；
3)利用键合技术或者异质外延生长技术形成N型硅外延层(803)；
4)在N+型衬底(801)下表面形成金属化漏极；
5)在N型硅外延层(803)上部的左、右两端区域采用离子注入形成P型基区(7)及其N+型源区(6)和P+沟道衬底接触(5)，并采用双扩散技术形成相应的沟道，确保P型基区的纵向边界延伸入氮化镓N型外延层内，即P型基区与N型氮化镓外延层形成的PN结位于N型氮化镓外延层内，沟道仍位于硅外延层中；
6)在整个N型硅外延层(803)上表面形成栅氧化层，并淀积多晶硅，然后刻蚀多晶硅以及栅氧化层，形成多晶硅栅极；
7)在器件表面淀积钝化层，并在对应于源极的位置刻蚀接触孔；
8)在接触孔内淀积金属并刻蚀形成源极，并将两处源极共接。
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