CN102549754A - 屏蔽栅极mosfet中的屏蔽接触 - Google Patents

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Abstract

一种包括有源区的半导体结构，该有源区包括延伸至半导体区的沟槽。各个沟槽包括屏蔽电极和栅电极。该半导体结构还包括邻近有源区的屏蔽接触区。该屏蔽接触区包括延伸至半导体区的至少一个接触沟槽。屏蔽电极从有源区中的至少一个沟槽沿着接触沟槽的长度延伸。该半导体结构还包括在有源区和屏蔽接触区上方延伸的互连层。在有源区中，互连层通过电介质层与各个沟槽中的栅电极隔离并且与邻近沟槽的半导体区的台面表面接触。在屏蔽接触区中，互连层接触屏蔽电极以及邻近接触沟槽的半导体区的台面表面。

Description

屏蔽栅极MOSFET中的屏蔽接触
技术领域
本主题大体上涉及半导体功率器件技术，更具体地，涉及用于在屏蔽栅极金属氧化物半导体场效应晶体管(MOSFET)中形成屏蔽接触的结构和方法。
背景技术
典型的屏蔽栅极MOSFET芯片(die，裸芯片、晶圆)包括具有形成有源器件的台面(mesa)和沟槽阵列的有源区。屏蔽电极设置在沟槽的底部，栅电极位于屏蔽电极上方设置在沟槽的顶部。有源器件被配置为在导通状态下传导电流。通常，有源区被不用于传导电流的无源互连区围绕。该互连区被配置为向有源区中的栅电极和屏蔽电极提供电接触。典型地，被称为栅极通路(gate runner，栅极流道)的、互连区中一个或多个导电材料条实现了与有源区中栅电极的电接触。各栅极通路均电连接至通常位于互连区中的栅极垫(gate pad，栅极焊盘)。典型地，被称为屏蔽通路(shieldrunner，屏蔽流道)的一个或多个导电材料条被设置为平行于互连区中的栅极通路。屏蔽通路与栅极通路隔离，且实现了与有源区中的屏蔽电极的电接触。屏蔽通路通常被耦接至源导电层或屏蔽垫。
通过在互连区中安置栅极通路和屏蔽通路，保留了有源区中的面积用于有源器件。然而，由于与栅极电极和屏蔽电极的接触是沿着芯片在互连区中的边缘，因此导致了栅极电阻和屏蔽电阻的增加。因此，在技术上存在着对具有低栅极电阻和屏蔽电阻的改进的屏蔽栅极MOSFET的需求。
发明内容
根据本发明实施方式的一种半导体结构，包括：有源区，包括延伸至半导体区的沟槽。各个沟槽包括位于沟槽底部的屏蔽电极、在屏蔽电极上方位于沟槽顶部的栅电极、以及在屏蔽电极与栅电极之间延伸的电极间电介质层。该半导体结构还包括邻近有源区的屏蔽接触区。该屏蔽接触区包括延伸至半导体区的至少一个接触沟槽。屏蔽电极从有源区中的至少一个沟槽沿着接触沟槽的长度延伸。该半导体结构还包括在有源区和屏蔽接触区上方延伸的互连层。在有源区中，在各个沟槽中通过电介质层将互连层与栅电极隔离，而且该互连层与邻近沟槽的半导体区的台面表面接触。在屏蔽接触区中，互连层接触邻近接触沟槽的半导体区的台面表面和屏蔽电极。
在一种实施方式中，有源区中的至少一个沟槽延伸至屏蔽接触区，并且与接触沟槽相接。在另一实施方式中，有源区中的至少一个沟槽未延伸至屏蔽接触区。
在另一实施方式中，有源区中的各个沟槽在第一方向上延伸，而且有源区还包括大致垂直于这些沟槽延伸的至少一个交叉沟槽(cross trench)。在交叉沟槽中的栅电极与至少一个沟槽中的栅电极相接。
在另一实施方式中，屏蔽接触区中的互连层与邻近接触沟槽的半导体区的台面表面接触，从而在其间形成肖特基接触。
在另一实施方式中，屏蔽接触区包括由半导体区的台面表面分离的多个接触沟槽，而且在互连层与部分台面表面之间形成肖特基接触。
在又一实施方式中，肖特基接触形成在互连层与部分台面表面之间的有源区中。
根据本发明的另一实施方式，形成了如下的半导体结构。在半导体区中形成沟槽，并在各个沟槽中形成屏蔽电极。在形成有源区的部分沟槽中形成栅电极。各栅电极设置在屏蔽电极上方，而且通过电极间电介质与屏蔽电极隔离。形成在沟槽上方延伸的互连层。互连层通过电介质层与有源区中的栅电极隔离，并且与有源区分离的屏蔽接触区中的屏蔽电极接触。互连层与屏蔽接触区中的相邻沟槽之间的台面表面接触。
在一种实施方式中，在屏蔽接触区中相邻沟槽之间延伸的台面表面与互连层之间形成肖特基接触。在另一实施方式中，在屏蔽接触区中相邻沟槽之间延伸的部分台面表面与互连层之间形成肖特基接触。
在又一实施方式中，互连层与有源区中的相邻沟槽之间的台面表面接触。在有源中相邻沟槽之间延伸的部分台面表面与互连层之间形成肖特基接触。
下文的详细描述和附图提供了对本主题的本质和优势的透彻理解。
附图说明
在附图中，为了清晰可能对层以及区的厚度进行了放大。通篇附图中，相同的参考标号用于指代相同的元件。
图1示出了根据本发明实施方式的示例性半导体芯片的简化顶视图；
图2示出了根据本发明实施方式的图1的示例性半导体芯片一部分的放大图；
图3示出了根据本发明实施方式的图1的示例性半导体芯片一部分的简化截面视图；
图4示出了根据本发明实施方式的图1的示例性半导体芯片的另一部分的简化截面视图；
图5示出了根据本发明实施方式的图1的示例性半导体芯片的另一部分的简化截面视图；
图6示出了根据本发明实施方式的图1的示例性半导体芯片的另一部分的简化截面视图；
图7示出了根据本发明另一实施方式的示例性半导体芯片的简化顶视图；
图8示出了根据本发明实施方式的图7的示例性半导体芯片的一部分的放大图；
图9示出了根据本发明实施方式的图7的示例性半导体芯片的另一部分的简化截面视图；以及
图10A至图10F示出了在用于形成根据本发明实施方式的屏蔽栅极结构的过程的各步骤处的简化截面视图。
具体实施方式
根据本发明的实施方式，提供了改进的屏蔽栅极MOSFET。一些实施方式包括了在有源区中具有屏蔽接触的屏蔽栅极MOSFET结构。有源区中的屏蔽接触能够降低屏蔽电阻。其他实施方式包括了单片集成的肖特基二极管以及在屏蔽接触区中包括肖特基二极管的屏蔽栅极MOSFET。屏蔽接触区中的肖特基二极管能增大该芯片的额定电流，并减小芯片的尺寸。下文将对本发明的这些和其他实施方式、以及其他特征和优势进行更为详细的描述。
图1示出了根据本发明实施方式的示例性半导体芯片100的简化顶视图。应当理解，为便于说明因而对半导体芯片100进行了简化。例如，未示出与半导体芯片100相关的栅极垫。半导体芯片100还包括未示出但本领域普通技术人员应知晓的其他部分和区域。
半导体芯片100包括有源区102，该有源区包含了形成有源器件的台面和沟槽(图2所示)阵列。有源器件被配置为在导通状态下传导电流。半导体芯片100还可以包括设置在接近有源区102中心的栅极通路104。栅极通路104可垂直于沟槽延伸并接触各沟槽中的栅电极。栅极通路104能减小栅极接触之间的距离，从而减小栅极电阻。
半导体芯片100还包括多个屏蔽接触区106。在图1所示的示例性实施方式中，屏蔽接触区106周期性形成在有源区102内。如下文更全面的说明，屏蔽接触区106能为屏蔽电极与互连层之间的接触提供区域。屏蔽接触区106中的互连层与屏蔽电极之间的接触能减小屏蔽接触之间的距离，从而减小屏蔽电阻。在图2的放大图中示出了有源区102和屏蔽接触区106的一部分108。
图2示出了根据本发明实施方式的半导体芯片100的一部分108的放大图。通过图2中的虚线描绘了屏蔽接触区106在部分108中区域的轮廓。虚线以内的区域与屏蔽接触区106有关，而虚线以外的区域与有源区102(图2中未标注)有关。沟槽210延伸通过有源区102和屏蔽接触区106。屏蔽电极和栅电极沿着各沟槽210在屏蔽接触区106外部的部分延伸，而屏蔽电极沿着各沟槽210在屏蔽接触区106内的部分延伸。各沟槽210在屏蔽接触区106内的部分可被称作接触沟槽。如下文所述，互连层可与沟槽210在屏蔽接触区106内的部分中的屏蔽电极接触。
图2示出了延伸通过有源区102的沟槽212。各沟槽212包括屏蔽电极和栅电极。
图2还示出了大致垂直于沟槽210和沟槽212延伸的交叉沟槽(crosstrench)214。交叉沟槽214可在如图2所示的屏蔽接触区106的每侧延伸。各交叉沟槽214均包括与沟槽210和沟槽212中的栅电极接触的栅电极。各交叉沟槽214还包括与沟槽210和沟槽212中的屏蔽电极接触的屏蔽电极。因为沟槽210中的栅电极并不延伸通过屏蔽接触区106，所以交叉沟槽214中的栅电极提供了在屏蔽接触区106的各侧的栅电极之间的接触。同时，由于屏蔽接触区106并不是连续地横跨有源区102，所以交叉沟槽214中的屏蔽电极提供了对于沟槽212中的屏蔽电极的接触。
图2还示出了主要位于屏蔽接触区106内的台面区216和位于屏蔽接触区106外部的台面区218。如下文更为全面地描述，肖特基二极管可以形成在台面区216和台面区218上。图2为接下来将讨论的半导体芯片100的多个截面提供了参照点。
图3示出了根据本发明实施方式的图1的示例性半导体芯片100一部分的简化截面视图。图3的中心示出了一部分屏蔽接触区106，而且在屏蔽接触区106的各侧示出了一部分有源区102。屏蔽接触区106中的各沟槽210包括了通过屏蔽电介质330与半导体区326绝缘的屏蔽电极320。各屏蔽电极320的顶部可接触互连层328。台面区216在相邻沟槽210之间延伸。在一个实施方式中，互连层328可包括金属，屏蔽接触区106可包括设置在沟槽210之间的肖特基二极管。该肖特基二极管包括在半导体区326与互连层328之间沿着台面区216表面的肖特基接触。在一个实施方式中，台面区216的一部分包括肖特基二极管。该肖特基接触可沿着台面区216的整个长度或沿着台面区216的一部分延伸。肖特基二极管的密度可随具体应用而改变。
有源区102中的各个沟槽212均包括沟槽底部的屏蔽电极322以及沟槽顶部的栅电极324。屏蔽电极322通过屏蔽电介质330与半导体区326绝缘。如图3所示，屏蔽电介质330凹进沟槽212并延伸至接近沟槽210的顶部。电极间电介质层332在屏蔽电极与栅电极之间延伸。栅极电介质层334沿着沟槽212的顶侧壁延伸。电介质层336在栅电极324顶部上方延伸以将栅电极324与互连层328隔离。
有源区102还包括设置在半导体区326顶部的P型体区338。N型源区340设置在体区338上方。在一些实施方式中，台面区218如图3所示凹陷，且互连层328在台面区218表面处与源区340和P+型重体区342接触。
图4示出了根据本发明实施方式的图1的示例性半导体芯片100的另一部分的简化截面视图。图4所示的截面是沿着与图3相同的线截取的。在图4所示的实施方式中，互连层328包括金属，有源区102可以包括设置在部分相邻沟槽212之间的肖特基二极管。肖特基二极管包括在半导体区326与互连层328之间沿着台面区218表面的肖特基接触。肖特基二极管的密度可随具体应用而改变。如图4所示，形成肖特基二极管的部分有源区102可不包括体区、源区或重体区。然而，可取决于具体应用来形成针对肖特基接触的掺杂区。
图5示出了根据本发明实施方式的图1的示例性半导体芯片100的另一部分的简化截面视图。图5中所示的半导体芯片100的截面沿着沟槽210的长度延伸。沟槽210延伸通过接触区106和有源区102。图5示出了在沟槽210下方延伸的半导体区326以及沿着沟槽210底部延伸的屏蔽电介质330。在屏蔽接触区106中，互连层328可沿着沟槽的上表面接触屏蔽电极320。作为选择，屏蔽电极320也可凹陷，而且与互连层328的接触也可在沟槽内部。在有源区102中，屏蔽电极320在栅电极524下方延伸。栅电极524可通过沿着底部的电极间电介质层532以及沿着侧边的栅极电介质层534与屏蔽电极320隔离。栅电极524可通过电介质层536与互连层328隔离。
图6示出了根据本发明实施方式的图1的示例性半导体芯片100的另一部分的简化截面视图。图6所示的半导体芯片100的截面沿着屏蔽接触区106中的台面区216以及沿着有源区102中的台面区218延伸。图6示出了在屏蔽接触区106的各侧的交叉沟槽214。交叉沟槽214可包括设置在沟槽底部的屏蔽电极622以及沟槽顶部的栅电极624。屏蔽电极622可通过屏蔽电介质630与半导体区326绝缘。电极间电介质层632可在屏蔽电极和栅电极之间延伸。栅电介质层634可沿着栅电极624与半导体区326之间的沟槽214的侧壁延伸。电介质层636可在栅电极624顶部上方延伸，从而将栅电极624与互连层328隔离。互连层328可接触台面区216的表面。如上所述，一些实施方式包括沿着台面区216设置的肖特基二极管。
有源区102可包括设置在半导体区326顶部的体区338和设置在体区338上方的源区340。作为选择，一些实施方式可包括如上所述以及如图4所示的沿着台面区218设置的肖特基二极管。
图7示出了根据本发明另一实施方式的示例性半导体芯片700的简化顶视图。半导体芯片700包括形成有源器件的、包括了台面和沟槽阵列(图8所示)的有源区702。该有源器件被配置为在导通状态下传导电流。半导体芯片700还可包括设置在接近有源区702中心的栅极通路704。栅极通路704可垂直于沟槽延伸，并接触各个沟槽中的栅电极。栅极通路704能减小栅极接触之间的距离，从而减小栅极电阻。
半导体芯片700还包括屏蔽接触区706。在图7所示的示例性实施方式中，在有源区702内，屏蔽接触区706大致平行于栅极通路704延伸。如下文更全面地说明，屏蔽接触区706能为屏蔽电极与互连层之间的接触提供区域。屏蔽接触区706中，屏蔽电极与互连层之间的接触能减小屏蔽接触之间的距离，从而减小屏蔽电阻。在图8中的放大视图中示出了有源区702和其中一个屏蔽接触区706的一部分708。
图8示出了根据本发明实施方式的图7的示例性半导体芯片700的一部分708的放大图。由图8中的虚线描绘了部分708中的屏蔽接触区706的区域轮廓。虚线以内的区域与屏蔽接触区706有关，而虚线以外的区域与有源区702(图8未标注)有关。沟槽810延伸通过有源区702和屏蔽接触区706。屏蔽电极和栅电极可沿着各沟槽810在屏蔽接触区706以外的部分延伸，而屏蔽电极可沿着各沟槽810在屏蔽接触区706以内的部分延伸。互连层可接触屏蔽接触区706中的沟槽810中的屏蔽电极。尽管在图8的示例性实施方式中未示出，但也可以采用交叉沟槽。
图8还示出了延伸通过有源区702和屏蔽接触区706的台面区816。如下文更为全面地说明，肖特基二极管可形成在台面区816上。图8为接下来将要讨论的半导体芯片700的截面提供了参照点。
图9示出了根据本发明实施方式的图7的示例性半导体芯片700的一部分简化截面视图。图9所示的半导体芯片700的截面沿着垂直于沟槽810和台面区816的屏蔽接触区706延伸。屏蔽接触区706中的各个沟槽810可包括通过屏蔽电介质930与半导体区926绝缘的屏蔽电极920。各屏蔽电极920的顶部可接触互连层928。台面区816可在相邻沟槽810之间延伸。在一个实施方式中，互连层928可包括金属，接触区706可包括设置在沟槽810之间的肖特基二极管。该肖特基二极管包括在半导体区926与互连层928之间沿着台面区816表面的肖特基接触。在一个实施方式中，台面区816的一部分包括肖特基二极管。肖特基接触可沿着台面区816的整个长度或沿着台面区816的一部分延伸。肖特基二极管的密度可随具体应用而改变。
图10A至图10F示出了在用于形成根据本发明实施方式的屏蔽栅极结构的过程的各步骤处的简化截面视图。在图10A中，提供半导体区1026作为形成屏蔽栅极结构的基底。在一个实施方式中，半导体区1026包括形成在高掺杂N+型衬底上的N型外延层。可利用许多已知技术中的任何一种形成延伸至半导体区1026的沟槽1010和沟槽1012。例如，可在半导体区1026表面上形成硬掩膜和光刻胶层(未示出)，并可使用常规的光刻和蚀刻技术来形成沟槽。
在图10B中，沿着沟槽1010和沟槽1012的侧壁和底部形成屏蔽电介质层1030。可利用常规的热氧化或化学气相沉积(CVD)工艺形成屏蔽电介质层1030。
在图10C中，可利用常规的多晶硅沉积和蚀刻技术在沟槽1010中形成屏蔽电极1020并且在沟槽1012中形成屏蔽电极1022。例如，可利用常规的多晶硅沉积工艺在沟槽1010和沟槽1012中沉积多晶硅层。可利用已知的蚀刻和/或化学机械抛光(CMP)技术除去在台面区1016和台面区1018上方延伸的多晶硅。在一个实施方式中，可利用已知技术(例如，掩膜沉积、图案化、蚀刻)在屏蔽接触区1006上方形成掩膜层(未示出)，并且可利用常规的蚀刻工艺使多晶硅凹进沟槽1012以形成屏蔽电极1022。在多晶硅凹陷蚀刻过程中，掩膜层可覆盖屏蔽接触区1006。
在图10D中，可利用许多已知技术中的任何一种在沟槽1012中形成电极间电介质层1032、栅极电介质层1034、栅电极1024和电介质层1036。可利用常规的注入和扩散工艺来形成体区1038和源区1040。可利用已知的掩模技术阻止对屏蔽接触区1006的注入。
在图10E中，可利用常规的接触蚀刻工艺使台面区1018凹进有源区1002。在一个实施方式中，可利用已知的掩模技术在接触蚀刻工艺期间对屏蔽接触区1006进行掩模。可利用常规的注入和扩散工艺形成重体区1042。在重体注入工艺期间，可对屏蔽接触区1006中的台面区1016进行掩模。可利用第二接触蚀刻从屏蔽接触区1006中除去残余层。可利用已知的沉积技术在有源区1002和屏蔽接触区1006上方形成互连层(未示出)。互连层可与有源区1002中的源区1040和重掺杂体区1042接触。互连层还可与屏蔽接触区1006中的屏蔽电极1020和台面区1016接触。如上所述，互连层可包括金属，肖特基二极管可沿着屏蔽接触区1006中的一个或多个台面区1016或有源区1002中的台面区1018形成。
图10F中所示结构可利用选择性的接触蚀刻工艺而非上述关于图10E的接触蚀刻工艺形成。该选择性的接触蚀刻工艺可使台面区1018在有源区1002中凹进，并且使台面区1016和屏蔽电极1020在屏蔽接触区1006中凹进。该选择性的接触蚀刻工艺可利用常规接触蚀刻工艺使台面区1018在有源区1002中凹进，并且使台面区1016和屏蔽电极1020在屏蔽接触区1006中凹进。重体区1042可利用常规的注入和扩散工艺形成。可利用已知的掩模技术来阻止对于屏蔽接触区1006的注入。可利用已知的沉积技术在有源区1002和屏蔽接触区1006上方形成互连层(未示出)。该互连层可在有源区1002中接触源区1040和重体区1042。该互连层还可在屏蔽接触区中接触屏蔽电极1020和台面区1016。如上所述，该互连层可包括金属，肖特基二极管可沿着屏蔽接触区1006中的一个或多个台面区1016或有源区1002中的台面区1018形成。
本发明的实施方式提供了屏蔽栅极结构，在其他益处和特征中，该结构获得了减小的屏蔽电阻(通过在有源区内形成屏蔽接触和/或通过采用具有屏蔽接触区的交叉沟槽)、减小的栅极电阻(通过采用具有屏蔽接触区的交叉沟槽)、增大的额定电流(通过在屏蔽接触区中集成肖特基二极管)和减小的芯片尺寸(通过在有源区内形成屏蔽接触和/或通过在屏蔽接触区内形成肖特基二极管)。而且，本发明的实施方式还提供了如下的灵活性：可根据针对具体应用所需要的屏蔽电阻来形成任意数量或构造的屏蔽接触区。同样，也可以在屏蔽接触区和有源区中形成任意数量的肖特基二极管。
尽管本发明的各种实施方式主要以N沟道屏蔽栅极MOSFET的内容进行描述，但是这些实施方式可以在各种各样的其他类型的器件中实施，例如P-沟道屏蔽栅极MOSFET(即，除了硅区域的导电类型颠倒之外，结构类似于上述MOSFET的晶体管)；N-沟道屏蔽栅极IGBT(即，除了使用P-型衬底代替N型衬底之外，结构类似于上述MOSFET的晶体管)；P-沟道屏蔽栅极IGBT(即，除了衬底保持N-型之外，结构类似于上述MOSFET，但具有相反导电类型的硅区的晶体管)；以及以上器件的超结(superjunction)变形(即，具有交替导电型的列的器件)。
另外，尽管上述各种实施方式是在传统硅中实现的，但这些实施方式及其显而易见的变形还可以在碳化硅、砷化镓、氮化镓、金刚石或其他半导体材料中实现。此外，在不背离本发明范围的情况下，本发明的一个或多个实施方式的特征可以与本发明的其他实施方式的一个或多个特征相结合。
应当理解的是，以上所作描述仅是示例性的，而且本发明的范围并不局限于这些具体的实例。基于本申请公开内容可以形成各种变形、修改、改编和等效布置，并且落入本发明和所附权利要求的范畴之内。

Claims (20)

1.一种半导体结构，包括：
有源区，包括延伸至半导体区的沟槽，各个沟槽包括在所述沟槽底部的屏蔽电极、位于所述屏蔽电极上方在所述沟槽顶部的栅电极以及在所述屏蔽电极与所述栅电极之间延伸的电极间电介质层；
屏蔽接触区，邻近所述有源区，所述屏蔽接触区包括延伸至所述半导体区的至少一个接触沟槽，其中，所述屏蔽电极从所述有源区中的至少一个所述沟槽沿着所述接触沟槽的长度延伸；以及
互连层，在所述有源区和所述屏蔽接触区上方延伸，其中，在所述有源区中，所述互连层通过电介质层与各个所述沟槽中的所述栅电极隔离，所述互连层与邻近所述沟槽的所述半导体区的台面表面接触，并且在所述屏蔽接触区中，所述互连层与邻近所述接触沟槽的所述半导体区的所述台面表面和所述屏蔽电极接触。
2.根据权利要求1所述的半导体结构，其中，所述有源区中的至少一个所述沟槽延伸至所述屏蔽接触区并且与所述接触沟槽相接。
3.根据权利要求1所述的半导体结构，其中，所述有源区中的至少一个所述沟槽未延伸至所述屏蔽接触区。
4.根据权利要求1所述的半导体结构，其中，所述有源区中的各个所述沟槽在第一方向上延伸，所述有源区还包括大致垂直于所述沟槽延伸的至少一个交叉沟槽，其中，所述交叉沟槽中的栅电极与至少一个所述沟槽中的所述栅电极相接。
5.根据权利要求1所述的半导体结构，其中，所述屏蔽接触区中的所述屏蔽电极从所述接触沟槽的底部延伸至所述接触沟槽的顶部。
6.根据权利要求1所述的半导体结构，其中，在所述屏蔽接触区中，所述互连层与邻近所述接触沟槽的所述半导体区的所述台面表面接触以在之间形成肖特基接触。
7.根据权利要求1所述的半导体结构，其中，所述屏蔽接触区包括由所述半导体区的所述台面表面分离的多个接触沟槽，其中，肖特基接触形成在所述互连层与部分所述台面表面之间。
8.根据权利要求1所述的半导体结构，其中，在所述有源区中，肖特基接触形成在所述互连层与部分所述台面表面之间。
9.根据权利要求1所述的半导体结构，其中，所述有源区还包括位于所述半导体区中的体区和位于邻近各个沟槽的所述体区中的源区。
10.一种半导体结构，包括：
第一有源区和第二有源区，均包括延伸至半导体区的沟槽，其中，各个沟槽包括在所述沟槽底部的屏蔽电极、位于所述屏蔽电极上方在所述沟槽顶部的栅电极以及在所述屏蔽电极与所述栅电极之间延伸的电极间电介质层；
屏蔽接触区，在所述第一有源区和第二有源区之间，所述屏蔽接触区包括延伸至所述半导体区的至少一个接触沟槽，其中，所述屏蔽电极从所述第一有源区中的至少一个所述沟槽沿着所述接触沟槽的长度延伸；以及
互连层，在所述第一有源区和第二有源区以及所述接触区上方延伸，其中，在所述第一有源区和第二有源区中，所述互连层通过电介质层与各个所述沟槽中的所述栅电极隔离，而且所述互连层与邻近所述沟槽的所述半导体区的台面表面接触，并且在所述屏蔽接触区中，所述互连层与邻近所述接触沟槽的所述半导体区的所述台面表面和所述屏蔽电极接触。
11.根据权利要求10所述的半导体结构，其中，所述第一有源区中的至少一个所述沟槽延伸至所述屏蔽接触区并且与所述接触沟槽相接。
12.根据权利要求10所述的半导体结构，其中，所述屏蔽接触区中的所述屏蔽电极从所述接触沟槽的底部延伸至所述接触沟槽的顶部。
13.根据权利要求10所述的半导体结构，其中，在所述屏蔽接触区中，所述互连层接触邻近所述接触沟槽的所述半导体区的所述台面表面从而在之间形成肖特基接触。
14.根据权利要求10所述的半导体结构，其中，所述屏蔽接触区包括由所述半导体区的所述台面表面分离的多个接触沟槽，其中，肖特基接触形成在所述互连层与部分所述台面表面之间。
15.根据权利要求10所述的半导体结构，其中，在所述第一有源区中，肖特基接触形成在所述互连层与部分所述台面表面之间。
16.根据权利要求10所述的半导体结构，其中，所述第一有源区和第二有源区还包括在所述半导体区中的体区和位于邻近各个沟槽的所述体区中的源区。
17.一种形成屏蔽栅极MOSFET的方法，所述方法包括：
在半导体区中形成沟槽；
在各个沟槽中形成屏蔽电极；
在部分沟槽中形成栅电极，所述部分沟槽形成有源区，其中，各栅电极设置在所述屏蔽电极上方并且通过电极间电介质与所述屏蔽电极隔离；以及
形成在所述沟槽上方延伸的互连层，所述互连层通过电介质层与所述有源区中的所述栅电极隔离，所述互连层接触在与所述有源区分离的屏蔽接触区中的所述屏蔽电极，而且接触所述屏蔽接触区中相邻沟槽之间的台面表面。
18.根据权利要求17所述的方法，还包括：
在所述屏蔽接触区中的相邻沟槽之间延伸的所述台面表面与所述互连层之间形成肖特基接触。
19.根据权利要求17所述的方法，还包括：
在所述屏蔽接触区中的相邻沟槽之间延伸的部分所述台面表面与所述互连层之间形成肖特基接触。
20.根据权利要求17所述的方法，其中，所述互连层接触所述有源区中的相邻沟槽之间的台面表面，所述方法还包括：
在所述有源区中的相邻沟槽之间延伸的部分所述台面表面与所述互连层之间形成肖特基接触。
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