KR20120053007A - 쉴드형 게이트 ｍｏｓｆｅｔ 내 쉴드 콘택들 - Google Patents

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Abstract

반도체 구조물은 반도체 영역 내로 연장되는 트렌치들을 포함하는 활성 영역을 포함한다. 각각의 트렌치는 쉴드 전극 및 게이트 전극을 포함한다. 또한 반도체 구조물은 활성 영역과 인접한 쉴드 콘택 영역도 포함한다. 쉴드 콘택 영역은 반도체 영역 내로 연장되는 적어도 하나의 콘택 트렌치를 포함한다. 활성 영역 내 트렌치들 중 적어도 하나로부터의 쉴드 전극은 콘택 트렌치의 길이를 따라 연장된다. 또한 반도체 구조물은 활성 영역 및 쉴드 콘택 영역 상으로 연장되는 배선층을 포함한다. 활성 영역에서, 배선층은 유전층에 의해 각각의 트렌치 내 게이트 전극으로부터 분리되고 트렌치들과 인접한 반도체 영역의 메사 표면들과 접촉한다. 쉴드 콘택 영역에서, 배선층은 콘택 트렌치와 인접한 반도체 영역의 메사 표면들 및 쉴드 전극과 접촉한다.

Description

쉴드형 게이트 ＭＯＳＦＥＴ 내 쉴드 콘택들{Shield contacts in a shielded gate MOSFET}
본 기술 사상은 일반적으로 반도체 전력 소자 기술에 관한 것이고, 특히 쉴드형 게이트 메탈-옥사이드-반도체 전계 효과 트랜지스터들(metal-oxide-semiconductor field effect transistors, 이하 'MOSFETs'라 지칭함) 내 쉴드 콘택들(shield contacts)의 형성 방법들 및 구조들에 관한 것이다.
전형적인 쉴드형 게이트 MOSFET 다이는 메사들(mesas)의 어레이를 포함하는 활성 영역 및 활성 소자들을 형성하는 트렌치들을 포함한다. 쉴드 전극들은 상기 트렌치들의 하부 부분에 배치되고, 게이트 전극들은 상기 쉴드 전극들 상에서 상기 트렌치들의 상부 부분에 배치된다. 상기 활성 소자들은 ON-상태에서 전류를 도통하도록 구성된다. 전형적으로 상기 활성 영역은 전류를 도통하도록 의도되지 않은 비활성 배선 영역(interconnect region)에 의해 둘러싸인다. 상기 배선 영역은 상기 활성 영역 내 상기 게이트 및 쉴드 전극들과의 전기적 콘택들을 제공하도록 구성된다. 전형적으로, 게이트 런너들(gate runners)로 불리우는 배선 영역 내의 하나 이상의 도전성 물질 스트라이프들은 상기 활성 영역 내의 게이트 전극들과 전기적 콘택을 이룬다. 각각의 게이트 런너는 일반적으로 상기 배선 영역 내 위치된 게이트 패드와 전기적으로 연결된다. 전형적으로, 쉴드 런너들(shield runners)로 불리우는 하나 이상의 도전성 물질 스트라이프들은 상기 배선 영역 내 상기 게이트 런너들과 평행하게 배치된다. 상기 쉴드 런너들은 상기 게이트 런너들로부터 분리되고 상기 활성 영역 내 상기 쉴드 전극들과 전기적 콘택을 이룬다. 전형적으로, 상기 쉴드 런너들은 소스 도전층 또는 쉴드 패드와 체결된다.
상기 배선 영역 내 상기 게이트 및 쉴드 런너들을 위치시킴으로써, 상기 활성 영역 내 구역들이 활성 소자들을 위해 마련된다. 그러나 이는 게이트 및 쉴드 저항의 증가를 야기하는데, 상기 게이트 및 쉴드 전극들로의 콘택이 상기 배선 영역 내 다이의 에지를 따라 위치되기 때문이다. 따라서, 당해 기술분야에서 낮은 게이트 및 쉴드 저항을 갖는 개선된 쉴드형 게이트 MOSFET들이 필요하다.
따라서, 본 발명이 해결하려는 과제는, 낮은 게이트 및 쉴드 저항을 갖는 쉴드형 게이트 MOSFET을 제공하는 것이다.
본 발명의 실시예에 따르면, 반도체 구조물은 반도체 영역 내로 연장되는 트렌치들을 포함하는 활성 영역을 포함한다. 각각의 트렌치는 상기 트렌치의 하부 부분 내의 쉴드 전극, 상기 쉴드 전극 상의 상기 트렌치의 상부 부분 내의 게이트 전극, 상기 쉴드 전극과 상기 게이트 전극 사이로 연장된 전극-간 유전층을 포함한다. 또한, 상기 반도체 구조물은 상기 활성 영역과 인접한 쉴드 콘택 영역도 포함한다. 상기 쉴드 콘택 영역은 상기 반도체 영역 내로 연장되는 적어도 하나의 콘택 트렌치를 포함한다. 상기 활성 영역 내 상기 트렌치들 중 적어도 하나로부터의 상기 쉴드 전극은 상기 콘택 트렌치의 길이를 따라 연장된다. 또한, 상기 반도체 구조물은 상기 활성 영역 및 상기 쉘드 콘택 영역 상으로 연장되는 배선층도 포함한다. 상기 활성 영역 내에서, 상기 배선층은 유전층에 의해 상기 트렌치들 각각 내의 상기 게이트 전극으로부터 분리되고, 상기 배선층은 상기 트렌치들과 인접한 상기 반도체 영역의 메사 표면들과 접촉한다. 상기 쉴드 콘택 영역 내에서, 상기 배선층은 상기 콘택 트렌치와 인접한 상기 반도체 영역의 상기 메사 표면들 및 상기 쉴드 전극과 접촉한다.
일 실시예에서, 상기 활성 영역 내 상기 트렌치들 중 적어도 하나는 상기 쉴드 콘택 영역 내로 연장되고 상기 콘택 트렌치와 접촉한다. 다른 실시예에서, 상기 활성 영역 내 상기 트렌치들 중 적어도 하나는 상기 쉴드 콘택 영역 내로 연장되지 않는다.
다른 실시예에서, 상기 활성 영역 내 상기 트렌치들 각각은 제1 방향으로 연장되고, 상기 활성 영역은 상기 트렌치들과 실질적으로 수직하게 연장되는 적어도 하나의 교차 트렌치를 더 포함한다. 상기 교차 트렌치 내의 게이트 전극은 상기 트렌치들 중 적어도 하나 내의 상기 게이트 전극과 접촉한다.
다른 실시예에서, 상기 쉴드 콘택 영역 내에서, 상기 배선층은, 그 사이에 쇼트키 콘택들을 형성하기 위해 상기 콘택 트렌치와 인접한 상기 반도체 영역의 상기 메사 표면들과 접촉한다.
다른 실시예에서, 상기 쉴드 콘택 영역은 상기 반도체 영역의 상기 메사 표면들에 의해 이격된 복수의 콘택 트렌치들을 포함하고, 쇼트키 콘택들은 상기 배선층과 상기 메사 표면들의 부분 사이에 형성된다.
또 다른 실시예에서, 쇼트키 콘택들은 상기 배선층과 상기 메사 표면들의 부분 사이에 형성된다.
본 발명의 다른 실시예에 따르면, 반도체 구조물이 다음과 같이 형성된다. 트렌치들이 반도체 영역 내에 형성되고 쉴드 전극이 각각의 트렌치 내에 형성된다. 활성 영역을 형성하는 상기 트렌치들의 부분 내에 게이트 전극들이 형성된다. 각각의 게이트 전극은 상기 쉴드 전극 상으로 배치되고 전극-간 유전체에 의해 상기 쉴드 전극으로부터 분리된다. 배선층은 상기 트렌치들 상으로 연장되도록 형성된다. 상기 배선층은 유전층에 상기 활성 영역 내의 상기 게이트 전극들로부터 분리되고, 상기 활성 영역으로부터 이격된 쉴드 콘택 영역 내 상기 쉴드 전극들과 접촉한다. 상기 배선층은 상기 쉴드 콘택 영역 내 인접 트렌치들 사이의 메사 표면들과 접촉한다.
일 실시예에서, 쇼트키 콘택들이 상기 쉴드 콘택 영역 내 인접 트렌치들 사이로 연장되는 상기 메사 표면들과 상기 배선층 사이에 형성된다. 다른 실시예에서, 쇼트키 콘택들은 상기 쉴드 콘택 영역 내 인접 트렌치들 사이로 연장되는 상기 메사 표면들의 부분과 상기 배선층 사이에 형성된다.
또 다른 실시예에서, 상기 배선층은 상기 활성 영역 내 인접 트렌치들 사이의 메사 표면들과 접촉한다. 쇼트키 콘택들은 상기 활성 영역 내 인접 트렌치들 사이로 연장되는 상기 메사 표면들의 부분과 상기 배선층 사이에 형성된다.
이하의 상세한 설명 및 첨부의 도면들은 본 기술 사상의 특성과 이점들에 대한 더 나은 이해를 제공한다.
본 발명의 실시예들은, 다른 이점들 및 특징들 중에서도, (활성 영역 내 쉴드 콘택들을 형성함으로써 및/또는 쉴드 콘택 영역들과의 교차 트렌치들을 이용함으로써) 쉴드 저항이 감소되었고, (쉴드 콘택 영역들과의 교차 트렌치들을 이용함으로써) 게이트 저항이 감소되었으며, (쉴드 콘택 영역들 내에 쇼트키 다이오드들을 집적함으로써) 전류 용량을 증가시키고, (활성 영역 내에 쉴드 콘택들을 형성함으로써 및/또는 쉴드 콘택 영역 내에 쇼트키 다이오드들을 형성함으로써) 다이 크기를 줄였다는 이점을 갖는 쉴드형 게이트 구조물들을 제공한다.
또한, 본 발명의 실시예들은, 특정 응용제품을 위한 바람직한 쉴드 저항에 따라, 임의의 수 또는 구성의 쉴드 콘택 영역들이 형성될 수 있다는 유연성을 제공한다. 또한, 임의의 수의 쇼트키 다이오드들이 쉴드 콘택 영역들 내에 그리고 활성 영역들 내에 형성될 수 있다.
도면들에서, 영역들 및 층들의 두께들은 명확성을 위해 과장될 수 있다. 상기 도면들 전체에 걸쳐 동일한 부재번호들은 동일한 요소들을 지칭하는데 사용된다.
도 1은 본 발명의 실시예에 따른 예시적인 반도체 다이의 평면도를 개략적으로 나타낸다.
도 2는 본 발명의 실시예에 따른 도 1의 예시적인 반도체 다이의 일부분의 확대도를 나타낸다.
도 3은 본 발명의 실시예에 따른 도 1의 예시적인 반도체 다이의 일부분을 개략적으로 도시한 단면도를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 도 1의 예시적인 반도체 다이의 다른 부분을 개략적으로 도시한 단면도를 나타낸다.
도 5는 본 발명의 일 실시예에 따른 도 1의 예시적인 반도체 다이의 다른 부분을 개략적으로 도시한 단면도를 나타낸다.
도 6은 본 발명의 일 실시예에 따른 도 1의 예시적인 반도체 다이의 다른 부분을 개략적으로 도시한 단면도를 나타낸다.
도 7은 본 발명의 다른 실시예에 따른 예시적인 반도체 다이를 개략적으로 도시한 평면도를 나타낸다.
도 8은 본 발명의 일 실시예에 따른 도 7의 예시적인 반도체 다이의 부분의 확대도를 나타낸다.
도 9는 본 발명의 실시예에 따른 도 7의 예시적인 반도체 다이의 다른 부분을 개략적으로 도시한 단면도를 나타낸다.
도 10a 내지 도 10f는 본 발명의 실시예에 따른 쉴드형 게이트 구조물의 형성을 위한 공정의 다양한 단계들을 개략적으로 나타낸 단면도들이다.
본 발명의 실시예들에 따르면, 개선된 쉴드형 게이트 MOSFET들이 제공된다. 일부 실시예들은 활성 영역들 내 쉴드 콘택들을 포함하는 쉴드형 게이트 MOSFET 구조들을 포함한다. 상기 활성 영역들 내 쉴드 콘택들은 쉴드 저항을 감소시킬 수 있다. 다른 실시예들은 모놀리식으로(monolithically) 집적화된 쇼트키 다이오드들(Schottky diodes) 및 쉴드 콘택 영역들 내 쇼트키 다이오드들을 포함하는 쉴드형 게이트 MOSFET들을 포함한다. 상기 쉴드 콘택 영역들 내 쇼트키 다이오드들은 다이의 전류 용량(current rating)을 증가시킬 수 있고, 다이 크기를 감소시킬 수 있다. 이하에서 다른 특징들 및 이점들뿐만 아니라 본 발명의 이러한 그리고 다른 실시예들이 설명된다.
도 1은 본 발명의 실시예에 따른 예시적인 반도체 다이(100)의 평면도를 개략적으로 나타낸다. 반도체 다이(100)는 도시를 위해 단순화된 것임에 유의한다. 예를 들어, 반도체 다이(100)와 관련된 게이트 패드들이 나타나지 않았다. 또한, 반도체 다이(100)는, 도시되지는 않았지만 당해 기술분야의 통상의 지식을 가진 자에 의해 알려져 있을, 다른 부분들 및 영역들을 포함한다.
반도체 다이(100)는 활성 소자들을 형성하는 (도 2에 나타난) 메사들의 어레이 및 트렌치들을 포함하는 활성 영역(102)을 포함한다. 상기 활성 소자들은 ON-상태에서 전류를 도통하도록 구성된다. 또한, 반도체 다이(100)는 활성 영역(102)의 중심 부근에 배치된 게이트 런너(104)도 포함할 수 있다. 게이트 런너(104)는 상기 트렌치들과 수직하게 연장될 수 있고, 각각의 트렌치 내 게이트 전극과 접촉할 수 있다. 게이트 런너(104)는 게이트 콘택들 사이의 거리를 감소시킬 수 있고, 그에 따라 게이트 저항이 감소된다.
또한, 반도체 다이(100)는 복수의 쉴드 콘택 영역들(106)을 포함한다. 도 1에 나타난 예시적인 실시예에서, 쉴드 콘택 영역들(106)이 활성 영역(102) 내에 주기적으로 형성된다. 이하에서 더욱 구체적으로 설명된 바와 같이, 쉴드 콘택 영역들(106)은 쉴드 전극들과 배선층 사이의 콘택을 위한 영역을 제공할 수 있다. 쉴드 콘택 영역들(106) 내 쉴드형 전극들과 배선층 사이의 콘택은 쉴드 콘택들 사이의 거리를 감소시킬 수 있고 그에 따라 쉴드 저항이 감소된다. 활성 영역(102)의 일부분(108) 및 쉴드 콘택 영역(106)의 확대도가 도 2에 나타난다.
도 2는 본 발명의 실시예에 따른 반도체 다이(100)의 일부분(108)의 확대도이다. 도 2에서 일부분(108) 내의 쉴드 콘택 영역(106)의 구역이 점선으로 경계된다. 상기 점선 내 구역은 쉴드 콘택 영역(106)과 관련되는 반면에, 상기 점선 바깥쪽 구역(도 2에서는 나타나지 않음)은 활성 영역(102)과 관련된다. 트렌치들(210)은 활성 영역(102) 및 쉴드 콘택 영역(106)을 통해 연장된다. 쉴드 콘택 영역(106)의 바깥쪽에 있는 각각의 트렌치(210)의 부분을 따라서 쉴드 전극 및 게이트 전극이 연장되는 반면에, 쉴드 콘택 영역(106) 내에 있는 각각의 트렌치(210)의 부분을 따라서는 쉴드 전극이 연장된다. 쉴드 콘택 영역(106) 내에 있는 각각의 트렌치(210)의 부분은 콘택 트렌치로 지칭될 수 있다. 후술할 바와 같이, 배선층은 쉴드 콘택 영역(106) 내에 있는 트렌치들(210)의 부분 내 쉴드 전극들과 접촉할 수 있다.
도 2는 활성 영역(102)을 통해 연장되는 트렌치들(212)을 나타낸다. 각각의 트렌치(212)는 쉴드 전극 및 게이트 전극을 포함한다.
또한, 도 2는 트렌치들(210) 및 트렌치들(212)과 실질적으로 수직하도록 연장되는 교차 트렌치들(cross trench, 214)도 나타낸다. 교차 트렌치들(214)은 도 2에 나타난 바와 같이 쉴드 콘택 영역(106)의 각각의 측면에 연장될 수 있다. 각각의 교차 트렌치(214)는, 트렌치들(210)과 트렌치들(212) 내의 게이트 전극들과 접촉하는, 게이트 전극을 포함한다. 또한, 각각의 교차 트렌치(214)는, 트렌치들(210)과 트렌치들(212) 내의 쉴드 전극들과 접촉하는, 쉴드 전극도 포함한다. 트렌치들(210) 내 게이트 전극들이 쉴드 콘택 영역(106)을 통해 연장되지 않기 때문에, 교차 트렌치들(214) 내 게이트 전극들은 쉴드 콘택 영역(106)의 각각의 측면 상의 게이트 전극들 사이의 접촉을 제공한다. 또한, 쉴드 콘택 영역들(106)이 활성 영역(102)을 거쳐 연속적이지(continuous) 않기 때문에, 교차 트렌치들(214) 내 쉴드 전극들은 트렌치들(212) 내 쉴드 전극들에 접촉을 제공한다.
또한, 도 2는, 대부분이 쉴드 콘택 영역(106) 내에 위치되는 메사 영역들(216) 및 쉴드 콘택 영역(106) 바깥에 위치되는 메사 영역들(218)을 나타낸다. 이하에서 더욱 자세히 설명하겠지만, 쇼트키 다이오드들은 메사 영역들(216) 및 메사 영역들(218) 상에 형성될 수 있다. 도 2는 반도체 다이(100)의 많은 단면들에 대한 참조들(reference points)을 제공하며, 상기 참조들에 대해서는 이후에 논의하기로 한다.
도 3은 본 발명의 실시예에 따른 도 1의 예시적인 반도체 다이(100)의 일부분을 개략적으로 도시한 단면도를 나타낸다. 쉴드 콘택 영역(106)의 부분이 도 3의 중심에 나타나고, 활성 영역(102)의 부분들이 쉴드 콘택 영역(106) 각각의 측면에 나타난다. 쉴드 콘택 영역(106) 내 각각의 트렌치들(210)은 쉴드 유전체(330)에 의해 반도체 영역(326)으로부터 절연된 쉴드 전극(320)을 포함한다. 각각의 쉴드 전극(320)의 상부 부분은 배선층(328)과 접촉할 수 있다. 메사 영역들(216)은 인접 트렌치들(210) 사이로 연장된다. 일 실시예에서, 배선층(328)은 금속을 포함할 수 있고, 쉴드 콘택 영역(106)은 트렌치들(210) 사이에 배치된 쇼트키 다이오드들을 포함할 수 있다. 상기 쇼트키 다이오드들은 메사 영역들(216)의 표면을 따라 형성된 반도체 영역(326)과 배선층(328) 사이의 쇼트키 콘택들을 포함한다. 일 실시예에서, 메사 영역들(216)의 부분은 쇼트키 다이오드들을 포함한다. 상기 쇼트키 콘택들은 전체 길이의 메사 영역들(216)을 따라 또는 메사 영역들(216)의 일부분을 따라 연장될 수 있다. 상기 쇼트키 다이오드들의 밀도는 특정 응용제품들에 따라 변화될 수 있다.
활성 영역(102) 내 트렌치들(212) 각각은 상기 트렌치의 하부 부분 내의 쉴드 전극(322) 및 상기 트렌치의 상부 부분 내의 게이트 전극(324)을 포함한다. 쉴드 전극들(322)은 쉴드 유전체(330)에 의해 반도체 영역(326)으로부터 절연된다. 도 3에 나타난 바와 같이, 쉴드 유전체(330)는 트렌치들(212) 내로 리세스되고 트렌치들(210) 상부에 인접하게 연장된다. 전극-간 유전층(332)은 상기 쉴드 및 게이트 전극들 사이로 연장된다. 게이트 유전층(334)은 트렌치들(212)의 상부 측벽들을 따라 연장된다. 유전층(336)은 게이트 전극들(324)을 배선층(328)으로부터 분리시키기 위해 게이트 전극들(324) 상부 상으로 연장된다.
또한, 활성 영역(102)은 반도체 영역(326)의 상부 부분에 배치된 P-타입 바디 영역들(338)도 포함한다. N-타입 소스 영역들(340)은 바디 영역들(338) 상에 배치된다. 일부 실시예들에서, 도 3에 나타난 바와 같이 메사 영역들(218)이 리세스되고, 배선층(328)은 메사 영역들(218)의 표면에서 P+ 타입 헤비 바디 영역들(342) 및 소스 영역들(340)과 접촉한다.
도 4는 본 발명의 일 실시예에 따른 도 1의 예시적인 반도체 다이(100)의 다른 부분을 개략적으로 도시한 단면도를 나타낸다. 도 4에 나타난 단면은 도 3과 동일한 선을 따른 것이다. 도 4에 나타난 실시예에서, 배선층(328)은 금속을 포함하고 활성 영역(102)은 인접 트렌치들(212)의 부분 사이에 배치된 쇼트키 다이오드들을 포함할 수 있다. 상기 쇼트키 다이오드들은 메사 영역들(218)의 표면을 따라 형성되며 반도체 영역(326) 및 배선층(328) 사이에 배치된 쇼트키 콘택들을 포함한다. 상기 쇼트키 다이오드들의 밀도는 특정 응용제품들에 따라 변화될 수 있다. 도 4에 나타난 바와 같이, 쇼트키 다이오드들이 형성된 활성 영역(102)의 부분들은 바디 영역들, 소스 영역들, 또는 헤비 바디 영역들을 포함하지 않을 수 있다. 그러나, 특정 응용제품들에 따라 쇼트키 콘택을 위해 도핑된 영역이 형성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 1의 예시적인 반도체 다이(100)의 다른 부분을 개략적으로 도시한 단면도를 나타낸다. 도 5에 나타난 반도체 다이(100)의 단면은 트렌치(210)의 길이를 따라 연장된다. 트렌치(210)는 콘택 영역(106) 및 활성 영역(102)을 통해 연장된다. 도 5는 트렌치(210) 및 트렌치(210)의 하부를 따라 연장되는 쉴드 유전체(330) 하부로 연장되는 반도체 영역(326)을 나타낸다. 쉴드 콘택 영역(106)에서, 배선층(328)은 상기 트렌치의 상부 표면을 따라 쉴드 전극(320)과 접촉할 수 있다. 선택적으로, 쉴드 전극(320)은 리세스될 수 있고, 배선층(328)과의 콘택은 상기 트렌치 내부에 존재할 수 있다. 활성 영역(102)에서, 쉴드 전극(320)은 게이트 전극(524) 하부로 연장된다. 게이트 전극(524)은 하부를 따른 전극-간 유전층(532) 및 측면을 따른 게이트 유전층(534)에 의해 쉴드 전극(320)으로부터 분리될 수 있다. 게이트 전극(524)은 유전층(536)에 의해 배선층(328)으로부터 분리될 수 있다.
도 6은 본 발명의 일 실시예에 따른 도 1의 예시적인 반도체 다이(100)의 다른 부분을 개략적으로 도시한 단면도를 나타낸다. 도 6에 나타난 반도체 다이(100)의 단면은 쉴드 콘택 영역(106) 내의 메사 영역(216) 및 활성 영역(102) 내의 메사 영역(218)을 따라 연장된다. 도 6은 쉴드 콘택 영역(106)의 각 측면의 교차 트렌치들(214)을 나타낸다. 교차 트렌치들(214)은 상기 트렌치들의 하부 부분에 배치된 쉴드 전극들(622) 및 상기 트렌치들의 상부 부분의 게이트 전극들(624)을 포함할 수 있다. 쉴드 전극들(622)은 쉴드 유전체(630)에 의해 반도체 영역(326)으로부터 절연될 수 있다. 전극-간 유전층(632)은 상기 쉴드 및 게이트 전극들 사이에 연장될 수 있다. 게이트 유전층(634)은 게이트 전극들(624)과 반도체 영역(326) 사이의 트렌치들(214)의 측벽들을 따라 연장될 수 있다. 게이트 전극들(624)을 배선층(328)으로부터 분리시키기 위해 유전층(636)이 게이트 전극들(624) 상부 상으로 연장될 수 있다. 배선층(328)은 메사 영역(216)의 표면과 접촉할 수 있다. 전술한 바와 같이, 일부 실시예들은 메사 영역들(216)을 따라 배치된 쇼트키 다이오드들을 포함할 수 있다.
활성 영역(102)은 반도체 영역(326)의 상부 부분에 배치된 바디 영역들(338) 및 바디 영역들(338) 상으로 배치된 소스 영역들(340)을 포함할 수 있다. 선택적으로, 일부 실시예들은, 전술한 바와 같이 그리고 도 4에 나타나나 바와 같이 메사 영역들(218)을 따라 배치된 쇼트키 다이오드들을 포함할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 예시적인 반도체 다이(700)를 개략적으로 도시한 평면도를 나타낸다. 반도체 다이(700)는 활성 소자들을 형성하는 (도 8에 나타난) 트렌치들 및 메사들의 어레이를 갖는 활성 영역(702)을 포함한다. 상기 활성 소자들은 ON-상태에서 전류를 도통하도록 구성된다. 또한, 반도체 다이(700)는 활성 영역(702)의 중심과 인접하게 배치된 게이트 런너(704)도 포함할 수 있다. 게이트 런너(704)는 트렌치들과 수직하게 연장될 수 있고 각각의 트렌치 내 게이트 전극과 접촉할 수 있다. 게이트 런너(704)는 게이트 콘택들 사이의 거리를 감소시킬 수 있고, 그에 따라 게이트 저항이 감소된다.
반도체 다이(700)는 쉴드 콘택 영역들(706)도 포함한다. 도 7에 나타난 예시적인 실시예에서, 쉴드 콘택 영역들(706)은 활성 영역(702) 내 게이트 런너(704)와 실질적으로 평행하게 연장된다. 이하에서 더욱 자세히 설명하겠지만, 쉴드 콘택 영역들(706)은 쉴드 전극들과 배선층 사이의 콘택을 위한 구역을 제공할 수 있다. 쉴드 콘택 영역들(706) 내 쉴드 전극들과 배선층 사이의 콘택은 쉴드 콘택들 사이의 거리를 감소시킬 수 있고, 그에 따라 쉴드 저항이 감소된다. 활성 영역(702)의 부분(708) 및 쉴드 콘택 영역들(706) 중 하나의 일부가 도 8의 확대도에 나타난다.
도 8은 본 발명의 일 실시예에 따른 도 7의 예시적인 반도체 다이(700)의 부분(708)의 확대도를 나타낸다. 도 8에서 부분(708) 내 쉴드 콘택 영역(706)의 구역이 점선들로 경계된다. 상기 점선들 내 구역은 쉴드 콘택 영역(706)과 연관되고, 상기 점선들 바깥쪽 구역은 활성 영역(702)(도 8에서는 나타나지 않음)과 연관된다. 트렌치들(810)은 활성 영역(702) 및 쉴드 콘택 영역(706)을 통해 연장된다. 쉴드 콘택 영역(706) 바깥쪽에 있는 각각의 트렌치(810)의 부분을 따라서 쉴드 전극 및 게이트 전극이 연장될 수 있는 반면에, 쉴드 콘택 영역(706) 내에 있는 각각의 트렌치(810)의 부분을 따라서는 쉴드 전극이 연장될 수 있다. 배선층은 쉴드 콘택 영역(706)의 트렌치들(810) 내 쉴드 전극들과 접촉할 수 있다. 비록 도 8의 예시적인 실시예에 나타나지 않았지만, 교차 트렌치들도 또한 활용될 수 있다.
또한, 도 8은 활성 영역(702) 및 쉴드 콘택 영역(706)을 통해 연장되는 메사 영역들(816)을 나타낸다. 이하에서 더욱 자세히 설명하겠지만, 쇼트키 다이오드들이 메사 영역들(816) 상에 형성될 수 있다. 도 8은 반도체 다이(700)의 단면에 대한 참조들을 제공하며, 상기 참조들에 대해서는 이후에 논의하기로 한다.
도 9는 본 발명의 실시예에 따른 도 7의 예시적인 반도체 다이(700)의 일부분을 개략적으로 도시한 단면도를 나타낸다. 도 9에 나타난 반도체 다이(700)의 단면은 트렌치들(810) 및 메사 영역들(816)과 수직한 쉴드 콘택 영역(706)을 따라 연장된다. 쉴드 콘택 영역(706) 내 트렌치들(810) 각각은 쉴드 유전체(930)에 의해 반도체 영역(926)으로부터 절연된 쉴드 전극(920)을 포함할 수 있다. 각각의 쉴드 전극(920)의 상부 부분은 배선층(928)과 접촉할 수 있다. 메사 영역들(816)은 인접 트렌치들(810) 사이에 연장될 수 있다. 일 실시예에서, 배선층(928)은 금속을 포함할 수 있고 콘택 영역(706)은 트렌치들(810) 사이에 배치된 쇼트키 다이오드들을 포함할 수 있다. 상기 쇼트키 다이오드들은 메사 영역들(816)의 표면을 따라 형성된 반도체 영역(926)과 배선층(928) 사이의 쇼트키 콘택들을 포함한다. 일 실시예에서, 메사 영역들(816)의 부분은 쇼트키 다이오드들을 포함한다. 상기 쇼트키 콘택들은 전체 길이의 메사 영역들(816)을 따라 또는 메사 영역들(816)의 일부분을 따라 연장될 수 있다. 상기 쇼트키 다이오드들의 밀도는 특정 응용제품들에 따라 변화될 수 있다.
도 10a 내지 도 10f는 본 발명의 실시예에 따른 쉴드형 게이트 구조물의 형성을 위한 공정의 다양한 단계들을 개략적으로 나타낸 단면도들이다. 도 10a에서, 쉴드형 게이트 구조를 형성하기 위한 기초로서 반도체 영역(1026)이 제공된다. 일 실시예에서, 반도체 영역(1026)은 고농도 도핑된 N+ 타입 기판 상에 형성된 N-타입 에피택셜 층을 포함한다. 트렌치들(1010) 및 트렌치들(1012)은, 많은 알려진 기술들 중 임의의 기술을 사용하여 반도체 영역(1026) 내로 연장되도록 형성될 수 있다. 예를 들어, 하드마스크 및 포토레지스트 층들(미도시)이 반도체 영역(1026)의 표면 상으로 형성될 수 있고, 종래의 포토리소그래피 및 에칭 기술들이 상기 트렌치들을 형성하는데 사용될 수 있다.
도 10b에서, 쉴드 유전층(1030)이 트렌치들(1010) 및 트렌치들(1012)의 하부 및 측벽들을 따라 형성된다. 쉴드 유전층(1030)은 종래의 열 산화(thermal oxide) 또는 화학 기상 증착(chemical vapor deposition, CVD) 공정들을 사용하여 형성될 수 있다.
도 10c에서, 종래의 폴리실리콘 퇴적 및 에칭 기술들이 트렌치들(1010) 내의 쉴드 전극들(1020) 및 트렌치들(1012) 내의 쉴드 전극들(1022)을 형성하는데 사용될 수 있다. 예를 들어, 종래의 폴리실리콘 퇴적 공정을 사용하여 폴리실리콘 층이 트렌치들(101) 및 트렌치들(1012) 내에 퇴적될 수 있다. 알려진 에칭 및/또는 화학 기계 연마(chemical mechanical polishing, CMP) 기술들을 사용하여, 메사 영역들(1016) 및 메사 영역들(1018) 상으로 연장되는 폴리실리콘이 제거될 수 있다. 일 실시예에서, 알려진 기술들(예를 들어, 마스크 퇴적, 패터닝, 에칭)을 사용하여, 마스크 층(미도시)이 쉴드 콘택 영역(1006) 상으로 형성될 수 있고, 종래의 에칭 공정은, 쉴드 전극들(1022)을 형성하기 위해 트렌치들(1012) 내의 폴리실리콘을 리세스시키는데 사용될 수 있다. 상기 마스크 층은 폴리실리콘 리세스 에치 공정 동안 쉴드 콘택 영역(1006)을 덮을 수 있다.
도 10d에서, 알려진 기술들 중 임의의 기술이 트렌치들(1012) 내 전극-간 유전층(1032), 게이트 유전층(1034), 게이트 전극(1024), 및 유전층(1036)을 형성하는데 사용될 수 있다. 종래의 주입 및 확산 공정들을 사용하여 바디 영역들(1038) 및 소스 영역들(1040)이 형성될 수 있다. 주입물들(implants)은 알려진 마스킹 기술들을 사용하여 쉴드 콘택 영역(1006)으로부터 차단될 수 있다.
도 10e에서, 종래의 콘택 에치 공정이 활성 영역(1002) 내 메사 영역들(1018)을 리세스시키는데 사용될 수 있다. 일 실시예에서, 알려진 마스킹 기술들이 상기 콘택 에치 공정 동안 쉴드 콘택 영역(1006)을 마스킹하는데 사용될 수 있다. 종래의 주입 및 확산 공정들을 사용하여 헤비 바디 영역들(1042)이 형성될 수 있다. 상기 헤비 바디 주입 공정 동안, 쉴드 콘택 영역(1006) 내 메사 영역들(1016)이 마스킹될 수 있다. 남은 층들을 쉴드 콘택 영역(1006)으로부터 제거하기 위해 제2 콘택 에치가 사용될 수 있다. 알려진 퇴적 기술들을 사용하여 배선층(미도시)이 활성 영역(1002) 및 쉴드 콘택 영역(1006) 상으로 형성될 수 있다. 상기 배선층은 활성 영역(1002) 내 소스 영역들(1040) 및 헤비 바디 영역들(1042)과 접촉할 수 있다. 또한, 상기 배선층은 쉴드 콘택 영역(1006) 내 쉴드 전극들(1020) 및 메사 영역들(1016)과도 접촉할 수 있다. 전술한 바와 같이, 상기 배선층은 금속을 포함할 수 있고, 쇼트키 다이오드들이 쉴드 콘택 영역(1006) 내의 메사 영역들(1016) 또는 활성 영역(1002) 내의 메사 영역들(1018) 중 하나 이상을 따라 형성될 수 있다.
도 10e에 대하여 전술한 콘택 에치 공정을 사용하지 않고, 다른 콘택 에치 공정을 사용하여 도 10f에 나타난 구조물이 형성될 수 있다. 상기 다른 콘택 에치 공정은, 활성 영역(1002) 내의 메사 영역들(1018)과 쉴드 콘택 영역(1006) 내의 메사 영역들(1016) 및 쉴드 전극들(1020)을 리세스시킬 수 있다. 상기 다른 콘택 에치 공정은 활성 영역(1002) 내의 메사 영역들(1018)을 리세스시키기 위해 그리고 쉴드 콘택 영역(1006) 내의 메사 영역들(1016) 및 쉴드 전극들(1020)을 리세스시키기 위해 종래의 콘택 에칭 공정을 사용할 수 있다. 헤비 바디 영역들(1042)은 종래의 주입 및 확산 공정들을 사용하여 형성될 수 있다. 주입물들은 알려진 마스킹 기술들을 사용하여 쉴드 콘택 영역(1006)으로부터 차단될 수 있다. 알려진 퇴적 기술들을 사용하여 배선층(미도시)이 활성 영역(1002) 및 쉴드 콘택 영역(1006) 상으로 형성될 수 있다. 상기 배선층은 활성 영역(1002) 내 소스 영역들(1040) 및 헤비 바디 영역들(1042)과 접촉할 수 있다. 또한, 상기 배선층은 쉴드 콘택 영역(1006) 내 쉴드 전극들(1020) 및 메사 영역들(1016)과도 접촉할 수 있다. 전술한 바와 같이, 상기 배선층은 금속을 포함할 수 있고, 쇼트키 다이오드들이 쉴드 콘택 영역(1006) 내의 메사 영역들(1016) 또는 활성 영역(1002) 내의 메사 영역들(1018) 중 하나 이상을 따라 형성될 수 있다.
본 발명의 실시예들은, 다른 이점들 및 특징들 중에서도, (활성 영역 내 쉴드 콘택들을 형성함으로써 및/또는 쉴드 콘택 영역들과의 교차 트렌치들을 이용함으로써) 쉴드 저항이 감소되었고, (쉴드 콘택 영역들과의 교차 트렌치들을 이용함으로써) 게이트 저항이 감소되었으며, (쉴드 콘택 영역들 내에 쇼트키 다이오드들을 집적함으로써) 전류 용량을 증가시키고, (활성 영역 내에 쉴드 콘택들을 형성함으로써 및/또는 쉴드 콘택 영역 내에 쇼트키 다이오드들을 형성함으로써) 다이 크기를 줄였다는 이점을 갖는 쉴드형 게이트 구조물들을 제공한다. 또한, 본 발명의 실시예들은, 특정 응용제품을 위한 바람직한 쉴드 저항에 따라, 임의의 수 또는 구성의 쉴드 콘택 영역들이 형성될 수 있다는 유연성을 제공한다. 또한, 임의의 수의 쇼트키 다이오드들이 쉴드 콘택 영역들 내에 그리고 활성 영역들 내에 형성될 수 있다.
본 발명의 다양한 실시예들이 대체로 N-채널 쉴드형 게이트 MOSFET들에 대하여 설명되었지만, 이러한 실시예들은, 예컨대, P-채널 쉴드형 게이트 MOSFET(즉, 실리콘 영역들의 도전성이 반전되었다는 점을 제외하고 위에 설명된 MOSFET들과 구조가 유사한 트랜지스터), N-채널 쉴드형 게이트 IGBT(즉, N-형 기판 대신에 P-형 기판이 사용된다는 점을 제외하고 위에 설명된 MOSFET들과 구조가 유사한 트랜지스터), P-채널 쉴드형 게이트 IGBT(즉, N-형을 유지하는 기판을 제외한 실리콘 영역들이 반대의 도전성을 갖는다는 점을 제외하고 위에 설명된 MOSFET들과 구조가 유사한 트랜지스터), 및 상기 소자들의 슈퍼정션 변형들(즉, 교호하는 도전형의 컬럼들을 갖는 소자들)과 같은, 다른 종류의 소자들에서 다양하게 구현될 수 있다.
덧붙여, 전술한 다양한 실시예들이 종래의 실리콘 내에 구현되었지만, 이러한 실시예들 및 이들의 자명한 변형들은 실리콘 카바이드, 갈륨 비소, 갈륨 나이트라이드, 다이아몬드, 또는 다른 반도체 물질들 내에 구현될 수도 있다. 또한, 본 발명의 범위에 벗어남이 없이, 본 발명의 하나 이상의 실시예들의 특징들이 본 발명의 다른 실시예들의 하나 이상의 특징들과 조합될 수 있다.
위의 설명은 예시적인 것일 뿐이며, 본 발명의 범위는 이러한 특정 예들에 제한되지 않음이 이해되어야 한다. 본 개시서에 기초하여 다양한 변형들, 수정들, 적용들, 및 동등한 배열들이 이루어질 수 있고, 이들은 첨부된 청구항들과 본 발명의 범위 내에 있도록 의도된 것이다.

Claims (20)

  1. 반도체 영역 내로 연장되는 트렌치들을 포함하는 활성 영역으로서, 각각의 트렌치는 상기 트렌치의 하부 부분 내의 쉴드 전극, 상기 쉴드 전극 상의 상기 트렌치의 상부 부분 내의 게이트 전극, 및 상기 쉴드 전극과 상기 게이트 전극 사이로 연장되는 전극-간 유전층을 포함하는 활성 영역;
    상기 활성 영역과 인접하는 쉴드 콘택 영역으로서, 상기 쉴드 콘택 영역은 상기 반도체 영역 내로 연장되는 적어도 하나의 콘택 트렌치를 포함하고, 상기 활성 영역 내 상기 트렌치들 중 적어도 하나로부터의 상기 쉴드 전극은 상기 콘택 트렌치의 길이를 따라(along a length of the contact trench) 연장되는 쉴드 콘택 영역; 및
    상기 활성 영역 및 상기 쉴드 콘택 영역 상으로 연장되는 배선층을 포함하고,
    상기 활성 영역 내에서, 상기 배선층은 유전층에 의해 상기 트렌치들 각각 내의 상기 게이트 전극으로부터 분리되고, 상기 배선층은 상기 트렌치들과 인접한 상기 반도체 영역의 메사 표면들과 접촉하며,
    상기 쉴드 콘택 영역 내에서, 상기 배선층은 상기 콘택 트렌치와 인접한 상기 반도체 영역의 상기 메사 표면들 및 상기 쉴드 전극과 접촉하는 것을 특징으로 하는 반도체 구조물.
  2. 제1항에 있어서,
    상기 활성 영역 내 상기 트렌치들 중 적어도 하나는 상기 쉴드 콘택 영역 내로 연장되고 상기 콘택 트렌치와 접촉하는(contiguous) 것을 특징으로 하는 반도체 구조물.
  3. 제1항에 있어서,
    상기 활성 영역 내 상기 트렌치들 중 적어도 하나는 상기 쉴드 콘택 영역 내로 연장되지 않는 것을 특징으로 하는 반도체 구조물.
  4. 제1항에 있어서,
    상기 활성 영역 내 상기 트렌치들 각각은 제1 방향으로 연장되고,
    상기 활성 영역은 상기 트렌치들과 실질적으로 수직하게 연장되는 적어도 하나의 교차 트렌치를 더 포함하며,
    상기 교차 트렌치 내의 게이트 전극은 상기 트렌치들 중 적어도 하나 내의 상기 게이트 전극과 접촉하는 것을 특징으로 하는 반도체 구조물.
  5. 제1항에 있어서,
    상기 쉴드 콘택 영역 내 상기 쉴드 전극은 상기 콘택 트렌치의 하부 부분으로부터 상기 콘택 트렌치의 상부 부분으로 연장되는 것을 특징으로 하는 반도체 구조물.
  6. 제1항에 있어서,
    상기 쉴드 콘택 영역 내에서, 상기 배선층은, 그 사이에 쇼트키 콘택들을 형성하기 위해 상기 콘택 트렌치와 인접한 상기 반도체 영역의 상기 메사 표면들과 접촉하는 것을 특징으로 하는 반도체 구조물.
  7. 제1항에 있어서,
    상기 쉴드 콘택 영역은 상기 반도체 영역의 상기 메사 표면들에 의해 이격된 복수의 콘택 트렌치들을 포함하고,
    쇼트키 콘택들은 상기 배선층과 상기 메사 표면들의 부분 사이에 형성되는 것을 특징으로 하는 반도체 구조물.
  8. 제1항에 있어서,
    상기 활성 영역 내에서, 쇼트키 콘택들은 상기 배선층과 상기 메사 표면들의 부분 사이에 형성되는 것을 특징으로 하는 반도체 구조물.
  9. 제1항에 있어서,
    상기 활성 영역은 상기 반도체 영역 내의 바디 영역 및 각각의 트렌치와 인접한 상기 바디 영역 내의 소스 영역을 더 포함하는 것을 특징으로 하는 반도체 구조물
  10. 각각이 반도체 영역 내로 연장되는 트렌치들을 포함하는 제1 및 제2 활성 영역들로서, 각각의 트렌치는 상기 트렌치의 하부 부분 내의 실드 전극, 상기 쉴드 전극 상의 상기 트렌치의 상부 부분 내의 게이트 전극, 및 상기 쉴드 전극과 상기 게이트 전극 사이로 연장되는 전극-간 유전층을 포함하는 제1 및 제2 활성 영역들;
    상기 제1 및 제2 활성 영역들 사이의 쉴드 콘택 영역으로서, 상기 쉴드 콘택 영역은 상기 반도체 영역 내로 연장되는 적어도 하나의 콘택 트렌치를 포함하고, 상기 제1 활성 영역 내 상기 트렌치들 중 적어도 하나로부터의 상기 쉴드 전극은 상기 콘택 트렌치의 길이를 따라 연장되는 쉴드 콘택 영역; 및
    상기 제1 및 제2 활성 영역들 및 상기 콘택 영역 상으로 연장되는 배선층을 포함하고,
    상기 제1 및 제2 활성 영역들 내에서, 상기 배선층은 유전층에 의해 상기 트렌치들 각각 내의 상기 게이트 전극으로부터 분리되고, 상기 배선층은 상기 트렌치들과 인접한 상기 반도체 영역의 메사 표면들과 접촉하며,
    상기 쉴드 콘택 영역 내에서, 상기 배선층은 상기 콘택 트렌치와 인접한 상기 반도체 영역의 상기 메사 표면들 및 상기 쉴드 전극과 접촉하는 것을 특징으로 하는 반도체 구조물.
  11. 제10항에 있어서,
    상기 제1 활성 영역 내의 상기 트렌치들 중 적어도 하나는 상기 쉴드 콘택 영역 내로 연장되고 상기 콘택 트렌치와 접촉하는 것을 특징으로 하는 반도체 구조물.
  12. 제10항에 있어서,
    상기 쉴드 콘택 영역 내의 상기 쉴드 전극은 상기 콘택 트렌치의 하부 부분으로부터 상기 콘택 트렌치의 상부 부분으로 연장되는 것을 특징으로 하는 반도체 구조물.
  13. 제10항에 있어서,
    상기 쉴드 콘택 영역 내에서, 상기 배선층은, 그 사이에 쇼트키 콘택들을 형성하기 위해 상기 콘택 트렌치와 인접한 상기 반도체 영역의 상기 메사 표면들과 접촉하는 것을 특징으로 하는 반도체 구조물.
  14. 제10항에 있어서,
    상기 쉴드 콘택 영역은 상기 반도체 영역의 상기 메사 표면들에 의해 이격된 복수의 콘택 트렌치들을 포함하고,
    쇼트키 콘택들은 상기 배선층과 상기 메사 표면들의 부분 사이에 형성되는 것을 특징으로 하는 반도체 구조물.
  15. 제10항에 있어서,
    상기 제1 활성 영역 내에서, 쇼트키 콘택들은 상기 배선층과 상기 메사 표면들의 부분 사이에 형성되는 것을 특징으로 하는 반도체 구조물.
  16. 제10항에 있어서,
    상기 제1 및 제2 활성 영역들은 상기 반도체 영역 내의 바디 영역들 및 각각의 트렌치와 인접한 상기 바디 영역들 내의 소스 영역들을 더 포함하는 것을 특징으로 하는 반도체 구조물
  17. 반도체 영역 내에 트렌치들을 형성하는 단계;
    각각의 트렌치 내에 쉴드 전극을 형성하는 단계;
    상기 트렌치들의 부분 내에 게이트 전극을 형성하는 단계로서, 상기 트렌치들의 상기 부분은 활성 영역을 형성하고, 각각의 게이트 전극은 상기 쉴드 전극 상으로 배치되며 전극-간 유전체에 의해 상기 쉴드 전극으로부터 분리되도록 상기 게이트 전극을 형성하는 단계; 및
    상기 트렌치들 상으로 연장되는 배선층을 형성하는 단계를 포함하고,
    상기 배선층은 유전층에 의해 상기 활성 영역 내의 상기 게이트 전극들로부터 분리되며,
    상기 배선층은, 상기 활성 영역으로부터 이격된 쉴드 콘택 영역 내 상기 쉴드 전극들과 접촉하고, 상기 쉴드 콘택 영역 내 인접 트렌치들 사이의 메사 표면들과 접촉하는 것을 특징으로 하는 쉴드형 게이트 MOSFET의 형성 방법.
  18. 제17항에 있어서,
    상기 쉴드 콘택 영역 내 인접 트렌치들 사이로 연장되는 상기 메사 표면들과 상기 배선층 사이에 쇼트키 콘택들을 형성하는 단계를 더 포함하는 쉴드형 게이트 MOSFET의 형성 방법.
  19. 제17항에 있어서,
    상기 쉴드 콘택 영역 내 인접 트렌치들 사이로 연장되는 상기 메사 표면들의 부분과 상기 배선층 사이에 쇼트키 콘택들을 형성하는 단계를 더 포함하는 쉴드형 게이트 MOSFET의 형성 방법.
  20. 제17항에 있어서,
    상기 배선층은 상기 활성 영역 내 인접 트렌치들 사이의 메사 표면들과 접촉하고,
    상기 형성 방법은,
    상기 활성 영역 내 인접 트렌치들 사이로 연장되는 상기 메사 표면들의 부분과 상기 배선층 사이에 쇼트키 콘택들을 형성하는 단계를 더 포함하는 쉴드형 게이트 MOSFET의 형성 방법.
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