TWI529900B

TWI529900B - 在sgt mosfet 中靈活調節crss 以平滑波形避免直流-直流器件中電磁干擾

Info

Publication number: TWI529900B
Application number: TW102124648A
Authority: TW
Inventors: 潘繼; 時謙伍; 安荷叭剌; 王曉彬
Original assignee: 萬國半導體股份有限公司
Priority date: 2012-08-26
Filing date: 2013-07-10
Publication date: 2016-04-11
Also published as: CN103633068B; CN103633068A; TW201409652A

Description

在SGT MOSFET 中靈活調節CRSS 以平滑波形避免直流-直流器件中電磁干擾

本發明主要關於半導體功率器件。更確切的說，本發明是關於帶有靈活調節Crss的功率器件的新型改良的製備工藝和器件結構，以便平滑波形，避免增強型直流-直流器件的遮罩柵溝槽（SGT）MOSFET中的電磁干擾。

本專利申請案為共同發明人的三個共同待決申請的部分連續（CIP）申請案：於2009年8月14日提交的申請號為US12/583192的申請案；於2009年8月14日遞交的US12/583191以及於2011年1月28日遞交的US13/016804的申請案。本申請案也是共同發明人的另一個共同待決的延續申請：於2011年4月28日遞交的US13/066947的部分連續（CIP）申請案。申請案US13/066947為分案申請，要求於2006年2月17日遞交的另一個申請案US11/356944（專利號為US7633119且已公佈）和共同發明人於2009年12月11日遞交的共同待決的申請案US12/653355的優先權。特此引用下列專利申請案US11/356944、US12/653355、US12/583192、US12/583191、US13/016804以及US13/066947的內容，以作參考。

設計和製備用於直流-直流應用的功率器件的傳統技術，由於相位節點的峰值電壓很低，因此仍然面臨許多困難，尤其是對效率較高的直流-直流器件來說，要求相位節點的峰值電壓比 80%的額定漏源電壓（VDS）都低，從而避免電磁干擾（EMI）。這些技術問題通常對器件性能產生了限制以及負面影響。

此外，通過遮罩柵（SGT）結構降低功率半導體器件中柵漏電容 Cgd的傳統技術，仍然遇到了其他技術局限和難題。確切地說，設置在傳統的SGT器件中溝槽底部的源極電極，通過半導體功率器件的邊緣區域，連接到源極電壓上。這不可避免地增大了源極電極電阻。此外，這種連接需要許多額外的掩膜，增加了製備的成本。許多獲得專利權的發明已經提出了這種結構。

Baliga在專利 US5998833中提出了一種 DMOS晶胞，如圖 1A所示。源極電極位於溝槽柵極下方，以降低柵漏電容。 DMOS晶胞的柵極被分成兩個部分。柵漏重疊區對電容的影響被消除，從而降低了柵漏電容。

在美國專利 6690062中，提出了如圖 1B所示的MOSFET器件，通過在邊緣區中製備一個遮罩電極，來改善電晶體結構的開關動作。遮罩電極至少包圍著一段有源晶胞陣列。在邊緣柵極結構和漏極區之間有電容。位於邊緣區中的遮罩電極降低了邊緣柵極結構和漏極區之間的電容，從而降低了電晶體的柵漏電容 C_GD。

在美國專利 6891223中， Krumrey等人提出了一種含有電晶體晶胞的電晶體，電晶體晶胞沿半導體襯底中的溝槽設置，兩個或多個電極結構設置在溝槽中。此外，金屬化結構設置在襯底表面上方，如圖1C所示。溝槽延伸到電晶體的非有源邊緣區中。電極結構及其相應的金屬化之間的電連接，建立在邊緣區中。

然而，包含電晶體結構的上述專利及說明書，仍然遇到一個普遍的難題，就是設置在傳統的SGT器件中溝槽底部上的源極電極，通過半導體功率器件的邊緣區，連接到源極電壓上。由於對高頻開關功率器件的需求越來越大，所以迫切需要解決上述技術難題與局限的有效方案。對於MOSFET和IGBT等功率電晶體來說，新型器件結構和製備工藝必須降低這些開關功率器件的柵極和漏極之間的限速電容。

另外，必須通過將頂部柵極部分下方的遮罩電極連接到源極上，改善傳統的結構，以滿足相位節點對低峰值電壓的要求，並且避免直流-直流應用時功率器件中的電磁干擾問題。

因此，在功率半導體器件設計和製備領域中，十分有必要提出一種功率器件的新製備方法和器件結構，從而解決上述困難和局限。

因此，本發明的一個方面在於，提出了一種新型、改良的帶有遮罩柵溝槽（Shield gate trench，簡稱SGT）結構的半導體功率器件，一部分底部遮罩的電極連接到源極金屬，還有一部分底部遮罩電極連接到柵極金屬，以便滿足相位節點的低峰值電壓要求，並且避免直流-直流應用時功率器件中的電磁干擾問題，從而解決了上述難題。

確切地說，本發明的一個方面在於，提出了一種新型、改良的帶有遮罩柵溝槽（SGT）結構的半導體功率器件，一部分底部遮罩的電極連接到源極金屬，還有一部分底部遮罩電極連接到柵極金屬。新型結構配置在低端MOSFET中，提高Crss，產生部分用於穿通的晶胞，從而達到降低相位節點峰值環的目的。

本發明的另一個方面在於，提出了一種新型、改良的帶有遮罩柵溝槽（SGT）結構的半導體功率器件，一部分底部遮罩的電極連接到源極金屬，還有一部分底部遮罩電極連接到柵極金屬。新型結構配置在高端MOSFET中，提高Crss，使得高端MOSFET的開關速度變慢，從而達到降低相位節點峰值環的目的。

本發明的另一個方面在於，提出了一種新型、改良的帶有遮罩柵溝槽（SGT）結構的半導體功率器件，一部分底部遮罩的電極連接到源極金屬，還有一部分底部遮罩電極連接到柵極金屬，通過調節連接到柵極金屬上的底部電極的數量，可以靈活調整Crss，從而對不同類型的應用，達到不同的設計目標。

本發明的一個較佳實施例主要提出了一種含有多個功率電晶體晶胞的半導體功率器件，每個功率電晶體晶胞都有一個溝槽式柵極，設置在柵極溝槽中，其中溝槽式柵極包含一個遮罩底部電極，設置在柵極溝槽底部，通過中間-電極絕緣層，與設置在柵極溝槽頂部的頂部柵極電極電絕緣。至少一個含有遮罩底部電極的電晶體晶胞，作為源極-連接遮罩底部電極，電連接到半導體功率器件的源極金屬上，至少一個含有遮罩底部電極的電晶體晶胞，作為柵極-連接遮罩底部電極，電連接到半導體功率器件的柵極金屬上。

在本發明的一種實施方式中，公開了一種含有多個功率電晶體晶胞（或稱作電晶體單元）的半導體功率器件，每個功率電晶體晶胞都具有一個溝槽式柵極，設置在柵極溝槽中，其中所述的溝槽式柵極包括一個遮罩底部電極，設置在柵極溝槽的底部，通過中間電極絕緣層，與設置在柵極溝槽頂部的頂部柵極電極相隔離，其中：至少一個電晶體晶胞含有遮罩底部電極，作為源極-連接（Source-connecting）遮罩底部電極，電連接到半導體功率器件的源極電極，至少一個電晶體晶胞含有遮罩底部電極，作為柵極-連接（Gate-connecting）遮罩底部電極，電連接到半導體功率器件的柵極金屬。

上述半導體功率器件，半導體襯底還包括一個有源區和一個端接區（Termination region），在所述有源區中所述電晶體晶胞具有一個源極區，設置在溝槽式柵極附近；以及至少一個所述電晶體晶胞構成一個源極接觸晶胞，包括一個在所述源極區中打開的源極連接溝槽，用於將所述源極-連接遮罩底部電極電連接到設置在所述的源極連接溝槽上方的源極金屬上。

上述半導體功率器件，所述半導體襯底包括一個有源區和一個端接區，所述柵極溝槽還包括柵極墊接觸溝槽，設置在端接區，所述柵極溝槽還包括多個柵極滑道溝槽，從有源區中的柵極溝槽開始，延伸到端接區中的柵極墊接觸溝槽；至少一個所述柵極墊接觸溝槽，作為遮罩底部至柵極墊接觸溝槽（Shielding-bottom-to-gate-pad contact trench），由導電材料填充，用於將至少一個所述柵極連接遮罩底部電極，電連接到設置在所述遮罩底部至柵極墊接觸溝槽上方的柵極金屬。

上述半導體功率器件，還包括：一個設置在所述半導體功率器件上方的絕緣保護層，在所述源極區以及所述的源極連接溝槽上方具有多個源極開口，其中導電材料填充在所述的多個源極開口中，用於將源極區和源極連接遮罩底部電極電連接到所述的源極金屬。

上述的半導體功率器件，還包括：一個設置在所述半導體功率器件上方的絕緣保護層，在所述柵極墊接觸溝槽上方具有多個柵極開口，帶有的所述遮罩底部至柵極墊接觸溝槽在所述的端接區中，用於將溝槽式柵極和柵極連接遮罩底部電極電連接到所述柵極墊。

上述半導體功率器件，至少一個由導電材料填充的所述的柵極墊接觸溝槽，僅電連接到頂部柵極電極上，與設置在溝槽式柵極底部的遮罩底部電極電遮罩。

上述半導體功率器件，還包括：一個虛擬溝槽，設置在端接區的週邊區域中，通過設置在所述半導體功率器件上方的絕緣保護層打開，其中所述虛擬溝槽是由導電材料上方的金屬插頭填充，導電材料填充在虛擬溝槽底部，其中虛擬溝槽中的金屬插頭還接觸了覆蓋著端接區外圍的絕緣保護層的一個漏極金屬，作為半導體功率器件的通道終點（Channel stop）。

上述半導體功率器件，所述柵極滑道溝槽還包括遮罩底部電極，設置在柵極滑道溝槽底部，通過中間電極絕緣層，與頂部柵極電極電絕緣。

上述半導體功率器件，具有電連接到柵極金屬上的柵極連接遮罩底部電極的電晶體晶胞的數量，與具有電連接到源極電極上的源極連接遮罩底部電極的電晶體晶胞的數量之比在1%至50%之間。

上述的半導體功率器件，具有電連接到柵極金屬上的柵極連接遮罩底部電極的電晶體晶胞的數量，與具有電連接到源極電極上的源極連接遮罩底部電極的電晶體晶胞的數量之比為25%。

上述的半導體功率器件，其中具有電連接到源極電極上的源極連接遮罩底部電極的電晶體晶胞的數量，為具有電連接到柵極金屬上的柵極連接遮罩底部電極的電晶體晶胞數量的四倍。

上述半導體功率器件，具有電連接到柵極金屬上的柵極連接遮罩底部電極的電晶體晶胞的數量，與具有電連接到源極電極上的源極連接遮罩底部電極的電晶體晶胞的數量之比為50%。

上述半導體功率器件，其中具有電連接到源極電極上的源極連接遮罩底部電極的電晶體晶胞的數量，為具有電連接到柵極金屬上的柵極連接遮罩底部電極的電晶體晶胞數量的兩倍。

在本發明的另一種實施方式中，還提供了一種用於製備半導體功率器件的方法，該器件包括一個源極金屬和一個柵極金屬，分別的電連接到半導體功率器件的源極和柵極，其特徵在於，該方法包括：在襯底中，打開多個溝槽，並用導電柵極材料填充所述的溝槽；並且利用一個掩膜，進行定時刻蝕，從有源電晶體晶胞附近每個所選的溝槽上回刻所述的柵極材料，從而保留所選溝槽的底部，留下仍然用柵極導電材料填充的被掩膜覆蓋的溝槽；在所述的所選溝槽中，用遮罩絕緣物覆蓋底部，構成一個底部絕緣電極；將仍然用導電柵極材料填充的部分溝槽，作為源極接觸溝槽，用於連接源極金屬，用導電柵極材料填充的剩餘溝槽，作為柵極接觸溝槽，用於連接柵極金屬；並且將預定義的第一組底部遮罩電極電連接到至少一個源極接觸溝槽上，並且將預定義的第二組底部遮罩電極電連接到至少一個柵極接觸溝槽上。

上述方法，製備柵極接觸溝槽的步驟還包括，在端接區中製備柵極接觸溝槽，遠離有源晶胞，用於接觸覆蓋在端接區上方的柵極金屬。

上述方法，製備源極接觸溝槽的步驟還包括，在有源晶胞附近的有源晶胞區中，製備源極接觸溝槽，用於接觸覆蓋在有源晶胞區上方的源極金屬。

上述方法，還包括：所述的分別將預定義第一組和預定義第二組底部遮罩電極電連接到源極接觸溝槽和柵極接觸溝槽的步驟，還包括將預定義第二組底部遮罩電極配置成預定義第一組的1%至50%。

上述的方法，還包括：製備一個絕緣層，覆蓋所述的半導體功率器件的頂面，在所述的溝槽剩餘部分上方，打開多個源極接觸開口，形成源極接頭，直接接觸所述的溝槽剩餘部分中的柵極材料，以便電連接到所述的底部遮罩電極。

上述方法，還包括：製備一個絕緣層，用於覆蓋所述的半導體功率器件的頂面，並且打開至少一個柵極接觸開口，用於將提供的一柵極墊電連接到所選的那部分溝槽中所述的溝槽式柵極中所述的柵極材料。

上述方法，還包括：打開多個溝槽還包括打開多個柵極滑道溝槽（Gate runner trenches），從有源電晶體晶胞附近的有源區中的柵極溝槽開始，延伸到設置在端接區中的柵極-接觸溝槽（Gate-contacting trenches）；並且將預定義第二組底部遮罩電極電連接到柵極-接觸溝槽，還包括用導電柵極材料填充柵極滑道溝槽，以便通過柵極滑道溝槽，將預定義第二組底部遮罩電極電連接到柵極-接觸溝槽。

閱讀以下詳細說明並參照附圖之後，本發明的這些和其他的特點和優勢，對於本領域的技術人員而言，無疑將顯而易見。

300．．．MOSFET功率器件

105．．．重摻雜層

110．．．輕摻雜外延層

115．．．溝槽

150．．．柵極電極

120．．．電介質層

130．．．底部遮罩電極

115-S．．．源極多晶矽溝槽

115-D．．．虛擬多晶矽溝槽

190-S．．．源極金屬

180．．．氧化物

145-S．．．金屬接頭

170．．．源極區

160．．．本體區

130-S'．．．源極電極

145-S'．．．金屬導體

165．．．接觸摻雜區

130-D．．．虛擬多晶矽

145-D'．．．金屬導體

190-D．．．漏極金屬

145-D．．．金屬導體

190-G．．．柵極滑道金屬

145-G．．．柵極導體

130-G．．．遮罩底部電極

130-S．．．源極金屬

130-G'．．．柵極電極

145-G'．．．金屬導體

130-G．．．遮罩底部電極

812．．．硬掩膜

810．．．輕摻雜外延層

805．．．重摻雜外延層

815．．．溝槽

817．．．底部氧化層

830．．．源極多晶矽層

832．．．源極多晶矽掩膜

834．．．HDP氧化層

836．．．P-覆蓋掩膜

837．．．柵極氧化層

838．．．源極掩膜

842．．．接觸開口

844．．．接觸摻雜區

850．．．柵極多晶矽層

860．．．本體摻雜區

870．．．源極摻雜區

880．．．LTO/BPSG層

890-G．．．柵極金屬

890-S．．．源極金屬

890-D．．．漏極金屬

10．．．同步降壓轉換器

11．．．高端開關

13．．．低端開關

15．．．電感器

17．．．電容

圖1A至1C表示本專利所述的溝槽式MOSFET器件的剖面圖，以降低柵漏電容。

圖2A-2C表示帶有本發明的改良佈局結構的部分溝槽式MOSFET器件的剖面圖。

圖3A和3B表示SGT MOSFET晶胞中不同比例的遮罩底部電極電連接到柵極和源極上的兩個俯視圖。

圖3C表示頂部柵極電極通過柵極接頭，電連接到柵極滑道金屬上的俯視圖。

圖4A至4P表示如圖2A所示的溝槽式MOSFET器件的製備工藝剖面圖。

圖5表示一種同步降壓變換器的電路圖。

圖2A表示本發明所述的一部分新型佈局的遮罩柵溝槽（SGT）MOSFET功率器件300的剖面圖。如圖2A所示，沿圖3A的A-A'和B-B'線的剖面圖，SGT MOSFET 300位於矽襯底上，包括一個在重摻雜層105上的輕摻雜外延層110。該結構的有源區包括115等有源柵極溝槽，其中柵極電極150形成在溝槽頂部，底部遮罩電極130形成在溝槽底部，通過電介質層120，與柵極電極150絕緣。SGT MOSFET器件300還包括源極多晶矽溝槽115-S，形成在有源區附近的端接區中。SGT MOSFET器件300也包括虛擬多晶矽溝槽（Dummy poly trench）115-D，形成在端接區中。在有源區中，源極金屬190-S通過電介質層（例如氧化物180），與柵極電極150絕緣。源極金屬層190-S通過金屬接頭145-S（例如鎢插頭），電連接到源極區170和本體區160，鎢插頭填充了源極本體接觸開口，從源極金屬開始，穿過源極區170，延伸到本體區160中。柵極電極150的頂面在源極區170的頂面以下凹陷。形成在端接區中的源極多晶矽溝槽115-S包括一個源極電極130-S'，通過金屬導體145-S'（例如鎢插頭），電連接到源極金屬190-S上，鎢插頭填充了在氧化物180中的接觸開口。通過氧化層180打開的源極接觸開口，注入接觸摻雜區165，以增強鎢插頭145-S、145-S'到源極區170和本體區160的電接觸。虛擬溝槽115-D包括一個虛擬多晶矽130-D，通過金屬導體145-D'，電連接到漏極金屬190-D。金屬導體145-D也連接到漏極金屬190-D。虛擬多晶矽溝槽115-D和金屬導體145-D作為器件300的通道終點，如圖3C所示。

圖2B表示在端接區中沿遮罩柵溝槽（SGT）MOSFET功率器件300的第三方向上的那部分的剖面圖。如圖2B所示，沿圖3C的D-D'線的剖面圖中，柵極滑道金屬190-G電連接到擴展的溝槽柵極115中的柵極電極150，或者通過柵極導體145-G，沿端接區中的第三維度，電連接到柵極滑道溝槽。

在本發明中，大多數的有源溝槽115的遮罩底部電極都電連接到源極金屬190-S，例如130-S，而其他的遮罩底部電極（例如130-G）則電連接到柵極金屬190-G。如圖2A所示，通過形成在源極多晶矽溝槽115-S中的源極電極130-S'以及金屬導體145-S'，遮罩底部電極130-S電連接到源極金屬190-S。如圖2C所示，即沿圖3A的C-C'線的剖面圖，通過柵極電極130-G'和端接區中第三維度的金屬導體145-G'，遮罩底部電極130-G電連接到柵極金屬190-G。將部分遮罩底部電極短接至柵極金屬，更多的柵極-漏極重疊，會增大SGT MOSFET器件300的反向傳輸電容Crss。通過調節具有連接到柵極金屬上的遮罩底部電極的晶胞數量，可以靈活調節SGT MOSFET器件300的Crss，從而無論佈局如何變化，器件的RdsA都不會受影響。

圖3A和3B表示兩種不同佈局結構的兩個示例的俯視圖。如圖3A所示，50%的晶胞具有遮罩底部電極，配置成130-G，連接到柵極金屬190-G，剩餘的遮罩底部電極為130-S，連接到源極金屬190-S。具體來說，對於每個具有遮罩底部電極130-S短接至源極金屬190-S的晶胞來說，都有一個具有遮罩底部電極130-G的晶胞短接至柵極金屬190-G。

圖3B表示25%的具有遮罩底部電極的晶胞配置成130-G，連接到柵極金屬190-G，剩餘的遮罩底部電極130-S連接到源極金屬190-S。具體來說，對於具有遮罩底部電極130-S短接至源極金屬190-S的三個晶胞來說，都會有一個具有遮罩底部電極130-G的晶胞短接至柵極金屬190-G。可以靈活調節底部電極短接至源極金屬的晶胞數量，與底部電極短接至柵極金屬的晶胞數量比例，最好是從1%至50%。本發明的器件佈局中，部分遮罩底部電極連接到柵極電勢，與所有的遮罩底部電極都連接到源極電勢上的標準SGT器件相比，產生了更多的積累區，從而降低了Rdson。

MOSFET器件300的製備工藝如圖4A-4P所示。在圖4A中，在矽襯底上首先使用硬掩膜812（例如2500A厚的氧化層），矽襯底包括一個輕摻雜的外延層810在重摻雜外延層805上方。在硬掩膜812上方，使用一個溝槽掩膜（圖中沒有表示出），以製備氧化物硬掩膜812，然後除去。參見圖4B，通過溝槽刻蝕工藝，在外延層810中打開多個溝槽815。電極和目標氧化物厚度所要求的淨深度決定了溝槽深度，溝槽深度約為1.5微米至6.0微米。在圖4C中，除去硬掩膜812，進行犧牲氧化，然後通過氧化物刻蝕，除去溝槽壁上受損的表面，使側壁平滑。然後，通過底部氧化，生長底部氧化層817。根據低Rds和高擊穿電壓的器件優化要求，氧化層817的生長厚度約為800A至5000A。較厚的氧化層817可以減小矽表面電場，允許使用較重的摻雜，對於相同的額定擊穿，產生的Rds較小。

在圖4D中，源極多晶矽層830沉積在溝槽815中。在圖4E中，進行全面多晶矽回刻，以便回刻源極多晶矽層830。回刻源極多晶矽層830無需掩膜，直到其頂面剛到矽襯底頂面下方為止。在圖4F中，利用第二掩膜（即源極多晶矽掩膜832），覆蓋矽襯底的端接區。然後，回刻源極多晶矽層830，除去溝槽內的上部，用於柵極電極。利用定時的回刻工藝，將源極多晶矽830刻蝕到目標深度，例如將源極多晶矽830回刻到矽襯底表面以下大約0.6微米至1.8微米。可以保存源極多晶矽掩膜832，以便進一步的氧化物回刻（濕刻蝕），有利於後續工藝中的高密度沉積（HDP）。

利用濕刻蝕，剝去源極多晶矽掩膜832。在圖4G中，通過HDP沉積以及化學機械拋光（CMP），製備HDP氧化層834，例如厚度為3000A左右，在溝槽815的上部以及矽襯底的頂面上。在圖4H中，利用P-覆蓋掩膜 836覆蓋矽襯底的端接區。然後，通過定時回刻工藝，將溝槽側壁的HDP層834和厚氧化物回刻到目標深度，例如將源極多晶矽830回刻到矽襯底表面以下1.0微米，如圖4I所示。

在圖4J中，剝去P-覆蓋掩膜836。製備一個很薄的柵極氧化層837（例如500A至1000A左右），覆蓋溝槽壁的上部以及有源區中矽襯底的頂面。在柵極溝槽側壁的薄氧化物有利於降低柵極閾值電壓。在圖4K中，在柵極溝槽中沉積並回刻柵極多晶矽層850，形成柵極電極。簡單回刻該柵極多晶矽層850無需掩膜，直到其表面在矽襯底頂面以下凹陷為止。

在圖4L中，通過本體摻雜注入，在矽襯底頂部，製備多個本體摻雜區860。例如，在約為60keV至300keV的能量能級下，注入劑量約為5e12cm-2至2e13cm-2的硼摻雜物。通過本體擴散，形成本體區860。本體驅動使摻雜物擴散到所需深度，比上部柵極電極淺。

然後如圖4M所示，利用第四掩膜（即光致抗蝕劑作為源極掩膜838），進行源極摻雜注入，製備多個源極摻雜區870。在注入源極之前，進行局域氧化物減薄。在圖4N中，除去光致抗蝕劑層838，然後利用高溫，擴散源極區870。源極驅動之後，在矽襯底上方沉積LTO/BPSG層880。然後，進行BPSG流程工藝。

在圖4O中，利用接觸掩膜（圖中沒有表示出），穿過LTO/BPSG層880，打開接觸開口842，在接觸溝槽的底面下方，注入接觸摻雜區844，除去接觸掩膜之後（圖中沒有表示出），沉積一個金屬層。在圖4P中，利用金屬掩膜（圖中沒有表示出），將金屬層製成柵極金屬890-G（圖中沒有表示出）、源極金屬890-S和漏極金屬890-D的圖案。進行等離子增強氧化物和氮化物沉積，製備氧化層和氮化層，在矽襯底上方作為鈍化層（圖中沒有表示出），覆蓋柵極金屬890-G、源極金屬890-S和漏極金屬890-D。然後，利用鈍化掩膜，刻蝕鈍化層，使柵極金屬890-G、源極金屬890-S和漏極金屬890-D（圖中沒有表示出此過程）電絕緣。減薄晶圓，沉積背部金屬，形成漏極電極（圖中沒有表示出此過程）。

在升壓或降壓轉換器的高端MOSFET和/或低端MOSFET中，配置SGT MOSFET器件的新佈局，一些遮罩底部電極連接到柵極電勢上，以降低相位節點的峰值電壓。圖5表示一種同步降壓轉換器10的電路圖，包括一個高端開關11和一個低端開關13，它們都作為MOSFET器件。高端開關11連接在電壓源Vcc和電感器15之間。低端開關13連接在電感器15和接地端之間。由高端開關11和低端開關13各自柵極電極上所加的電壓，驅動它們的開關性能。轉換器10還包括一個連接在電感器15和接地端之間的電容17。高端MOSFET為電感器和低端MOSFET充電，代替傳統的降壓調製器二極體，為電感電流提供低損耗的回流。

由於在低端MOSFET中，配置了SGT MOSFET器件的新佈局，一些遮罩底部電極連接到柵極電勢上，因此獲得了較高的Crss，致使當VGS尖峰高於局域晶胞中的閾值電壓（VTH）時，部分晶胞發生穿通，使波形平滑，產生較低的相位節點峰值環。另外，當高端MOSFET開啟時，很快的開關速度會在局域晶胞中發生較高的柵極尖峰。由於在高端MOSFET中，配置了SGT MOSFET器件的新佈局，一些遮罩底部電極連接到柵極電勢上，因此獲得了較高的Crss，致使當高端MOSFET開關較慢時，使波形平滑，產生較低的相位節點峰值環。此外，直流-直流轉換器需要較低的比導通電阻，而不會損害非箝位電感開關（UIS）的性能，或者增大開關損耗。本發明所述的SGT MOSFET器件是這種有助於降低電磁干擾的遮罩式柵極的解決方案。

儘管本發明已經詳細說明了現有的較佳實施例，但應理解這些說明不應作為本發明的局限。本領域的技術人員閱讀上述詳細說明後，各種變化和修正無疑將顯而易見。例如，除了多晶矽之外，還可以利用其他導電材料填充溝槽。因此，應認為所附的申請專利範圍書涵蓋了本發明的真實意圖和範圍內的全部變化和修正。

300．．．MOSFET功率器件

105．．．重摻雜層

110．．．輕摻雜外延層

115．．．溝槽

150．．．柵極電極

120．．．電介質層

130．．．底部遮罩電極

115-S．．．源極多晶矽溝槽

115-D．．．虛擬多晶矽溝槽

190-S．．．源極金屬

190-D．．．漏極金屬

170．．．源極區

180．．．氧化物

160．．．本體區

165．．．接觸摻雜區

145-S．．．金屬接頭

130-S'．．．源極電極

130-D．．．虛擬多晶矽

130-G．．．遮罩底部電極

130-S．．．源極金屬

145-S'．．．金屬導體

145-D'．．．金屬導體

145-D．．．金屬導體

Claims

一種含有多個功率電晶體晶胞的半導體功率器件，每個功率電晶體晶胞都具有一個溝槽式柵極，設置在柵極溝槽中，其中所述的溝槽式柵極包括一個遮罩底部電極，設置在柵極溝槽的底部，通過中間電極絕緣層，與設置在柵極溝槽頂部的頂部柵極電極相隔離，其中：至少一個電晶體晶胞含有遮罩底部電極，作為源極-連接遮罩底部電極，電連接到半導體功率器件的源極電極，至少一個電晶體晶胞含有遮罩底部電極，作為柵極-連接遮罩底部電極，電連接到半導體功率器件的柵極金屬。
如申請專利範圍第1項所述的半導體功率器件，其中，半導體襯底還包括一個有源區和一個端接區，在所述的有源區中所述的電晶體晶胞具有一個源極區，設置在溝槽式柵極附近；以及至少一個所述的電晶體晶胞構成一個源極接觸晶胞，包括一個在所述的源極區中打開的源極連接溝槽，用於將所述的源極-連接遮罩底部電極電連接到設置在所述的源極連接溝槽上方的源極金屬上。
如申請專利範圍第1項所述的半導體功率器件，其中，所述的半導體襯底包括一個有源區和一個端接區，所述的柵極溝槽還包括柵極墊接觸溝槽，設置在端接區，所述的柵極溝槽還包括多個柵極滑道溝槽，從有源區中的柵極溝槽開始，延伸到端接區中的柵極墊接觸溝槽；至少一個所述的柵極墊接觸溝槽，作為遮罩底部至柵極墊接觸溝槽，由導電材料填充，用於將至少一個所述的柵極連接遮罩底部電極，電連接到設置在所述的遮罩底部至柵極墊接觸溝槽上方的柵極金屬。
如申請專利範圍第2項所述的半導體功率器件，其中，還包括：一個設置在所述的半導體功率器件上方的絕緣保護層，在所述的源極區以及所述的源極連接溝槽上方具有多個源極開口，其中導電材料填充在所述的多個源極開口中，用於將源極區和源極連接遮罩底部電極電連接到所述的源極金屬。
如申請專利範圍第3項所述的半導體功率器件，其中，還包括：一個設置在所述的半導體功率器件上方的絕緣保護層，在所述的柵極墊接觸溝槽上方具有多個柵極開口，帶有的所述遮罩底部至柵極墊接觸溝槽在所述的端接區中，用於將溝槽式柵極和柵極連接遮罩底部電極電連接到所述的柵極墊。
如申請專利範圍第3項所述的半導體功率器件，其中，至少一個由導電材料填充的所述的柵極墊接觸溝槽，僅電連接到頂部柵極電極上，與設置在溝槽式柵極底部的遮罩底部電極電遮罩。
如申請專利範圍第3項所述的半導體功率器件，其中，還包括：一個虛擬溝槽，設置在端接區的週邊區域中，通過設置在所述的半導體功率器件上方的絕緣保護層打開，其中所述的虛擬溝槽是由導電材料上方的金屬插頭填充，導電材料填充在虛擬溝槽底部，其中虛擬溝槽中的金屬插頭還接觸了覆蓋著端接區外圍的絕緣保護層的一個漏極金屬，作為半導體功率器件的通道終點。
如申請專利範圍第3項所述的半導體功率器件，其中，所述的柵極滑道溝槽還包括遮罩底部電極，設置在柵極滑道溝槽底部，通過中間電極絕緣層，與頂部柵極電極電絕緣。
如申請專利範圍第1項所述的半導體功率器件，其中，具有電連接到柵極金屬上的柵極連接遮罩底部電極的電晶體晶胞的數量，與具有電連接到源極電極上的源極連接遮罩底部電極的電晶體晶胞的數量之比在1%至50%之間。
如申請專利範圍第9項所述的半導體功率器件，其中，具有電連接到柵極金屬上的柵極連接遮罩底部電極的電晶體晶胞的數量，與具有電連接到源極電極上的源極連接遮罩底部電極的電晶體晶胞的數量之比為25%。
如申請專利範圍第10項所述的半導體功率器件，其中，具有電連接到源極電極上的源極連接遮罩底部電極的電晶體晶胞的數量，為具有電連接到柵極金屬上的柵極連接遮罩底部電極的電晶體晶胞數量的四倍。
如申請專利範圍第9項所述的半導體功率器件，其中，具有電連接到柵極金屬上的柵極連接遮罩底部電極的電晶體晶胞的數量，與具有電連接到源極電極上的源極連接遮罩底部電極的電晶體晶胞的數量之比為50%。
如申請專利範圍第12項所述的半導體功率器件，其中，具有電連接到源極電極上的源極連接遮罩底部電極的電晶體晶胞的數量，為具有電連接到柵極金屬上的柵極連接遮罩底部電極的電晶體晶胞數量的兩倍。
一種用於製備半導體功率器件的方法，該器件包括一個源極金屬和一個柵極金屬，分別的電連接到半導體功率器件的源極和柵極，該方法包括：在襯底中，打開多個溝槽，並用導電柵極材料填充所述的溝槽；並且利用一個掩膜，進行定時刻蝕，從有源電晶體晶胞附近每個所選的溝槽上回刻所述的柵極材料，從而保留所選溝槽的底部，留下仍然用柵極導電材料填充的被掩膜覆蓋的溝槽；在所述的所選溝槽中，用遮罩絕緣物覆蓋底部，構成一個底部絕緣電極；將仍然用導電柵極材料填充的部分溝槽，作為源極接觸溝槽，用於連接源極金屬，用導電柵極材料填充的剩餘溝槽，作為柵極接觸溝槽，用於連接柵極金屬；並且將預定義的第一組底部遮罩電極電連接到至少一個源極接觸溝槽上，並且將預定義的第二組底部遮罩電極電連接到至少一個柵極接觸溝槽上。
如申請專利範圍第14項所述的方法，其中，製備柵極接觸溝槽的步驟還包括，在端接區中製備柵極接觸溝槽，遠離有源晶胞，用於接觸覆蓋在端接區上方的柵極金屬。
如申請專利範圍第14項所述的方法，其中，製備源極接觸溝槽的步驟還包括，在有源晶胞附近的有源晶胞區中，製備源極接觸溝槽，用於接觸覆蓋在有源晶胞區上方的源極金屬。
如申請專利範圍第14項所述的方法，其中，還包括：所述的分別將預定義第一組和預定義第二組底部遮罩電極電連接到源極接觸溝槽和柵極接觸溝槽的步驟，還包括將預定義第二組底部遮罩電極配置成預定義第一組的1%至50%。
如申請專利範圍第14項所述的方法，其中，還包括：製備一個絕緣層，覆蓋所述的半導體功率器件的頂面，在所述的溝槽剩餘部分上方，打開多個源極接觸開口，形成源極接頭，直接接觸所述的溝槽剩餘部分中的柵極材料，以便電連接到所述的底部遮罩電極。
如申請專利範圍第14項所述的方法，其中，還包括：製備一個絕緣層，用於覆蓋所述的半導體功率器件的頂面，並且打開至少一個柵極接觸開口，用於將提供的一柵極墊電連接到所選的那部分溝槽中所述的溝槽式柵極中所述的柵極材料。
如申請專利範圍第14項所述的方法，其中，還包括：打開多個溝槽還包括打開多個柵極滑道溝槽，從有源電晶體晶胞附近的有源區中的柵極溝槽開始，延伸到設置在端接區中的柵極-接觸溝槽；並且將預定義第二組底部遮罩電極電連接到柵極-接觸溝槽，還包括用導電柵極材料填充柵極滑道溝槽，以便通過柵極滑道溝槽，將預定義第二組底部遮罩電極電連接到柵極-接觸溝槽。