CN203325907U - 绝缘栅半导体装置结构 - Google Patents

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Abstract

本实用新型涉及绝缘栅半导体装置结构。本实用新型所要解决的技术问题之一是减小半导体装置的比导通电阻。绝缘栅半导体设备结构包括：半导体材料的区域，其包括第一导电类型的半导体层并且具有主要表面；第二导电类型的体区，其形成在从所述主要表面延伸的所述半导体层中；以及沟槽结构，其形成在从邻近所述体区的所述主要表面延伸的所述半导体层中，并且其中所述沟槽结构包括：绝缘栅极；以及屏蔽电极。本实用新型能够用于半导体装置。本实用新型的有利技术效果之一是半导体装置的比导通电阻能够减小。

Description

绝缘栅半导体装置结构
技术领域
本文件大体上涉及半导体装置，并且更具体来说，涉及形成绝缘栅装置的方法和结构。
背景技术
绝缘栅场效应晶体管(IGFET)，例如，金属氧化物半导体场效应晶体管(MOSFET)已用于许多功率开关应用，例如，直流-直流变换器。在典型MOSFET中，栅极通过施加适当栅电压而提供接通和断开控制。例如，在n型增强型模式MOSFET中，在响应于施加超过固有的阈值电压的正栅电压而将导电的n型反型层（即，沟道区）形成在p型体区中时发生接通。反型层连接n型源极区与n型漏极区并且允许多数载流子在这些区域之间导电。
存在一类MOSFET装置，其中栅极形成在从半导体材料（例如，硅）的主要表面向下延伸的沟槽中。这类装置中的电流主要在通过装置的垂直方向上，并且因此，装置单元可以被包得更紧。在其他所有东西都一样的情况下，被包得更紧的装置单元可以增加载流能力并且减少装置的导通电阻。
实现减少的比导通电阻（欧姆-面积）性能为MOSFET装置设计者的一个目标。减少的比导通电阻可以确定MOSFET设计的产品成本和毛利润或利益率。例如，低比导通电阻允许较小的MOSFET晶粒或芯片，这又引起半导体材料和封装结构的较低成本。各种方法已被使用或评估以减少导通电阻。此类方法已包括添加凹陷场板或屏蔽电极，这已允许使用较高的漂移区掺杂浓度。然而，在使用此类凹陷场板设计方法的装置中已发现几个缺点。例如，此类缺点包括较高的栅极-漏极电容(QGD)，其影响开关速度、过度的激振、较低的击穿电压(BVDSS)和较低的优值，例如，非箝位感应开关(UIS)。
因此，需要具有一种减少比导通电阻、改善开关特性、减少激振、至少保持BVDSS性能和提高优值（例如，UIS）的方法和结构。
实用新型内容
本实用新型所要解决的技术问题之一是减小半导体装置的比导通电阻。
根据本发明的一个方面，提供一种绝缘栅半导体设备结构，其包括：半导体材料的区域，其包括第一导电类型的半导体层并且具有主要表面；第二导电类型的体区，其形成在从所述主要表面延伸的所述半导体层中；以及沟槽结构，其形成在从邻近所述体区的所述主要表面延伸的所述半导体层中，并且其中所述沟槽结构包括：绝缘栅极；以及具有第一部分和第二部分的屏蔽电极，其中所述第一部分比所述第二部分宽，并且其中所述第一部分在所述栅极与所述第二部分之间，并且其中第一介电层使所述第一部分至少部分地与所述半导体层分离，并且其中比所述第一介电层厚的第二介电层使所述第二部分与所述半导体层分离。
优选地，所述绝缘栅极包括通过第三介电层与所述半导体层分离的栅极，并且其中所述第三介电层比所述第一介电层薄。
优选地，所述半导体层具有接近所述第一部分的第一掺杂浓度和接近所述第二部分的第二掺杂浓度，并且其中所述第一掺杂浓度大于所述第二掺杂浓度。
优选地，所述结构进一步包括以与所述体区间隔的关系形成的源极区，并且其中所述绝缘栅极包括具有接近所述体区的宽阔部分和接近所述源极区的狭窄部分的栅极。
优选地，所述结构进一步包括形成在所述第一介电层与所述第一部分之间的介电衬垫。
优选地，所述介电衬垫包括氮化物，并且其中所述第一介电层包括氧化物。
优选地，所述绝缘栅极包括具有接近所述体区的宽阔部分和在所述宽阔部分与所述屏蔽电极之间的鳍部分的栅极。
优选地，所述体区和所述半导体层形成结，并且其中接近所述结形成所述第一部分。
本实用新型能够用于半导体装置。本实用新型的有利技术效果之一是半导体装置的比导通电阻能够减小。
附图说明
图1至图10图示根据本实用新型的第一实施方案的在制造的各种阶段的半导体装置的局部横截面图；
图11至图14图示根据本实用新型的第二实施方案的在制造的各种阶段的半导体装置的局部横截面图；
图15图示根据本实用新型的另一实施方案的半导体装置的一部分的局部横截面图；
图16图示根据本实用新型的另一实施方案的半导体装置的一部分的局部横截面图；以及
图17图示根据本实用新型的额外实施方案的半导体装置的一部分的局部横截面图。
具体实施方式
为了图解的简单和清晰起见，图中的元件未必按比例绘制，并且不同图中的相同参考符号一般表示相同的元件。另外，为了描述的简单起见而省略众所周知的步骤和元件的描述和细节。本文所用的载流电极意谓通过装置（例如，MOS晶体管的源极或漏极，或双极晶体管的发射极或集电极，或二极管的阴极或阳极）载运电流的装置的元件，并且控制电极意谓通过装置（例如，MOS晶体管的栅极或双极晶体管的基极）控制电流的装置的元件。尽管在本文中将装置解释为某些N沟道装置，但是本领域普通技术人员应理解根据本实用新型的描述，P沟道装置和互补装置也是可能的。为了附图的清晰起见，可以将装置结构的掺杂区图示为具有大体直线边缘和精确的角的拐角；然而，本领域技术人员应理解，由于掺杂剂的扩散和活化，故掺杂区的边缘一般不为直线并且拐角不为精确的角。
此外，当结合半导体区域或衬底使用时，术语“主要表面”意谓形成与另一材料（例如，电介质、绝缘体、导体或多晶半导体）的界面的半导体区域或衬底的表面。主要表面可以具有在x、y和z方向上改变的构形。
另外，本实用新型的描述的结构可以实施单元基础设计（其中体区为多个不同和单独的单元或条纹区域）或独立基础设计（其中体区为以细长图案，通常以蛇形图案或具有连接附属物的中心部分形成的单区域）。然而，为便于理解，在整个描述中将本实用新型的描述的一个实施方案描述成单元基础设计。应理解，本公开涵盖单元基础设计和独立基础设计。
图1图示根据第一实施方案的在制造的早期阶段的半导体装置10或单元10的局部横截面图。装置10包括半导体材料的区域、半导体衬底或半导体区域11，其可以包括例如具有从约0.001欧姆-厘米到约0.005欧姆-厘米范围的电阻率的n型硅衬底12。例如，衬底12可以被掺杂磷、砷或锑。在说明的实施方案中，衬底12为装置10提供漏极区、漏极接触或第一载流接触。在这个实施方案中，装置10可以形成在半导体芯片的有源区102中。此外，在这个实施方案中，装置10可以被配置成垂直力MOSFET结构，但是这个描述也适用于绝缘栅双极晶体管(IGBT)、MOS栅控晶闸管，以及相关领域中的普通技术人员已知的其他相关或等效结构。
半导体层、漂移区或延伸的漏极区14可以形成在衬底12中、上或上面。在一个实施方案中，可以使用半导体外延生长技术形成半导体层14。或者，可以使用半导体掺杂和扩散技术形成半导体层14。在适合于50伏特装置的实施方案中，半导体层14可以是具有约1.0×1016原子/立方厘米至约1.0×1017原子/立方厘米的掺杂浓度的n型半导体层，并且可以具有约3微米至约5微米的厚度。根据装置10的所需的漏极-源极击穿电压(BVDSS)额定值，可以增加或减少半导体层14的掺杂浓度和厚度。在一个实施方案中，半导体层14可以具有梯度掺杂分布图。在一个实施方案中，半导体层14可以具有掺杂分布图，其提供邻近装置10的沟道区的漏极端与半导体层14汇合处的较高掺杂浓度的区域。例如，此配置被图示为图8中的区域330。在替代实施方案中，衬底12的导电类型可以与半导体层14的导电类型相反以形成例如IGBT实施方案。此外，应理解，其他材料可以用于半导体材料的区域11或其部分，包括硅-锗、硅-锗-碳、掺碳硅、碳化硅、绝缘体上半导体(SOI)，或本领域普通技术人员已知的其他相关或等效材料。
掩蔽层47可以形成在半导体材料的区域11的主要表面18上面。半导体材料的区域11也可以包括与主要表面18相对的主要表面19。在一个实施方案中，掩蔽层47可以包括耐受用于形成下文所述的沟槽结构的蚀刻化学品的介电薄膜或薄膜。在一个实施方案中，掩蔽层47可以包括多于一个层，例如包括热氧化物的0.030微米的介电层471、氮化硅的约0.2微米的介电层472，以及沉积氧化物的约0.1微米的介电层473。
然后，开口58可以形成在掩蔽层47中。在一个实施方案中，光致抗蚀工艺和蚀刻工艺可以用于形成开口58。在一个实施方案中，开口58可以具有约0.2微米至约0.3微米的宽度。在一个实施方案中，开口58之间的初始间距可以是约0.55微米至约0.65微米。
在形成开口58之后，可以移除半导体层14的区段以形成从主要表面18延伸的沟槽221。例如，可以使用用碳氟化学品或氟化化学品（例如，SF6/O2）的等离子蚀剂技术蚀刻沟槽221。根据本实用新型的实施方案，沟槽221可以形成第一部分的沟槽结构，其将被指定为始于图4的沟槽结构22。在一个实施方案中，沟槽221可以具有约0.8微米至约2.5微米的深度220。根据本实用新型的实施方案，如稍后将描述，沟槽221可以具有在装置10的体区的深度下面延伸约0.3微米至约0.7微米的深度220。
图2图示在额外处理之后装置10的局部横截面图。在任选步骤中，可以邻接沟槽221的表面形成牺牲层（未示出）。例如，可以形成热氧化硅层。接着，可以使用例如蚀刻工艺移除牺牲层和介电层473。然后，可以沿着沟槽221的表面形成材料层261。在一个实施方案中，层261可以为介电材料或绝缘材料。例如，层261可以是约0.03微米湿或热氧化层。在形成层261期间可能消耗半导体层14的部分。
图3图示在进一步处理之后装置10的局部横截面图。可以沿着层261以及层471和层472的侧壁形成介电层262。在一个实施方案中，介电层262可以氮化物层，并且可以具有约0.025微米的厚度。在替代实施方案中，晶体半导体层（例如，无掺杂多晶硅层）可以形成在层262与层261之间。接着，各向异性干式蚀刻可以用于从沟槽221的下表面移除层262和层261的部分以形成开口580，开口580可以暴露半导体层14的区段。在形成开口580之后，可以移除半导体层14的区段以形成从沟槽221延伸的沟槽222（如图4中所示）。例如，可以使用用碳氟化学品或氟化化学品（例如，SF6/O2）的等离子蚀剂技术蚀刻沟槽222。根据本实用新型的实施方案，沟槽222可以形成第二部分的沟槽结构或由多部分组成的沟槽22。在一个实施方案中，沟槽222可以具有约0.5微米至约2.0微米的深度224。在一个实施方案中，沟槽结构22可以具有约1.3微米至约4.5微米的累积深度。在一个实施方案中，沟槽结构22可以部分地延伸到半导体层14中。在一个实施方案中，沟槽结构22可以延伸穿过半导体层14并且延伸到衬底12中。根据本实用新型的实施方案，沟槽结构22可以被配置成形成在有源区102中的装置10的栅极沟槽和屏蔽电极沟槽。
图5图示在额外处理之后装置10的局部横截面图。在任选步骤中，可以邻接沟槽222的表面形成牺牲层（未示出）。例如，可以形成约0.04微米厚的热氧化硅层。接着，可以使用例如蚀刻工艺移除牺牲层。然后，可以沿着沟槽222的表面形成材料层264。在一个实施方案中，层264可以为一种或多种介电材料或绝缘材料。例如，层264可以为约0.05微米至约0.1微米的热氧化层。在形成热氧化物期间可能消耗半导体层14的部分。在一个实施方案中，层264比层261厚。在一个实施方案中，层264可以是相似或不同的材料（例如，热和沉积介电材料或绝缘材料）的多层。
在一个实施方案中，然后可以使用湿式蚀刻工艺（例如，磷酸蚀刻工艺）移除层262和层472。在一个实施方案中，材料层可以形成在主要表面18上面并且沿着层261和层264形成在沟槽结构22内。在一个实施方案中，材料层可以为晶体半导体材料、导电材料或上述组合。在一个实施方案中，材料层可以为掺杂多晶硅。在一个实施方案中，多晶硅可以被掺杂n型掺杂剂，例如，磷或砷。在后续步骤中，可以平坦化材料层以在沟槽结构22内形成中间结构1021，如大体上在图6中所示。在一个实施方案中，化学机械平坦化(CMP)技术可以用于平坦化步骤。当材料层包括晶体半导体材料时，可以在平坦化前或后热处理材料层以退火、活化和/或扩散存在于晶体半导体材料中的任何掺杂材料。
图7图示在额外处理之后装置10的局部横截面图。例如，可以使中间结构1021进一步凹陷在沟槽结构22内以形成屏蔽电极21。作为实例，当屏蔽电极21包括晶体半导体材料时，使用氟或氯基化学品的干式蚀刻可以用于凹陷步骤。根据本实用新型的实施方案，使屏蔽电极21凹陷在沟槽结构22内以使得屏蔽电极21的上部或较宽部分210在沟槽222上方并且保持沿着沟槽221内的层261的一部分处。屏蔽电极21也包括沿着沟槽222内的层264的下部或较窄部分211。具有邻接较薄介电层（例如，层261）的较宽部分210和邻接较厚介电层（例如，层264）的较窄部分211的屏蔽电极21不同于相关装置。此类相关装置使屏蔽电极完全凹陷以使得屏蔽电极仅邻接较厚介电层。本实用新型的实施方案的由多部分组成的屏蔽电极结构具有稍后将描述的几个优点。
在一个实施方案中，在后续步骤中，可以移除层261的上部或暴露部分和层471的部分。在另一实施方案中，层261的上部或暴露部分或其部分和层471的部分可以留在原地。然后，可以沿着沟槽结构22的上部侧壁部分227形成介电层。在一个实施方案中，介电层也可以形成在屏蔽电极21的部分210上面。介电层沿着沟槽22的上部侧壁表面227形成栅极层或栅极介电层26并且形成覆盖在屏蔽电极21的部分210上面的电极间介电层27。栅极层26和电极间介电层27可以为氧化物、氮化物、五氧化二钽、二氧化钛、钛酸锶钡、高k介电材料、上述组合，或本领域普通技术人员已知的其他相关或等效材料。在一个实施方案中，栅极层26和电极间介电层27可以为氧化硅。在一个实施方案中，栅极层26可以具有约0.01微米至约0.06微米的厚度，并且电极间介电层27可以具有大于栅极层26的厚度的厚度。在一个实施方案中，栅极层26可以具有小于层261的厚度的厚度。
图8图示在进一步处理之后装置10的局部横截面图。材料层可以形成在主要表面18上面和沟槽结构22内。在一个实施方案中，材料层可以为晶体半导体材料、导电材料或上述组合。在一个实施方案中，材料层可以为掺杂多晶硅。在一个实施方案中，多晶硅可以被掺杂n型掺杂剂，例如，磷或砷。随后，可以使用作为停止层的介电层471平坦化材料层。在一个实施方案中，CMP工艺可以用于平坦化步骤。平坦化步骤可以用于在沟槽结构22内形成栅极28，如图8中所示。
在一个实施方案中，可以形成从邻近沟槽结构22的主要表面18延伸的体区、基极区或掺杂区31。体区31可以具有与半导体层14相反的导电类型。在一个实施方案中，体区31可以具有p型导电性并且可以使用例如硼掺杂剂源极得以形成。体区31具有适合于形成反型层的掺杂浓度，反型层操作为装置10的导电沟道或沟道区45（例如，在图10中所示）。体区31可以从主要表面18延伸到例如约0.5微米至约2.0微米的深度。根据本实用新型的实施方案，体区31沿着沟槽221的部分终止，从而使屏蔽电极21的较宽部分210邻近半导体层14但是通过层261使较宽部分210与半导体层14分离。应理解，可以在制造的早期阶段，例如，在形成沟槽22之前形成体区31。可以使用掺杂技术（例如，离子注入技术和退火技术）形成体区31。
在任选实施方案中，掺杂区330可以形成在接近屏蔽电极21的上部210的半导体层14中。掺杂区330可以用于增加接近体区31的下表面和接近屏蔽电极21的上部210的半导体层14的掺杂浓度。掺杂区330被配置成帮助减少装置10的导通电阻。在一个实施方案中，高能离子注入可以用于形成掺杂区330。在一个实施方案中，可以用约2.0×1012原子/平方厘米的离子注入剂量和约1MeV的注入能量使用磷离子注入工艺。在一个实施方案中，可以使用在1MeV至3MeV范围中的注入能量形成掺杂区330以在接近沟槽结构22的中点处注入掺杂剂，并且然后向上扩散掺杂剂的一部分以增加区域330的掺杂浓度。在替代实施方案中，在使用例如外延生长技术形成半导体层14时，可以用更均匀的方式增加半导体层14的掺杂浓度，以使得在形成半导体层14时可以增加接近屏蔽电极21的上部210的半导体层14的一部分的掺杂浓度。
根据本实用新型的实施方案，屏蔽电极21被配置成接近形成在体区31与半导体层14（或掺杂区330）之间的结放置宽阔部分210并且接近半导体层14或漂移区的较深部分放置狭窄部分211。在一个实施方案中，宽阔部分210叠盖住较重掺杂的半导体层14的部分（例如，掺杂区330）和较轻掺杂的半导体层14的另一部分（例如，在掺杂区330下面的这部分半导体层14），如大体上在图8中所示。
图9图示在额外处理之后装置10的局部横截面图。在后续步骤中，掩蔽层（未示出）可以形成在主要表面18的部分上面。在一个实施方案中，源极区、导电区或载流区33可以形成在体区31内、中或上面并且可以从主要表面18延伸到例如约0.1微米至约0.5微米的深度。在一个实施方案中，源极区33可以具有n型导电性并且可以使用例如磷或砷掺杂剂源极得以形成。在一个实施方案中，离子注入掺杂工艺可以用于在体区31内形成源极区33。然后，可以移除掩蔽层，并且可以退火注入的掺杂剂。
在一个实施方案中，可以使栅极28凹陷在主要表面18下面，如图9中所示。在一个实施方案中，作为凹陷步骤的结果，可以移除约0.15微米至约0.25微米的材料。在一个实施方案中，层或多层41可以形成在主要表面18上面。在一个实施方案中，层41包括一个或多个介电层或绝缘层并且可以被配置成层间介电(ILD)结构。在一个实施方案中，层41可以为氧化硅，例如，掺杂或无掺杂的沉积氧化硅。在一个实施方案中，层41可以包括掺杂磷或硼和磷的至少一层沉积氧化硅和至少一层无掺杂氧化物。在一个实施方案中，层41可以具有约0.4微米至约1.0微米的厚度。在一个实施方案中，可以平坦化层41以提供更均匀的表面构形，从而提高可制造性。
随后，掩蔽层（未示出）可以形成在装置10上面，并且可以形成开口、通孔或接触沟槽422以用于接触源极区33和体区31。在一个实施方案中，凹陷蚀刻可以用于移除源极区33的部分。凹陷蚀刻步骤可以暴露在源极区33下面的体区31的部分。可以移除掩蔽层。然后，p型体接触、增强区或接触区36可以形成在体区31中，p型体接触、增强区或接触区36可以被配置成将较低接触电阻提供到体区31。离子注入技术（例如，使用硼）和退火技术可以用于形成接触区36。
图10图示在更进一步处理之后装置10的局部横截面图。在一个实施方案中，导电区43可以形成在接触沟槽422中并且被配置成通过接触区36将电接触提供到源极区33、体区31。应理解，可以使用例如沟槽接触结构在装置10的外围部分中接触栅极28和屏蔽电极21。在一个实施方案中，导电区43可以为导电插塞或插塞结构。在一个实施方案中，导电区43可以包括导电屏障结构或衬垫和导电充填材料。在一个实施方案中，屏障结构可以包括金属/金属氮化物配置，例如，钛/氮化钛或本领域普通技术人员已知的其他相关或等效材料。在另一实施方案中，屏障结构可以进一步包括金属硅化物结构。在一个实施方案中，导电充填材料包括钨。在一个实施方案中，可以平坦化导电区43以提供更均匀的表面构形。
导电层44可以形成在主要表面18上面，并且导电层46可以形成在主要表面19上面。导电层44和导电层46可以被配置成在装置10的个别装置部件与下一个级别的组件之间提供电连接。在一个实施方案中，导电层44可以为钛/氮化钛/铝铜合金或本领域普通技术人员已知的其他相关或等效材料并且被配置成源极或端子。在一个实施方案中，导电层46可以为可软焊金属结构（例如，钛-镍-银、铬-镍-金）或本领域普通技术人员已知的其他相关或等效材料并且被配置成漏极或端子。在一个实施方案中，另一钝化层（未示出）可以形成在导电层44上面。在一个实施方案中，全部或部分的屏蔽电极21可以（例如，使用外围接触结构）连接到导电层44，以使得在装置10在使用中时屏蔽电极21被配置成在与源极区33相同的电位处。在另一实施方案中，屏蔽电极21可以被配置成被独立偏压或部分地耦合到栅极28。
在一个实施方案中，装置10的操作可以按以下所述进行。假定源极（或输入端子）44和屏蔽电极21在零伏特的电位VS下操作，栅极28将接收4.5伏特的控制电压VG，其大于装置10的导电阈值，并且漏极（或输出端子）46将在小于2.0伏特的漏极电位VD下操作。VG和VS的值将使体区31反转相邻栅极28以形成沟道45，沟道45将源极区33电连接到半导体层14。装置电流IDS将从漏极46流动并且将通过半导体层14、沟道45和源极区33被导引到源极44。在一个实施方案中，IDS为大约10.0安培。为将装置10切换为断开状态，将小于装置10的导电阈值的控制电压VG施加到栅极28（例如，VG<1.0伏特）。此控制电压将移除沟道45并且IDS将不再流过装置10。根据本实用新型的实施方案，具有较宽部分210的屏蔽电极21和邻近体区31下面的漂移区的较薄介电层261被配置成帮助更快地耗尽体区31与半导体层14之间的结以移动峰值电场（例如，在雪崩条件下）远离结边缘，这帮助甚至在存在较重掺杂区330的情况下改善UIS性能并且保持BVDSS性能。此外，根据本实用新型的实施方案，屏蔽电极21的配置帮助提供接近于体区31与半导体层14之间的结的改善的RESURF效应，从而帮助在保持BVDSS的同时降低导通电阻。另外，屏蔽电极21的配置提供较高的漏极-源极电容，这帮助降低存在于相关装置中的激振问题。另外，较厚介电层264被配置成帮助增加击穿电压。
根据本实用新型的实施方案，当比较装置10与具有针对30伏特装置的标准（较重）外延层掺杂和只具有厚介电层隔离的标准屏蔽电极配置的相关装置时，与相关装置的32.5伏特相比，装置10具有略高的32.9伏特的BVDSS。此外，在存在掺杂区330（或接近较宽部分210的增加的外延层浓度）的情况下，装置10在相同的击穿电压和阈值电压下具有比相关装置低7.5%的导通电阻。另外，装置10在0伏特的VDS下具有比相关装置高40%的漏极-源极电容并且在10伏特的VDS下具有比相关装置高10%的漏极-源极电容，这帮助减少激振效应。
图11图示根据第二实施方案的在制造的中间阶段的半导体装置101或单元101的局部横截面图。例如，可以类似于图1至图5中所示的装置10处理装置101。然而，在装置101中介电层262留在原地，同时形成屏蔽电极21而不是首先移除屏蔽电极21。在一个实施方案中，材料层可以形成在主要表面18上面并且沿着层262和层264形成在沟槽结构22内。在一个实施方案中，材料层可以为晶体半导体材料、导电材料或上述组合。在一个实施方案中，材料层可以为掺杂多晶硅。在一个实施方案中，多晶硅可以被掺杂n型掺杂剂，例如，磷或砷。在后续步骤中，可以平坦化和凹陷材料层以形成具有较宽部分210和狭窄部分211的屏蔽电极21，如图11中所示。
图12图示在额外处理之后装置101的局部横截面图。在一个实施方案中，层270可以形成在屏蔽电极21上面。在一个实施方案中，层270可以包括一种或多种介电材料或绝缘材料并且被配置成例如电极间介电层。在一个实施方案中，层270可以包括使用热氧化技术形成的氧化硅。在一个实施方案中，层270可以具有约0.1微米至约0.3微米的厚度。可以如先前结合图5所述移除层262和层472。根据本实用新型的实施方案，层262的部分362保持邻近屏蔽电极21的上部210，如大体上在图13中所示。在一个实施方案中，部分362被配置成邻近屏蔽电极21的上部210的氮化物衬垫。
图14图示在进一步处理之后装置101的局部横截面图。在一个实施方案中，可以移除层261的上部或暴露部分和/或层471的部分。在另一实施方案中，层261的上部或暴露部分或其部分和/或层471的部分可以留在原地。在一个实施方案中，可以使用栅极电介质清洁工艺，接着使用栅极电介质再生长工艺以形成如结合图8所述的栅极层26。在本实用新型的实施方案中，这个步骤可以填充电极间介电层270与栅极层26之间的间隙，如图14中所示。可以如结合图8所述形成体区31、掺杂区330和栅极28。可以如结合图9和图10所述进一步处理装置101以提供图15中所示的结构。
装置101具有与如结合装置10所述类似的优点。此外，在装置101中，部分362被配置或放置以在装置101的漂移区17内感应或传播应力（例如，张应力）。换句话说，当装置101包括n沟道装置时，结构362可能处于压应力下以便在接近漂移区17处生成张应力。当装置101包括p沟道装置时，结构362可能处于张应力下以便在接近漂移区17处生成压应力。根据本实用新型的实施方案，结构362在处于应力下的区域中增加载流子迁移率，这又会进一步减少装置101的导通电阻。应力可以传播到沟道区以同样降低沟道电阻。
图16图示根据另一实施方案的半导体装置201的局部横截面图。装置201类似于装置101，其中栅极28包括额外特征。在一个实施方案中，栅极28可以包括中心宽阔部分280和上部狭窄部分281。通过上部狭窄部分281，栅极介电层26进一步包括邻近上部狭窄部分281的厚介电部分266。介电部分266可以被配置成增加栅极28与源极区33之间的距离以帮助减少栅极-源极电容。在一个实施方案中，栅极28可以包括薄部分、鳍部分或鳍状部分282，其覆盖在屏蔽电极21的部分上面并且为相邻体区31。薄部分282可以由形成在电极间介电层270上面的介电层271分离，如图16中所示。这个配置增加栅极28与屏蔽电极21之间的隔离，从而在屏蔽电极21被短接到源极时帮助减少栅极-源极电容。应理解，栅极28可以被配置成包括本文所述的配置中的一个或两个。
图17图示根据另一实施方案的半导体装置301的局部横截面图。除形成缺乏层362的装置301之外，装置301类似于装置201。
根据所有上述内容，本领域技术人员可以确定，根据一个实施方案，一种绝缘栅半导体装置包括半导体材料的区域（例如，元件11），其包括第一导电类型的半导体层（例如，元件14）并且具有主要表面（例如，元件18）。第二导电类型的体区（例如，元件31）形成在从主要表面延伸的半导体层中。沟槽结构（例如，元件22）形成在从邻近体区的主要表面延伸的半导体层中，并且其中沟槽结构包括绝缘栅极（例如，元件28、元件26）以及具有第一部分（例如，元件210）和第二部分（例如，元件211）的屏蔽电极（例如，元件21、元件210、元件211），其中第一部分比第二部分宽，并且其中第一部分在栅极与第二部分之间，并且其中第一介电层（例如，元件261）使第一部分至少部分地与半导体层分离，并且其中比第一介电层厚的第二介电层（例如，元件264）使第二部分与半导体层分离。
本领域技术人员也将了解，根据另一实施方案，在前述结构中，半导体层可以具有接近第一部分的第一掺杂浓度和接近第二部分的第二掺杂浓度，其中第一掺杂浓度大于第二掺杂浓度。
本领域技术人员也将了解，根据另一实施方案，前述结构可以进一步包括形成在第一介电层与第一部分之间的介电衬垫（例如，元件362）。
本领域技术人员也将了解，根据又一实施方案，一种用于制作具有屏蔽电极结构的绝缘栅半导体装置的方法包括以下步骤：提供具有主要表面（例如，元件18）的半导体材料的区域（例如，元件11）。方法包括形成从主要表面延伸到半导体材料的区域中的第一沟槽（例如，元件221）。方法包括沿着第一沟槽的表面形成介电结构（例如，元件261、元件262）。方法包括形成从第一沟槽延伸到半导体材料的区域中的第二沟槽（例如，元件222）。方法包括沿着第二沟槽的表面形成第一介电层（例如，元件264），其中第一介电层比介电结构厚。方法包括沿着第一介电层在第二沟槽内以及沿着介电结构的部分在第一沟槽的部分内形成屏蔽电极（例如，元件21、元件210、元件211），其中屏蔽电极具有邻近介电结构的宽阔部分（例如，元件210）和邻近第一介电层的狭窄部分（例如，元件211）。方法包括形成覆盖在宽阔部分上面的电极间介电层（例如，元件27、元件270）。方法包括形成覆盖在电极间介电层上面的栅极（例如，元件28）。方法包括在半导体材料的区域内形成体区（例如，元件21），其中体区与第一沟槽是邻近的。
本领域技术人员也将了解，根据另一实施方案，前述方法可以进一步包括在接近宽阔部分的半导体材料的区域内形成掺杂区（例如，元件330），其中体区在主要表面与掺杂区之间，并且其中掺杂区具有比半导体材料的区域的掺杂浓度更高的掺杂浓度。
本领域技术人员也将了解，根据另一实施方案，在前述方法中，形成介电结构的步骤可以包括沿着第一沟槽的表面形成第二介电层（例如，元件261）、形成覆盖在第二介电层上面的第三介电层（例如，元件262），以及沿着第一沟槽的下表面移除第一介电层和第二介电层的部分。
本领域技术人员也将了解，根据另一实施方案，前述方法可以进一步包括在形成屏蔽电极之后移除第三介电层（例如，元件262）的部分，其中第三介电层的另一部分（例如，元件362）保持在宽阔部分与第二介电层之间。
本领域技术人员也将了解，根据又一实施方案，一种用于形成半导体装置的方法包括提供具有第一导电类型的半导体层（例如，元件14）并且具有主要表面（例如，元件18）的半导体材料的区域（例如，元件11）。方法包括形成沟槽结构（例如，元件22、元件221、元件222）。方法包括在具有第一部分（例如，元件210）和第二部分（例如，元件222）的沟槽结构内形成屏蔽电极（例如，元件21、元件210、元件211），其中第一部分比第二部分宽，并且其中第一介电层（例如，元件261）使第一部分至少部分地与半导体层分离，并且其中比第一介电层厚的第二介电层（例如，元件222）使第二部分与半导体层分离。方法包括在沟槽结构中形成绝缘栅极（例如，元件26、元件28）。方法包括在从主要表面延伸的半导体层中形成第二导电类型的体区（例如，元件31），其中体区与沟槽结构是邻近的。
本领域技术人员也将了解，根据又一实施方案，前述方法可以进一步包括在接近第一部分的半导体层中形成第一导电类型的掺杂区（例如，元件330），其中体区在主要表面与掺杂区之间，并且其中掺杂区具有比半导体层的掺杂浓度更高的掺杂浓度。
本领域技术人员也将了解，根据另一实施方案，前述方法可以进一步包括在第一介电层与第一部分之间形成介电衬垫。
鉴于所有上述内容，很明显公开一种新颖的方法和结构。在其他特征中，包括一种包括宽阔部分和狭窄部分的屏蔽电极结构。接近沟道的漏极端放置宽阔部分并且薄介电层使宽阔部分与沟道的漏极端分离。狭窄部分被进一步向下放置在漂移区中并且使用较厚介电层使狭窄部分与漂移区分离。此外，可以增加接近宽阔部分的漏极区的掺杂浓度。结构尤其被配置成减少导通电阻、减少激振效应、减少漏极-源极电容、保持BVDSS和/或改善UIS性能。额外特征包括放置在薄介电层与屏蔽电极的宽阔部分之间的介电衬垫。介电衬垫被配置成在沟道区的漏极端和沟道区中感应应力以增加迁移率并且减少导通电阻。其他特征包括具有宽阔部分、狭窄部分和/或鳍部分的栅极结构，这些部分被配置成减少栅极-源极电容并且改善栅极与屏蔽电极之间的隔离。
尽管用具体优选实施方案和示例性实施方案描述本实用新型的主题，但是前述附图和其描述仅描绘主题的典型实施方案，并且因此不被认为是其范围的限制。很明显，本领域技术人员将易了解许多替代和变化。例如，已针对特定n沟道MOSFET结构描述主题，然而方法和结构直接适用于其他MOS晶体管以及双极、BiCMOS、金属半导体FET(MESFET)、HFET、晶闸管双向晶体管和其他晶体管结构。
根据本发明的一个方面，提供一种绝缘栅半导体设备结构，其包括：半导体材料的区域，其包括第一导电类型的半导体层并且具有主要表面；第二导电类型的体区，其形成在从所述主要表面延伸的所述半导体层中；以及沟槽结构，其形成在从邻近所述体区的所述主要表面延伸的所述半导体层中，并且其中所述沟槽结构包括：绝缘栅极；以及具有第一部分和第二部分的屏蔽电极，其中所述第一部分比所述第二部分宽，并且其中所述第一部分在所述栅极与所述第二部分之间，并且其中第一介电层使所述第一部分至少部分地与所述半导体层分离，并且其中比所述第一介电层厚的第二介电层使所述第二部分与所述半导体层分离。
在一种实施方式中，所述绝缘栅极包括通过第三介电层与所述半导体层分离的栅极，并且其中所述第三介电层比所述第一介电层薄。
在一种实施方式中，所述半导体层具有接近所述第一部分的第一掺杂浓度和接近所述第二部分的第二掺杂浓度，并且其中所述第一掺杂浓度大于所述第二掺杂浓度。
在一种实施方式中，所述结构进一步包括以与所述体区间隔的关系形成的源极区，并且其中所述绝缘栅极包括具有接近所述体区的宽阔部分和接近所述源极区的狭窄部分的栅极。
在一种实施方式中，所述结构进一步包括形成在所述第一介电层与所述第一部分之间的介电衬垫。
在一种实施方式中，所述介电衬垫包括氮化物，并且其中所述第一介电层包括氧化物。
在一种实施方式中，所述绝缘栅极包括具有接近所述体区的宽阔部分和在所述宽阔部分与所述屏蔽电极之间的鳍部分的栅极。
在一种实施方式中，所述体区和所述半导体层形成结，并且其中接近所述结形成所述第一部分。
根据本发明的另一方面，提供一种用于制作具有屏蔽电极结构的绝缘栅半导体设备的方法，其包括：提供具有主要表面的半导体材料的区域；形成从所述主要表面延伸到所述半导体材料的区域中的第一沟槽；沿着所述第一沟槽的表面形成介电结构；形成从所述第一沟槽延伸到所述半导体材料的区域中的第二沟槽；沿着所述第二沟槽的表面形成第一介电层，其中所述第一介电层比所述介电结构厚；沿着所述第一介电层在所述第二沟槽内以及沿着所述介电结构的部分在所述第一沟槽的部分内形成屏蔽电极，其中所述屏蔽电极具有邻近所述介电结构的宽阔部分和邻近所述第一介电层的狭窄部分；形成覆盖在所述宽阔部分上面的电极间介电层；形成覆盖在所述电极间介电层上面的栅极；以及在所述半导体材料的区域内形成体区，其中所述体区与所述第一沟槽是邻近的。
在一种实施方式中，所述方法进一步包括在接近所述宽阔部分的所述半导体材料的区域内形成掺杂区，其中所述体区在所述主要表面与所述掺杂区之间，并且其中所述掺杂区具有比所述半导体材料的区域的掺杂浓度更高的掺杂浓度。
在一种实施方式中，形成所述介电结构包括：沿着所述第一沟槽的表面形成第二介电层；形成覆盖在所述第二介电层上面的第三介电层；以及沿着所述第一沟槽的下表面移除所述第一介电层和所述第二介电层的部分。
在一种实施方式中，形成所述第三介电层包括形成氮化物层。
在一种实施方式中，所述方法进一步包括在形成所述第二沟槽之后并且在形成所述屏蔽电极之前移除所述第三介电层。
在一种实施方式中，所述方法进一步包括在形成所述屏蔽电极之后移除所述第三介电层的部分，其中所述第三介电层的另一部分保持在所述宽阔部分与所述第二介电层之间。
在一种实施方式中，形成所述栅极包括形成具有宽阔部分和鳍部分的栅极，其中所述鳍部分在所述屏蔽电极与所述栅极的所述宽阔部分之间。
在一种实施方式中，所述方法进一步包括在所述体区内形成源极区，并且其中形成所述栅极包括形成具有宽阔部分和狭窄部分的栅极，并且其中所述狭窄部分邻近所述源极区。
根据本发明的另一方面，提供一种用于形成半导体设备的方法，其包括：提供具有第一导电类型的半导体层并且具有主要表面的半导体材料的区域；形成沟槽结构；在具有第一部分和第二部分的所述沟槽结构内形成屏蔽电极，其中所述第一部分比所述第二部分宽，并且其中第一介电层使所述第一部分至少部分地与所述半导体层分离，并且其中比所述第一介电层厚的第二介电层使所述第二部分与所述半导体层分离；在所述沟槽结构中形成绝缘栅极；以及在从所述主要表面延伸的所述半导体层中形成第二导电类型的体区，其中所述体区与所述沟槽结构是邻近的。
在一种实施方式中，所述方法进一步包括在接近所述第一部分的所述半导体层中形成所述第一导电类型的掺杂区，其中所述体区在所述主要表面与所述掺杂区之间，并且其中所述掺杂区具有比所述半导体层的掺杂浓度更高的掺杂浓度。
在一种实施方式中，所述方法进一步包括在所述第一介电层与所述第一部分之间形成介电衬垫。
在一种实施方式中，形成所述介电衬垫包括形成氮化物衬垫。
如下文的权利要求书反映，实用新型方面可以处于少于单个上述公开的实施方案的所有特征。因此，下文表达的权利要求书明确并入此附图详述中，其中每个权利要求独立地作为实用新型的单独实施方案。此外，尽管本文所述的一些实施方案包括一些特征但不是包括在其他实施方案中的其他特征，但是如本领域技术人员将理解，不同的实施方案的特征的组合意欲在本实用新型的范围内并且意欲形成不同的实施方案。

Claims (8)

1.一种绝缘栅半导体装置结构，其特征在于，所述绝缘栅半导体装置结构包括：
半导体材料的区域，其包括第一导电类型的半导体层并且具有主要表面；
第二导电类型的体区，其形成在从所述主要表面延伸的所述半导体层中；以及
沟槽结构，其形成在从邻近所述体区的所述主要表面延伸的所述半导体层中，并且其中所述沟槽结构包括：
绝缘栅极；以及
具有第一部分和第二部分的屏蔽电极，其中所述第一部分比所述第二部分宽，并且其中所述第一部分在所述栅极与所述第二部分之间，并且其中第一介电层使所述第一部分至少部分地与所述半导体层分离，并且其中比所述第一介电层厚的第二介电层使所述第二部分与所述半导体层分离。
2.如权利要求1所述的绝缘栅半导体装置结构，其特征在于，所述绝缘栅极包括通过第三介电层与所述半导体层分离的栅极，并且其中所述第三介电层比所述第一介电层薄。
3.如权利要求1所述的绝缘栅半导体装置结构，其特征在于，所述半导体层具有接近所述第一部分的第一掺杂浓度和接近所述第二部分的第二掺杂浓度，并且其中所述第一掺杂浓度大于所述第二掺杂浓度。
4.如权利要求1所述的绝缘栅半导体装置结构，其特征在于，所述绝缘栅半导体装置结构进一步包括以与所述体区间隔的关系形成的源极区，并且其中所述绝缘栅极包括具有接近所述体区的宽阔部分和接近所述源极区的狭窄部分的栅极。
5.如权利要求1所述的绝缘栅半导体装置结构，其特征在于，所述绝缘栅半导体装置结构进一步包括形成在所述第一介电层与所述第一部分之间的介电衬垫。
6.如权利要求5所述的绝缘栅半导体装置结构，其特征在于，所述介电衬垫包括氮化物，并且其中所述第一介电层包括氧化物。
7.如权利要求1所述的绝缘栅半导体装置结构，其特征在于，所述绝缘栅极包括具有接近所述体区的宽阔部分和在所述宽阔部分与所述屏蔽电极之间的鳍部分的栅极。
8.如权利要求1所述的绝缘栅半导体装置结构，其特征在于，所述体区和所述半导体层形成结，并且其中接近所述结形成所述第一部分。
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