CN111509046A - 具有非均匀沟槽氧化物的分裂栅半导体 - Google Patents

具有非均匀沟槽氧化物的分裂栅半导体 Download PDF

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M·阿藏
C·帕克
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Abstract

具有非均匀沟槽氧化物的分裂栅半导体。金属氧化物半导体场效应晶体管(MOSFET)包括多个平行沟槽。每个这样的沟槽包括耦连到MOSFET的栅极端的第一电极和与第一电极物理隔离且电隔离的第二电极。第二电极位于沟槽中第一电极的下方。第二电极包括位于MOSFET主表面以下的不同深度处的至少两个不同宽度。沟槽可以形成在外延层中。外延层相对于MOSFET的主表面以下的深度可以具有非均匀的掺杂分布。第二电极可以电耦连到MOSFET的源极端。

Description

具有非均匀沟槽氧化物的分裂栅半导体
相关申请
本申请涉及共同拥有的9,673,314号和9,978,859号美国专利，二者均属于Park等人，名称均为“具有非均匀沟槽氧化物层的半导体器件”，其全部内容通过引用合并于此。
技术领域
本发明的实施例涉及集成电路设计和制造领域。更具体地，本发明的实施例涉及具有非均匀沟槽氧化物的分裂栅半导体的系统和方法。
背景技术
击穿电压提供了半导体器件(例如，金属氧化物半导体场效应晶体管(MOSFET)器件)在反向电压条件下经受击穿的能力的指示。为了实现节能的功率转换系统，功率MOSFET(例如，设计用于处理中高压电平的MOSFET)应具有低的传导损耗。通过降低RDS(on)，即漏极与源极之间的导通电阻，可以降低传导损耗。然而，降低RDS(on)对击穿电压有不利影响。
MOSFET中的漂移区是用外延(epi)技术生长的相对高电阻率的层，并且被设计成实现诸如击穿电压和导通沟槽电阻之类的电学特性的特定值。对于中压(例如，100V)到高压(例如，600V)器件，导通电阻的主要部分来自漂移区电阻。例如，对于200V器件，分析表明88％的总导通电阻是由漂移区电阻引起的，而只有6％是由沟道电阻引起的，5％是由封装电阻引起的，1％是由衬底电阻引起的。因此，减小漂移区电阻可以对降低总导通电阻做出重大贡献。
然而，虽然外延层的漂移区中电阻率的减小可以对RDS(on)产生积极的影响，但通常这样的减小意味着击穿电压将被预期为有害地降低，如上所述。
因此，在漂移区提供减小的电阻率，因此具有较低的导通电阻，但不会对击穿电压产生负面影响的半导体器件(例如MOSFET)，将是有利的。
发明内容
总地来说，根据本发明的实施例涉及半导体器件，例如但不限于功率MOSFET，包括但不限于分裂栅(split gate)MOSFET，其具有内衬于(lining)栅极沟槽的非均匀氧化物层。这种器件将在漂移区具有较低的电阻率，并具有较低的导通电阻，但将具有与传统或其他类似的MOSFET相同或大致相同的击穿电压。
因此，所需要的是具有非均匀沟槽氧化物的分裂栅半导体的系统和方法。对于具有非均匀沟槽氧化物的分裂栅半导体(其具有非均匀外延层)的系统和方法存在额外的需求。进一步需要的是具有非均匀沟槽氧化物的分裂栅半导体的系统和方法，其中外延层的掺杂水平对应于沟槽氧化物的厚度。还存在对与集成电路设计、制造和测试的现有系统和方法兼容并互补的具有非均匀沟槽氧化物的分裂栅半导体的系统和方法的需要。本发明的实施例提供了这些优点。
根据本发明的一个实施例，金属氧化物半导体场效应晶体管(MOSFET)包括主表面和多个平行沟槽。每个这样的沟槽包括耦连到MOSFET的栅极端的第一电极和与第一电极物理隔离且电隔离的第二电极。第二电极位于沟槽中第一电极的下方。第二电极包括在MOSFET的主表面以下的不同深度处的至少两个不同宽度。沟槽可以形成在外延层中。外延层可以具有相对于MOSFET的主表面以下的深度的非均匀掺杂剖面(profile)。第二电极可以电耦连到MOSFET的源极端。
根据本发明的另一实施例，半导体器件包括衬底层和与衬底层相邻的外延层。半导体器件还包括形成在外延层中并具有底部和侧壁的第一沟槽结构。第一沟槽结构包括栅电极、与栅电极电隔离的源电极、和内衬于与源电极相邻的侧壁的氧化物层，该氧化物层沿着侧壁具有非均匀厚度，其中，氧化物层在距离底部第一距离处的厚度小于氧化物层在底部处的厚度，并且其中氧化物层在距离底部第二距离处的厚度小于氧化物层在第一距离处的厚度，该第二距离大于该第一距离。
根据本发明的另一实施例，半导体器件包括衬底层和与衬底层相邻的外延层。半导体器件还包括形成在外延层中并具有底部、第一侧壁和第二侧壁的第一沟槽结构。第一沟槽结构还包括耦连到源极端的第一导电材料和与第一导电材料电隔离的第二导电材料。此外，第一沟槽结构还包括内衬于该底部、第一侧壁和第二侧壁的氧化物层，该氧化物层包括从第一侧壁到第二侧壁跨越第一沟槽结构的底部的第一部分，沿第一侧壁从第一部分延伸的第二部分；以及沿第一侧壁从第二部分延伸的第三部分，其中氧化物层在第二部分中具有第一厚度，在第三部分中具有第二厚度，第二厚度小于第一厚度。
根据本发明的方法实施例，用于制造具有非均匀沟槽氧化物的分裂栅半导体的方法包括：在衬底上生长外延层，在外延层中形成沟槽，形成沿着沟槽的侧壁跨越沟槽底部的氧化物层，用导电材料填充沟槽到指定的水平，以覆盖氧化物层的一部分，去除氧化物层的一些暴露部分，在导电材料的顶部形成氧化物层，并用导电材料填充沟槽，去除多余的材料并形成额外的器件部件和连接。可以重复填充沟槽到指定的水平并去除一些暴露的氧化物，以实现所需的氧化物层分布。
附图说明
包含在本说明书中并构成本说明书一部分的附图说明了本发明的实施例，并且与说明书一起用于解释本发明的原理。除非另有说明，否则附图可以不按比例绘制。
图1示出了根据本发明的实施例的具有非均匀沟槽氧化物的分裂栅半导体的一部分的示例性侧剖面示意图。
图2示出了根据本发明的实施例的具有非均匀沟槽氧化物的分裂栅半导体的单个沟槽部分的示例性侧剖面示意图。
图3示出了根据本发明的实施例的具有非均匀沟槽氧化物的分裂栅半导体的单个沟槽部分的示例性侧剖面示意图。
图4示出了根据本发明的实施例的具有非均匀沟槽氧化物的分裂栅半导体的单个沟槽部分的示例性侧剖面示意图。
图5示出了根据本发明的实施例的具有非均匀沟槽氧化物的分裂栅半导体的单个沟槽部分的示例性侧剖面示意图。
图6示出了根据本发明的实施例的具有非均匀沟槽氧化物的分裂栅半导体的单个沟槽部分的示例性侧剖面示意图。
图7是根据本发明的实施例的用于制造具有非均匀沟槽氧化物的分裂栅半导体的示例性方法的流程图。
图8、图9、图10、图11、图12和图13示出了根据本发明实施例的在制造工艺的不同阶段的示例性半导体器件的部分。
具体实施方式
现在将详细参考本发明的各种实施例，其示例在附图中示出。虽然将结合这些实施例来描述本发明，但是应当理解，它们并不意图将本发明限制为这些实施例。相反，本发明意图涵盖替代物、修改和等效物，其可以被包括在所附权利要求所限定的本发明的精神和范围内。此外，在下面对本发明的详细描述中，阐述了许多具体细节，以便提供对本发明的彻底理解。然而，本领域普通技术人员将认识到，在没有这些具体细节的情况下也可以实施本发明。在其他实例中，公知的方法、工艺、组件和电路没有详细描述，以避免不必要地模糊本发明的各个方面。
下面的详细描述的一些部分是按照制造半导体器件的步骤、逻辑块、处理和其他操作的符号表示来呈现的。这些描述和表示是半导体器件制造领域的技术人员用来最有效地向本领域的其他技术人员传达其工作内容的手段。在本申请中，步骤、方法、逻辑块、处理等被认为是导致期望结果的步骤或指令的自恰序列。这些步骤是需要对物理量进行物理操作的步骤。然而，应记住，所有这些和类似的术语都与适当的物理量有关，只是应用于这些量的方便标签。除非在以下讨论中另有明确说明，否则应理解，在整个本申请中，使用诸如“形成”、“执行”、“产生”、“沉积”、“刻蚀”、“添加”、“去除”等术语的讨论是指半导体器件制造的动作和工艺(例如，图7的半导体工艺700)。
符号和命名法
附图不是按比例绘制的，并且附图中可能只示出了部分结构以及构成这些结构的各个层。一般来说，附图例示了符号和简化结构，以传达对本发明的理解，并且不意图详细地再现物理结构。此外，制造工艺和操作可以与本文讨论的工艺和操作一起执行；即，在本文所示和描述的操作之前、之间和/或之后可以有许多工艺操作。重要的是，根据本发明的实施例可以与这些其他(可能是传统的)工艺和操作一起实现，而不会显著地干扰它们。一般而言，根据本发明的实施例可以替换和/或补充传统工艺的部分，而不显著地影响外围工艺和操作。
术语“MOSFET”通常被理解为术语“绝缘栅场效应晶体管”(IGFET)的同义词，因为许多现代MOSFET包括非金属栅极和/或非氧化物栅绝缘体。如本文所使用的，术语“MOSFET”不一定暗示或需要包括金属栅极和/或氧化物栅极绝缘体的FET。相反，术语“MOSFET”包括通常被已知为或被称为MOSFET的器件。
如本文所使用的，字母“n”指n型掺杂剂，字母“p”指p型掺杂剂。加号“+”或减号“-”分别用于表示此类掺杂剂的相对较高或相对较低的浓度。然而，这种使用并不限制这些区域的绝对掺杂范围或其他方面。例如，可选地，被描述为n+或n-的掺杂区也可以被描述为n-型掺杂区。
术语“沟道”在这里以可接受的方式使用。也就是说，电流在FET的沟道中移动，从源极连接到漏极连接。沟道可以由n型或p型半导体材料制成；相应地，FET被指定为n沟道或p沟道器件。在n沟道器件(更具体地说是n沟道垂直MOSFET)的上下文中讨论了一些附图；然而，根据本发明的实施例并受限于此。也就是说，本文描述的特征可以用于p沟道器件。通过用p型掺杂剂和材料替换相应的n型掺杂剂和材料，n通道器件的讨论可以容易地映射到p通道器件，反之亦然。
术语“沟槽”在半导体技术中获得了两种不同但相关的含义。一般而言，当提到工艺，例如刻蚀时，术语沟槽被用来表示或指代材料的空隙，例如，形成在外延(EPI)层中的孔或沟。一般来说，这样的孔的长度远远大于它的宽度或深度。然而，当提及半导体结构或器件时，术语沟槽用于表示或指代垂直对齐的固体结构，该结构布置在衬底的主表面之下，具有不同于衬底的复杂成分。沟槽结构通常与垂直沟槽场效应晶体管(FET)的沟道相邻。该结构可以包括例如FET的栅极。术语“沟槽结构”在本文中有时可用于区分填充或部分填充的沟槽与空的或未填充的沟槽。在其他时候，从周围讨论的上下文中这些术语的使用方式将显而易见。
应当认识到，虽然通常被称为“沟槽结构”的半导体结构可以通过刻蚀沟槽然后填充沟槽来形成，但是本文中关于本发明实施例的结构术语的使用并不意味着并且不限于这样的工艺。
本申请的说明书和权利要求书中的术语“大致(substantially)”用于指设计意图，而不是指物理结果。半导体领域已经部署了高精度地测量半导体多个方面的能力。因此，当被测量到可用的精度时，一般来说，半导体的任何物理方面都不像设计一样精确。此外，测量技术可以容易地识别预期相同的结构中的差异。因此，诸如“大致相等”之类的术语应被解释为设计为相等，但受限于制造变化和测量精度。
沟槽或沟槽内结构的“宽度”被理解为指垂直于该沟槽长度范围的水平尺寸。
具有非均匀沟槽氧化物的分裂栅半导体
通常希望尽可能近地布置沟槽半导体的栅极沟槽。通过这种方式，实现了更高水平的电荷平衡，并增加了单位面积的沟道电阻。这两种特性都有助于降低MOSFET的导通电阻。然而，具有深双沟槽的传统沟槽FET，例如，如通过引用并入本文中的9,673,314号美国专利所教导的，由于在栅极沟槽和双深沟槽之间半导体表面附近需要存在体区，因此固有地限制栅极沟槽和双深沟槽之间的最小距离或单元间距。
电荷平衡分裂栅垂直沟槽金属氧化物半导体场效应晶体管(MOSFET)通常包括延伸到重掺杂衬底顶部上生长的一个或更多个外延层中的沟槽。沟槽被刻蚀得足够深，通常为几微米，以便能够包含几层氧化物和多晶硅。沟槽结构包括较低的电极，例如，最靠近沟槽底部的多晶硅层(“poly 1”)，其通常与恒定的直流电压(例如，源极电势)相连。这种电极是建立电荷平衡条件的重要部分，电荷平衡条件可以导致给定击穿电压的“导通”电阻达到理想的低值。沟槽结构内的上电极，例如上层多晶硅(“poly 2”)，通常被用作器件的栅极。两个电极都位于沟槽内部，并且通过不同厚度的介电层，例如二氧化硅，与外延区隔开。两个电极在物理上和电气上彼此隔离，例如，通过电极间电介质，通常被认为或被称为多晶硅内氧化物，例如图1中的绝缘材料104。
一般来说，功率FET需要较低的“导通”电阻，被已知为或称为漏源电阻RDS(on)。实现较低RDS(ON)的一种方法是通过增加漂移区的外延层的掺杂浓度来增加漂移区的电导。然而，允许具有高击穿电压的外延层的较高浓度的电荷平衡受到分离外延层与场电极的氧化物层的厚度的限制。
为了进一步减小导通电阻RDS(ON)，可以增加外延层的掺杂浓度。对于在屏蔽(shield)电极旁边的沟槽中的均匀氧化物厚度，这样增加的掺杂剂水平会有害地将击穿电压降低到不希望的较低值。为了克服这一限制，根据本发明的实施例，可以调节沟槽中的氧化物的厚度，例如，使其不均匀，从而外延层掺杂剂浓度与适当的氧化物厚度匹配。因此，如果外延层的掺杂浓度增加，则可以在浓度高的情况下使用较薄的氧化物，并且在外延层的掺杂浓度较低的区域中可以使用较厚的氧化物。
图1示出了根据本发明的实施例的具有非均匀沟槽氧化物100的分裂栅半导体的一部分的示例性侧剖面示意图。
分裂栅半导体100可以形成在n+半导体衬底140(例如硅衬底)上。漏电极150可以形成在衬底140的背面上。外延层120形成在半导体衬底140上。在一些实施例中，外延层120可以以基本恒定的掺杂水平生长，例如，在制造公差内恒定。在一些实施例中，外延层120可以包括不同的掺杂水平，例如，根据离散步骤变化的掺杂水平，和/或例如随深度连续变化的掺杂水平。
分裂栅半导体100包括多个平行沟槽130，从晶圆的主表面下降到外延层120。沟槽130可以被已知为或被称为“栅极沟槽”，但是应当理解，沟槽130可以包括除“栅极”之外的元素。在一些实施例中，沟槽130可以下降到衬底140中。沟槽130通常彼此均匀地隔开。尽管仅示出了两个这样的沟槽，但是根据本发明的实施例可以具有数千个平行的这样的沟槽。
沟槽130包括上电极111。在一些实施例中，上电极111可以包括多晶硅。上电极111用作场效应晶体管(FET)的栅极，例如，以控制FET的沟道形成。沟槽130还包括下电极101。在一些实施例中，下电极101可以包括多晶硅。下电极101可以被已知为或被称为屏蔽栅。在一些实施例中，下电极101电耦连到恒定的DC电压，例如源电压。下电极101可用于降低漏电极150与上电极111(例如栅电极)之间的电容Cgd。沟槽130包括下电极101下方的下绝缘材料108。
沟槽130包括第一屏蔽绝缘材料103，位于屏蔽电极101的侧面和沟槽130的边缘之间。沟槽130包括第二屏蔽绝缘材料102，位于屏蔽电极101的侧面和沟槽130的边缘之间以及第一屏蔽绝缘材料103的上方。沟槽130包括位于上电极111和下电极101之间的电极间绝缘材料104，例如多晶硅间氧化物。沟槽130包括位于上电极111的侧面的栅极绝缘材料105，有时被已知为或被称为栅极电介质。在一些实施例中，第一屏蔽绝缘材料103、第二屏蔽绝缘材料102、电极间绝缘材料104、栅极绝缘材料105和/或下绝缘材料108可以包括例如二氧化硅、高K介电材料、低K介电绝缘体和/或原子沉积绝缘体。
沟槽130的实例之间存在“平台(mesa)”区。平台区可以包括位于沟槽130的任一侧上的n+源极区116。可以在每个源极区116和每个栅极沟槽130上形成绝缘层106。在某些实施例中，绝缘层106可包括二氧化硅。P-体区114可以形成在源极区116下面。在一些实施例中，体区114可以延伸穿过平台区，例如从一个沟槽延伸到相邻沟槽。在一些实施例中，体接触115可以从源极金属107下降。
在一些实施例中，可选的p型区160可以位于沟槽130下方。在一些实施例中，当存在P型区160时，其可以耦连到源极金属107，以改善器件100中的电荷平衡。在其他实施例中，p型区160可以浮动，例如，区域160没有显式地耦连到器件100的任何其他区域。在一些实施例中，P型区160的深度不需要延伸到衬底。交替的p-型(p-)区160和n-型(n-)区120(或123)形成所谓的超结。在一些实施例中，p型区160可以在刻蚀沟槽130(例如使用沟槽刻蚀掩模)之后通过注入工艺形成。
根据本发明的实施例，第一屏蔽绝缘材料103在深度d1处的厚度x1大于第二屏蔽绝缘材料102在深度d2处的厚度x2。
在图1的实施例中，外延层120具有相对于晶圆的主表面以下深度的非均匀掺杂分布(profile)。外延层120包括三个子层或区域121、122和123，但是这不是必需的。在一些实施例中，每一个子层延伸穿过相邻沟槽结构130之间的整个距离。在图1的实施例中，区域123对应于(邻近或相邻)沟槽结构130的底部部分，区域122对应于距离d1，并且区域121对应于距离d2。如上文和下文所使用的术语“对应于”是指区域123与沟槽结构130的底部重叠，区域122与厚度大于厚度x2的绝缘材料103的部分重叠，并且区域121与厚度小于厚度x1的绝缘材料102的部分重叠。
在图1的实施例中，区域123中的掺杂剂浓度(例如，n-)小于区域122中的掺杂浓度(例如，n)，并且区域122中的掺杂剂浓度小于区域121中的掺杂剂浓度(例如，n+)。然而，根据本发明的实施例并不限于此。例如，掺杂剂浓度不必如前所述的随深度而降低。一般来说，氧化物层越薄，掺杂剂浓度越高，氧化物层越厚，掺杂剂浓度越低。因此，取决于绝缘材料103和102的相应厚度，外延层120的不同区域中的相对掺杂剂浓度可以小于、等于或大于彼此。虽然在图1和其他处描述了三个掺杂剂浓度水平/区域，但是本发明并不限于此；可以有多于或少于三个掺杂剂浓度水平/区域。
根据本发明的实施例，上电极111不要求具有与下电极101相同的宽度尺寸。例如，在深度d1或深度d2处，上电极111的宽度可以与下电极101的宽度不同。类似地，绝缘材料105的厚度(例如，在上电极111和沟槽130的边缘之间)不必与绝缘材料102或103的厚度相同。
图2示出了根据本发明的实施例的具有非均匀沟槽氧化物200的分裂栅半导体的单个沟槽部分的示例性侧剖面示意图。与半导体100(图1)一样，典型实施例将具有多个类似的沟槽，并且还将具有额外的特征，例如沟槽之间的源极和体区，例如，如图1所示。
沟槽230包括上电极111，例如栅电极和屏蔽电极211。屏蔽电极211的宽度(图2的视图中的水平尺寸)随着距离晶圆的主表面的深度而逐步减小。在图2的实施例中，屏蔽电极211有四种不同的宽度，但是这不是限制性的。这种阶梯的深度不必是规律性的。例如，在一些实施例中，深度d1和深度d2之间的差可以与深度d3和深度d4之间的差不同。屏蔽电极211的宽度变化不一定是规律的。例如，在一些实施例中，宽度x1和宽度x2之间的差对应于屏蔽电极211的宽度的变化，并且在一些实施例中，可以不同于宽度x3和宽度x4之间的差。
根据本发明的实施例，沟槽氧化物225沿着沟槽的侧壁具有多个厚度，例如，在屏蔽电极211和外延120之间的区域中。在图2的实施例中，屏蔽电极211和外延120之间的沟槽氧化物225有四种不同厚度的x1、x2、x3、x4，但是这不是限制性的。
如先前参照图1所述，外延120包括相对于晶圆主表面以下的深度的非均匀掺杂分布。外延120可以包括子层或区域121、122和123，但是这不是必需的。一般来说，氧化物层越薄，掺杂剂浓度越高，氧化物层越厚，掺杂剂浓度越低。应该理解的是，外延层120的子层或区域的数目不需要与沟槽氧化物225的不同厚度的数目相匹配。例如，图2示出了沟槽氧化物225的四种不同厚度，例如x1、x2、x3和x4，同时示出外延层120的三个子层或区域121、122和123。
图3示出了根据本发明的实施例的具有非均匀沟槽氧化物300的分裂栅半导体的单个沟槽部分的示例性侧剖面示意图。与半导体100(图1)一样，典型实施例将具有多个类似的沟槽，并且还将具有额外特征，例如沟道之间的源极和体区，如图1所示。
沟槽330包括上电极111，例如栅电极和屏蔽电极301。屏蔽电极301的宽度(图3的视图中的水平尺寸)随着深度(例如，距离晶圆的主表面测量)大体上连续地减小。例如，深度d2处的宽度x2大于深度d1处的宽度x1。
尽管在图3中屏蔽电极301的宽度从宽度x1到宽度x2的变化呈线性，但宽度的这种线性变化不是必需的。相反，屏蔽电极301的宽度变化率可以是非线性的。在一些实施例中，屏蔽电极301的这样的宽度变化率可以通过半导体制造工艺来确定，例如，刻蚀时间值、非同质异构刻蚀的性质、和/或用部分暴露于氧化环境的屏蔽电极氧化。
根据本发明的实施例，沟槽氧化物325的宽度(图3的视图中的水平尺寸)随深度以大体上连续的方式增加，例如，从晶圆的主表面开始测量的深度。例如，深度d2处的宽度x2小于深度d1处的宽度x1。通常，沟槽氧化物325的宽度应与屏蔽电极301的宽度互补。例如，当屏蔽电极301变薄时，沟槽氧化物325应该变厚。在一些实施例中，沟槽氧化物325的宽度变化率可以是非线性的和/或由半导体制造工艺确定，例如，刻蚀的时间值和/或非同质异构刻蚀的性质。
如先前关于图1所述，外延120包括相对于晶圆主表面以下的深度的非均匀掺杂分布。外延120可以包括子层或区域121、122和123，但是这不是必需的。一般来说，氧化物层越薄，掺杂剂浓度越高，氧化物层越厚，掺杂剂浓度越低。应该理解的是，外延层120的子层或区域的数目不需要与沟槽氧化物225的不同厚度的数目相匹配。例如，图3示出外延120的三个子层或区域121、122和123，同时示出屏蔽电极301的连续变化宽度。
图4示出了根据本发明的实施例的具有非均匀沟槽氧化物400的分裂栅半导体的单个沟槽部分的示例性侧剖面示意图。与半导体100(图1)一样，典型实施例将具有多个类似的沟槽，并且还将具有额外的特征，例如沟槽之间的源极和体区，如图1所示。
沟槽330形成在外延420中。外延420包括相对于晶圆主表面以下的深度的非均匀掺杂分布。与如图1、图2和图3所示的外延120相反，外延420包括基本上连续变化的掺杂分布。例如，在外延420的外延生长期间，工艺气体的流量连续地改变，以改变外延生长期间的掺杂剂浓度。一般来说，氧化物层越薄，掺杂剂浓度越高，氧化物层越厚，掺杂剂浓度越低。根据本发明的实施例，外延420的掺杂剂不必与深度成线性关系。
图5示出了根据本发明的实施例的具有非均匀沟槽氧化物500的分裂栅半导体的单个沟槽部分的示例性侧剖面示意图。与半导体100(图1)一样，典型实施例将具有多个类似的沟槽，并且还将具有额外的特征，例如沟槽之间的源极和体区，如图1所示。
沟槽530包括上电极111，例如栅电极和屏蔽电极511。屏蔽电极511的宽度(图5的视图中水平方向的尺寸)随着距离晶圆主表面的深度以大致连续的方式不断增大。例如，深度d2处的宽度x2小于深度d1处的宽度x1。
沟槽530形成在外延520中。外延520包括相对于晶圆主表面以下的深度的非均匀掺杂分布。与如图1、图2和图3所示的外延120相反，外延520包括基本上连续变化的掺杂分布。例如，在外延520的外延生长期间，工艺气体的流量连续地改变，以改变外延生长期间的掺杂剂浓度。一般来说，氧化物层越薄，掺杂剂浓度越高，氧化物层越厚，掺杂剂浓度越低。与图4所示的外延420相反，外延520增加导电性，例如，随着距离晶圆的主表面的深度的增加而增加掺杂剂浓度，以对应于沟槽氧化物525的深度分布。
图6示出了根据本发明的实施例的具有非均匀沟槽氧化物600的分裂栅半导体的单个沟槽部分的示例性侧剖面示意图。与半导体100(图1)一样，典型实施例将具有多个类似的沟槽，并且还将具有额外的特征，例如沟槽之间的源极和体区，如图1所示。
沟槽630形成于外延620中。沟槽630的宽度相对于半导体晶圆的主表面以下的深度不是恒定的。例如，沟槽630的宽度随着主表面以下的深度而增加。例如，沟槽630在深度d1处比在深度d2处宽。
沟槽630包括下电极601。下电极601的特征是在其整个范围内具有基本恒定的宽度。例如，下电极601在深度d1处的宽度与下电极601在深度d2处的宽度基本相同。
外延620包括相对于晶圆主表面以下的深度的非均匀掺杂分布。外延620包括基本上连续变化的掺杂分布。例如，在外延620的外延生长期间，工艺气体的流量连续地改变，以改变外延生长期间的掺杂剂浓度。通常，氧化物层625越薄处(例如在深度d2处)，掺杂剂浓度较高，并且氧化物层625越厚处(例如在深度d1处)，掺杂剂浓度越低。根据本发明的实施例，外延620的掺杂剂分布不必与深度成线性关系。
沟槽、屏蔽栅极分布、沟槽氧化物分布和外延掺杂分布的各种组合非常适合于，并且被认为是在本发明的实施例的范围内。作为一个非限制性示例，沟槽130(图1)、沟槽230(图2)和/或沟槽330(图3)非常适合于具有恒定的掺杂的外延层120(图1)，具有阶梯式掺杂分布的外延层，例如外延121、122、123(图1)，或具有连续变化的掺杂分布的外延层，例如外延420(图4)。
图7是根据本发明的实施例的用于制造具有非均匀沟槽氧化物的分裂栅半导体的示例性方法的流程图700。被描述为独立块的操作可以在同一工艺步骤中组合和执行(即，在同一时间间隔中，在前一工艺步骤之后且下一工艺步骤之前)。此外，可以以不同于下面描述的顺序的顺序来执行操作。此外，制造工艺和步骤可以与本文讨论的工艺和步骤一起执行；也就是说，在本文所示和描述的步骤之前、之间和/或之后可以有多个工艺步骤。重要的是，根据本发明的实施例可以与这些其他(也许是传统的)工艺和步骤一起实现，而不会显著地干扰它们。一般而言，根据本发明的实施例可以在不显著影响外围工艺和步骤的情况下替换传统处理的部分。此外，图7是在单个沟槽和沟槽结构的背景下讨论的；但是，多个沟槽和沟槽结构可以并行制造。
图8、图9、图10、图11、图12和图13示出了根据本发明实施例的在制造工艺的不同阶段的示例性半导体器件的部分。
在710中，外延层，例如外延120(图1)，在衬底上生长，例如衬底140(图1)。外延层可以包括多个子层，并且可以根据本发明的实施例在多个操作中生长。掺杂剂可以在外延生长或后生长期间在一个或更多个工艺步骤中被添加到外延层中，以增加外延层的一些区域相对于外延层的其他区域中掺杂剂的浓度，如上所述。例如，在一个实施例中，可以将额外的掺杂剂驱动到外延层120与区域121和122(图1)相对应的区域，以增加它们相对于区域123的掺杂剂浓度。然后，可以再次将额外的掺杂剂驱动到区域121中，以增加其相对于区域122的掺杂剂浓度。
然而，根据本发明的实施例不限于图1的示例。一般而言，如本文前面所述，掺杂剂被添加到外延层中以在外延层中产生非均匀浓度的掺杂剂，其中浓度随将屏蔽电极与外延层分离的氧化物层(如图1中的绝缘材料102和103)的厚度而变化。更具体地，掺杂剂浓度在外延层的邻近绝缘层的较薄部分的区域中可以更高，并且掺杂层浓度在外延层的靠近绝缘层的较厚部分的区域中可以更低。
此外，外延层中的各种掺杂剂浓度可以在执行流程图700中包括的其他操作之前、之后或同时在任何点时被引入。例如，可以在刻蚀沟槽830(图8)之前掺杂外延层820。例如，可以在已经掺杂的外延层中刻蚀沟槽。
在图7的720中，参照图8，在衬底140上形成的外延层820中刻蚀沟槽830。绝缘材料(未示出)也可以形成在外延层820的上表面上。沟槽830可以完全在外延层820内，延伸到外延层820和衬底140之间的界面，或者延伸到衬底140中。在一个实施例中，沟槽830可以通过氧化物硬掩模或一些其他掩蔽材料(例如氮化硅或光刻胶)刻蚀。在图7的可选的725中，并且仍然参考图8，沟槽830下面的区域，例如p型区域160，可以被注入。一般而言，这样的注入物将具有与外延层820的导电类型相反的导电类型。在一些实施例中，可以使用用于形成沟槽830的相同刻蚀掩模穿过沟槽830来进行注入。
在图7的730中，参照图9，绝缘材料908，例如氧化物，跨越沟槽830的底部和侧壁而形成(例如，沉积或生长)。绝缘材料908的厚度由所需的击穿电压额定值确定。例如，绝缘材料908的厚度对于额定电压为200V的器件约为0.7微米(μm)，对于额定电压为100V的器件约为0.5微米(μm)。在一个实施例中，绝缘材料908具有沿沟槽830的侧壁的均匀厚度，如图9的示例所示。在另一实施例中，绝缘材料908具有非均匀厚度。例如，氧化物层的厚度可以趋近于沟槽830的底部则更厚，并且随着与沟槽底部的距离增加而变得更薄。在一个实施例中，绝缘材料908的厚度随着距沟槽830底部的距离的增加而线性减小。
在图7的740中，参照图10，沟槽830用导电材料1085(例如，经掺杂的多晶硅)填充到指定深度，例如深度d2。在一个实施例中，沉积材料1085超过指定深度，然后回刻蚀到指定深度。代替沉积经掺杂的多晶硅，可以沉积未掺杂的多晶硅，然后使用众所周知的方法掺杂，例如，使用POCl3(磷酰氯，也称为氧氯化磷)或磷注入和驱入。
在图7的750中，参照图11，将绝缘材料908回刻蚀到指定深度，例如深度d2，形成绝缘材料1108。材料1085可以掩蔽绝缘材料908的下部1110，使得绝缘材料908的下部不被回刻蚀。在一个实施例中，在上1120中仅一些绝缘材料1108被移除。结果是，绝缘材料1108的上部1120的厚度x2小于绝缘材料1108的下部1110的厚度x1。
在图7的760中，参照图12，重复块740和/或750的操作以获得绝缘材料1108的期望轮廓。
更具体地，沟槽830的一些剩余体积用与上述在730中沉积的相同类型的材料1085填充。例如，沟槽830的剩余部分可以用诸如经掺杂的多晶硅之类的材料1285填充到指定的深度，例如深度d1。应理解，在一些实施例中，材料1285在物理和电气上与材料1085接触。可以再次回刻蚀绝缘材料1120的暴露部分以进一步减薄该绝缘层的部分，类似于740的操作。
一般来说，可以根据需要重复多次块740和750的操作以获得绝缘材料1108的期望轮廓(横截面)。例如，可以执行操作730和740四次以获得图2的示例性实施例中的轮廓。
在770中，参照图13，绝缘材料1308，例如氧化物，跨越材料1285的顶部沉积或生长。绝缘材料1308在组成上可以与绝缘材料908(图9)相同或相似。在形成绝缘材料1308之后，沉积导电材料1311以形成上电极，例如上电极111(图1)。在一些实施例中，材料1311可以包括多晶硅。
一旦沟槽830被完全填充，可以使用例如CMP(化学-机械平坦化或抛光)去除多余的材料，使得包括多个电极和绝缘材料的沟槽结构830中的材料的顶面与相邻表面齐平。
在可选的780中，在与沟槽830相邻的区域中形成器件或结构。这种结构可以包括例如源区，例如源区116(图1)、体区(例如体区114(图1))、体接触(例如体接触115(图1))等。也可以形成到这些区域的连接和/或电耦连。例如，上电极1311可以耦连到栅极端，导电材料1285和1085可以耦合到源极端。
根据本发明的实施例提供了具有非均匀沟槽氧化物的分裂栅半导体的系统和方法。此外，根据本发明的实施例提供了具有非均匀外延层的非均匀沟槽氧化物的分裂栅半导体的系统和方法。此外，根据本发明的实施例提供了具有非均匀沟槽氧化物的分裂栅半导体的系统和方法，其中外延层的掺杂水平对应于沟槽氧化物的厚度。更进一步，根据本发明的实施例提供了具有非均匀沟槽氧化物的分裂栅半导体的系统和方法，其与现有的集成电路设计、制造和测试的系统和方法兼容并互补。
这样描述了本发明的各种实施例。虽然在具体实施例中描述了本发明，但是应当理解，本发明不应被解释为受这些实施例的限制，而应根据下面的权利要求来解释。

Claims (22)

1.一种金属氧化物半导体场效应晶体管(MOSFET)，包括：
主表面；
多个平行沟槽，其中每个沟槽包括：
第一电极，耦连到所述MOSFET的栅极端；
第二电极，与所述第一电极物理隔离且电隔离，
其中在所述沟槽中，所述第二电极位于所述第一电极的下方，以及
其中所述第二电极在所述MOSFET的所述主表面以下的不同深度处包括至少两个不同宽度。
2.根据权利要求1所述的MOSFET，进一步包括填充所述第二电极的边缘和所述沟槽的边缘之间的范围的绝缘材料。
3.根据权利要求2所述的MOSFET，其中所述绝缘材料包括原子沉积的绝缘体。
4.根据权利要求2所述的MOSFET，其中所述多个平行沟槽形成在外延层中，并且其中所述外延层相对于所述MOSFET的所述主表面以下的深度具有非均匀的掺杂分布。
5.根据权利要求4所述的MOSFET，进一步包括在所述多个平行沟槽中的至少一个的下方、具有与所述外延层的导电类型相反的导电类型的区域。
6.根据权利要求4所述的MOSFET，其中所述外延层包括：
与所述绝缘材料的相对较薄层相邻的相对较高的掺杂水平；以及
与所述绝缘材料的相对较厚层相邻的相对较低的掺杂水平。
7.根据权利要求6所述的MOSFET，其中所述绝缘材料的厚度随着所述MOSFET的所述主表面以下的深度而增加。
8.根据权利要求7所述的MOSFET，其中所述绝缘材料的所述厚度随着所述MOSFET的所述主表面以下的深度显著线性增加。
9.根据权利要求1所述的MOSFET，进一步包括：
源极端，以及
其中所述第二电极电耦连到所述源极端。
10.一种半导体器件，包括：
衬底层；
外延层，与所述衬底层相邻；
第一沟槽结构，形成在所述外延层中，并且具有底部和侧壁，其中所述第一沟槽结构包括：
栅电极；
源电极，与所述栅电极电隔离；以及
氧化物层，内衬于与所述源电极相邻的所述侧壁，所述氧化物层沿着所述侧壁具有不均匀的厚度，其中所述氧化物层在与所述底部的第一距离处的厚度小于所述氧化物层在所述底部处的厚度，并且其中所述氧化物层在与所述底部的第二距离处的厚度小于所述氧化物层在所述第一距离处的厚度，所述第二距离大于所述第一距离。
11.根据权利要求10所述的半导体器件，其中所述外延层具有非均匀的掺杂剂浓度，并且其中所述非均匀的掺杂剂浓度根据与其相邻的所述氧化物层的所述厚度而变化。
12.根据权利要求10所述的半导体器件，其中所述外延层在与所述第一距离相对应的深度处的区域具有第一掺杂剂浓度，并且所述外延层在与所述第二距离相对应的深度处的区域具有第二掺杂剂浓度。
13.根据权利要求12所述的半导体器件，其中所述第一掺杂剂浓度小于所述第二掺杂剂浓度。
14.根据权利要求10所述的半导体器件，其中所述氧化物层的所述厚度沿所述第一距离和所述第二距离之间的所述侧壁的长度线性减小。
15.根据权利要求10所述的半导体器件，其中所述氧化物层从所述第一沟槽结构的底部上方到所述第一距离具有均匀的第一厚度，并且从所述第一距离到所述第二距离具有均匀的第二厚度，所述第二厚度小于所述第一厚度。
16.根据权利要求10所述的半导体器件，还包括：
形成于所述第一沟槽结构附近的结构，所述结构包括：用材料填充的第二沟槽、体区和源区。
17.一种半导体器件，包括：
衬底层；
外延层，与所述衬底层相邻；
第一沟槽结构，形成在所述外延层中，所述第一沟槽结构具有底部、第一侧壁和第二侧壁，其中所述第一沟槽结构进一步包括耦连到源极端的第一导电材料；
其中所述第一沟槽结构进一步包括与所述第一导电材料电隔离的第二导电材料；以及
氧化物层，内衬于所述底部、所述第一侧壁和所述第二侧壁，所述氧化物层包括从所述第一侧壁到所述第二侧壁、跨越所述第一沟槽结构的所述底部的第一部分，从所述第一部分沿着所述第一侧壁延伸的第二部分，以及从所述第二部分沿着所述第一侧壁延伸的第三部分，其中所述氧化物层在所述第二部分中具有第一厚度，在所述第三部分中具有第二厚度，所述第二厚度小于所述第一厚度。
18.根据权利要求17所述的半导体器件，其中所述外延层包括与所述氧化物层的所述第一部分相邻的第一区域、与所述氧化物层的所述第二部分相邻的第二区域和与所述氧化物层的所述第三部分相邻的第三区域，其中所述第一区域具有第一掺杂剂浓度，所述第二区域具有第二掺杂剂浓度，所述第三区域具有第三掺杂剂浓度。
19.根据权利要求18所述的半导体器件，其中所述第三掺杂剂浓度大于所述第二掺杂剂浓度，并且所述第二掺杂剂浓度大于所述第一掺杂剂浓度。
20.根据权利要求17所述的半导体器件，其中所述第一厚度随着距离所述底部的距离的增加而线性减小，并且其中所述第二厚度随着距离所述底部的距离的增加而线性减小。
21.根据权利要求17所述的半导体器件，其中所述第一厚度在所述氧化物层的所述第二部分中是均匀的，并且其中所述第二厚度在所述氧化物层的所述第三部分中是均匀的，所述第二厚度小于所述第一厚度。
22.根据权利要求17所述的半导体器件，进一步包括：
形成于所述第一沟槽结构附近的结构，所述结构包括：用材料填充的第二沟槽、体区以及所述第一沟槽结构和所述第二沟槽之间的源区。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113571421A (zh) * 2021-09-24 2021-10-29 江苏应能微电子有限公司 一种屏蔽闸沟槽式mos管的斜氧制作方法
CN113611598A (zh) * 2021-04-27 2021-11-05 香港商莫斯飞特半导体有限公司 一种分裂闸型沟槽半导体功率器件的制备方法
CN114023804A (zh) * 2021-07-06 2022-02-08 娜美半导体有限公司 具有多阶梯外延层结构的屏蔽栅沟槽式半导体功率器件
CN114743879A (zh) * 2022-04-02 2022-07-12 捷捷微电(上海)科技有限公司 一种分离栅mosfet的制作方法
CN114975126A (zh) * 2022-07-29 2022-08-30 威晟半导体科技(广州)有限公司 一种降低栅电荷的屏蔽栅沟槽型mosfet制造方法

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT201800007780A1 (it) * 2018-08-02 2020-02-02 St Microelectronics Srl Dispositivo mosfet in carburo di silicio e relativo metodo di fabbricazione
CN110137243B (zh) * 2019-04-03 2024-03-29 杭州士兰微电子股份有限公司 双向功率器件及其制造方法
US10892320B2 (en) * 2019-04-30 2021-01-12 Vanguard International Semiconductor Corporation Semiconductor devices having stacked trench gate electrodes overlapping a well region
CN112802888A (zh) * 2019-10-28 2021-05-14 苏州东微半导体股份有限公司 半导体功率器件终端结构
TWI739252B (zh) * 2019-12-25 2021-09-11 杰力科技股份有限公司 溝槽式mosfet元件及其製造方法
CN113690302A (zh) * 2020-05-18 2021-11-23 华润微电子（重庆）有限公司 半导体器件及其制备方法
CN112310195B (zh) * 2020-09-27 2022-09-30 东莞南方半导体科技有限公司 一种台阶式SiC沟槽场限环终端结构、制备方法及其器件
JP2022181754A (ja) * 2021-05-27 2022-12-08 株式会社東芝 半導体装置
KR102592701B1 (ko) * 2021-06-02 2023-10-23 삼성전자주식회사 반도체 소자 및 이를 포함하는 전력 변환 시스템
CN113299744B (zh) * 2021-06-10 2022-04-15 珠海市浩辰半导体有限公司 一种终端结构、半导体器件及制作方法
CN113299745B (zh) * 2021-06-10 2022-04-15 珠海市浩辰半导体有限公司 一种终端结构、半导体器件及制作方法
CN115832019A (zh) * 2021-09-17 2023-03-21 德州仪器公司 用于沟槽栅极场效应晶体管的场板布置
TWI798899B (zh) * 2021-10-28 2023-04-11 力晶積成電子製造股份有限公司 半導體元件及其製造方法
JP2023118478A (ja) * 2022-02-15 2023-08-25 株式会社東芝 半導体装置
TWI823639B (zh) * 2022-10-20 2023-11-21 世界先進積體電路股份有限公司 半導體裝置及其形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN203250745U (zh) * 2013-03-15 2013-10-23 英飞凌科技奥地利有限公司 半导体器件
CN203325907U (zh) * 2012-07-16 2013-12-04 半导体元件工业有限责任公司 绝缘栅半导体装置结构
CN104241383A (zh) * 2014-09-17 2014-12-24 中航（重庆）微电子有限公司 功率半导体器件及制造工艺
CN105280640A (zh) * 2014-07-15 2016-01-27 英飞凌科技奥地利有限公司 包括多个晶体管单元的半导体器件与制造方法
CN105990426A (zh) * 2014-09-30 2016-10-05 株式会社东芝 半导体装置及其制造方法
CN108807540A (zh) * 2017-04-26 2018-11-13 黄智方 沟槽式栅极功率金属氧化物半导体场效应晶体管的结构

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19918028A1 (de) 1999-04-21 2000-11-02 Siemens Ag Halbleiter-Bauelement
WO2007023744A1 (ja) 2005-08-23 2007-03-01 Matsushita Electric Industrial Co., Ltd. プラズマディスプレイパネル駆動回路およびプラズマディスプレイ装置
US9024378B2 (en) 2013-02-09 2015-05-05 Alpha And Omega Semiconductor Incorporated Device structure and manufacturing method using HDP deposited source-body implant block
US7989293B2 (en) * 2009-02-24 2011-08-02 Maxpower Semiconductor, Inc. Trench device structure and fabrication
US20120175700A1 (en) 2011-01-06 2012-07-12 Force Mos Technology Co., Ltd. Trench mos rectifier
US9048118B2 (en) 2012-02-13 2015-06-02 Maxpower Semiconductor Inc. Lateral transistors with low-voltage-drop shunt to body diode
US8951867B2 (en) * 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
US20150108568A1 (en) * 2013-10-21 2015-04-23 Vishay-Siliconix Semiconductor structure with high energy dopant implantation
KR102156130B1 (ko) * 2014-04-10 2020-09-15 삼성전자주식회사 반도체 소자 형성 방법
US9673314B2 (en) 2015-07-08 2017-06-06 Vishay-Siliconix Semiconductor device with non-uniform trench oxide layer
US10530360B2 (en) 2016-02-29 2020-01-07 Infineon Technologies Austria Ag Double gate transistor device and method of operating
JP2017162969A (ja) 2016-03-09 2017-09-14 株式会社東芝 半導体装置
JP6840611B2 (ja) 2017-04-21 2021-03-10 株式会社東芝 半導体装置及びその製造方法
US11227943B2 (en) * 2017-06-23 2022-01-18 The Government Of The United States Of America, As Represented By The Secretary Of The Navy High electron mobility transistors and methods for fabricating the same

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN203325907U (zh) * 2012-07-16 2013-12-04 半导体元件工业有限责任公司 绝缘栅半导体装置结构
CN203250745U (zh) * 2013-03-15 2013-10-23 英飞凌科技奥地利有限公司 半导体器件
CN105280640A (zh) * 2014-07-15 2016-01-27 英飞凌科技奥地利有限公司 包括多个晶体管单元的半导体器件与制造方法
CN104241383A (zh) * 2014-09-17 2014-12-24 中航（重庆）微电子有限公司 功率半导体器件及制造工艺
CN105990426A (zh) * 2014-09-30 2016-10-05 株式会社东芝 半导体装置及其制造方法
CN108807540A (zh) * 2017-04-26 2018-11-13 黄智方 沟槽式栅极功率金属氧化物半导体场效应晶体管的结构

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113611598A (zh) * 2021-04-27 2021-11-05 香港商莫斯飞特半导体有限公司 一种分裂闸型沟槽半导体功率器件的制备方法
CN114023804A (zh) * 2021-07-06 2022-02-08 娜美半导体有限公司 具有多阶梯外延层结构的屏蔽栅沟槽式半导体功率器件
CN113571421A (zh) * 2021-09-24 2021-10-29 江苏应能微电子有限公司 一种屏蔽闸沟槽式mos管的斜氧制作方法
CN114743879A (zh) * 2022-04-02 2022-07-12 捷捷微电(上海)科技有限公司 一种分离栅mosfet的制作方法
CN114975126A (zh) * 2022-07-29 2022-08-30 威晟半导体科技(广州)有限公司 一种降低栅电荷的屏蔽栅沟槽型mosfet制造方法
CN114975126B (zh) * 2022-07-29 2022-10-25 威晟半导体科技(广州)有限公司 一种降低栅电荷的屏蔽栅沟槽型mosfet制造方法

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