KR102312042B1 - 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체 - Google Patents

불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체 Download PDF

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Abstract

불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체로서, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)는 복수의 병렬 트렌치를 포함한다. 이러한 트렌치의 각각은 MOSFET의 게이트 단자에 결합된 제 1 전극 및 제 1 전극으로부터 물리적 및 전기적으로 분리된 제 2 전극을 포함한다. 제 2 전극은 트렌치에서 제 1 전극 아래에 위치된다. 제 2 전극은 MOSFET의 주표면 아래의 상이한 깊이에서 적어도 2개의 상이한 폭으로 구성된다. 트렌치는 에피택셜층에 형성될 수 있다. 에피택셜층은 MOSFET의 주표면 아래에서 깊이에 따라 도핑 프로파일이 불균일할 것이다. 제 2 전극은 MOSFET의 소스 단자에 전기적으로 연결될 수 있다.

Description

불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체{SPLIT GATE SEMICONDUCTOR WITH NON-UNIFORM TRENCH OXIDE}
본 출원은 Park 등에 의해, "불균일한 트렌치 산화물층을 포함하는 반도체 소자"라는 제목으로 등록된 미국 특허 제9,673,314호 및 제9,978,859호에 관한 것으로, 이들의 전체 내용이 본 명세서에 참조로써 포함된다.
본 발명의 실시예는 집적 회로 설계 및 제조 분야에 관한 것이다. 보다 구체적으로, 본 발명의 실시예는 불균일한 트렌치 산화물을 포함한 스플릿 게이트 반도체용 시스템 및 방법에 관한 것이다.
항복 전압은, 역전압 조건 하에서, 반도체 소자(예컨대, MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 소자)가 고장에 견딜 수 있는 능력을 나타낸다. 효율적인 에너지 전력 변환 시스템을 실현하기 위해서는 전력 MOSFET(예컨대, 중전압 내지 고전압 레벨을 처리하도록 설계된 MOSFET)의 전도 손실(conduction loss)이 낮아야 한다. 전도 손실은 드레인과 소스 사이의 온 상태 저항 RDS(on)을 감소시킴으로써 낮출 수 있다. 그러나 RDS(on)을 감소시키는 것은 항복 전압에 역효과를 미친다.
MOSFET의 드리프트 영역은 에피택셜(epi) 기술에 의해 성장된 비교적 고저항성 층이며, 항복 전압 및 온 상태 트렌치 저항과 같은 전기적 특성에 대한 특정값을 달성하도록 설계된다. 중간 전압(예컨대, 100V) 내지 고전압(예컨대, 600V) 소자의 경우, 온 상태 저항의 대부분은 드리프트 영역 저항에서 비롯된다. 예를 들어, 200V 소자의 경우, 온 상태 저항의 전체 중 88%가 드리프트 영역 저항에 기인한 것인 반면, 단지 6%가 채널 저항에 기인하고, 5%가 패키지 저항에 기인하고, 1%가 기판 저항에 기인한 것으로 분석된다. 결과적으로, 드리프트 영역 저항을 감소시키면, 온 상태 저항의 전체를 감소시키는 데 크게 기여할 수 있다.
그러나, 에피택셜층의 드리프트 영역에서의 저항 감소는 RDS(on)에 긍정적인 영향을 줄 수 있지만, 통상적으로, 이러한 감소는, 전술한 바와 같이, 항복 전압이 유해하게 감소될 것으로 예상된다는 것을 의미한다.
따라서, 드리프트 영역에서의 낮은 저항성을 제공하고, 그에 따라 온 상태 저항은 낮지만, 항복 전압에 부정적인 영향을 미치지 않는 반도체 소자(예컨대, MOSFET)가 유리할 것이다.
요약하면, 본 발명에 따른 실시예는 게이트 트렌치를 라이닝하는 불균일 산화층을 포함하는 스플릿 게이트 MOSFET(이것으로 국한되지 않음)를 포함하는 전력 MOSFET(이것으로 국한되지 않음)와 같은 반도체 소자에 관한 것이다. 이러한 소자는 드리프트 영역에서 저항성이 낮고 온 상태 저항이 낮지만, 항복 전압은 기존의 다른 비교 가능한 MOSFET와 (거의) 동일할 것이다.
따라서, 필요한 것은 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체용 시스템 및 방법이다. 불균일한 에피택셜층을 포함하는 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체용 시스템 및 방법에 대해 추가 요구가 존재한다. 추가로 필요한 것은 에피택셜층의 도핑 레벨이 트렌치 산화물의 두께에 대응하는 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체용 시스템 및 방법이다. 집적 회로 설계, 제조 및 테스트를 위한 기존 시스템 및 방법과 호환되고 상보적인, 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체용 시스템 및 방법에 대해 추가 요구가 존재한다. 본 발명의 실시예는 이들 장점을 제공한다.
본 발명의 일 실시예에 따르면, MOSFET(Metal Oxide Semiconductor Field Effect Transistor)는 주표면과 복수의 병렬 트렌치를 포함한다. 이러한 트렌치의 각각은 MOSFET의 게이트 단자에 결합된 제 1 전극과 제 1 전극으로부터 물리적 및 전기적으로 분리된 제 2 전극을 포함한다. 제 2 전극은 트렌치에서 제 1 전극 아래에 위치된다. 제 2 전극은 MOSFET의 주표면 아래의 상이한 깊이에서 적어도 2개의 상이한 폭을 포함한다. 트렌치는 에피택셜층에 형성될 수 있다. 에피택셜층은 MOSFET의 주표면 아래에서 깊이에 따라 도핑 프로파일이 불균일할 것이다. 제 2 전극은 MOSFET의 소스 단자에 전기적으로 연결될 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 소자는 기판층과 기판층에 인접한 에피택셜층을 포함한다. 반도체 소자는 또한 에피택셜층에 형성되고 바닥과 측벽으로 구성되는 제 1 트렌치 구조체를 포함한다. 제 1 트렌치 구조체는 게이트 전극, 게이트 전극으로부터 전기적으로 분리된 소스 전극, 및 소스 전극에 인접한 측벽을 라이닝하는 산화층을 포함하고, 이 산화층은 측벽을 따라서 두께가 불균일하며, 여기서, 바닥으로부터 제 1 거리에 있는 산화층의 두께는 바닥에서의 산화층의 두께보다 얇고, 또한 바닥으로부터, 제 1 거리보다 긴, 제 2 거리에 있는 산화층의 두께는 제 1 거리에 있는 산화층의 두께보다 얇다.
본 발명의 추가 실시예에 따르면, 반도체 소자는 기판층 및 기판층에 인접한 에피택셜층을 포함한다. 반도체 소자는 또한 에피택셜층에 형성되고, 바닥과 제 1 측벽 및 제 2 측벽으로 구성되는 제 1 트렌치 구조체를 포함한다. 제 1 트렌치 구조체는 소스 단자에 결합된 제 1 전도성 재료와 제 1 전도성 재료로부터 전기적으로 분리된 제 2 전도성 재료를 추가로 포함한다. 아울러 또한, 제 1 트렌치 구조체는 바닥과 제 1 및 제 2 측벽을 라이닝하는 산화층을 추가로 포함하고, 이 산화층은 제 1 측벽으로부터 제 2 측벽까지 제 1 트렌치 구조체의 바닥에 걸쳐있는 제 1 부분과, 제 1 부분으로부터 제 1 측벽을 따라 연장되는 제 2 부분 및 제 2 부분으로부터 제 1 측벽을 따라 연장되는 제 3 부분을 포함하며, 여기서, 산화층은 제 2 부분에서 제 1 두께 및 제 3 부분에서 제 2 두께로 형성되며, 제 2 두께는 제 1 두께보다 얇다.
본 발명의 방법 실시예에 따르면, 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체의 제조 방법은 기판 상에 에피택셜층을 성장시키는 단계, 에피택셜층 내에 트렌치를 형성하는 단계, 트렌치의 바닥을 가로 질러 측벽을 따라 산화층을 형성하는 단계, 산화층의 일부를 덮도록 트렌치를 전도성 재료로 특정 레벨까지 채우는 단계, 산화층의 노출된 부분의 일부를 제거하는 단계, 전도성 재료의 상부를 가로 질러 산화층을 형성하고 트렌치를 전도성 재료로 채우는 단계, 초과 재료를 제거하는 단계, 및 추가적인 소자 구성 요소 및 연결부를 형성하는 단계를 포함한다. 트렌치를 특정 레벨로 채우는 단계와 노출된 산화물의 일부를 제거하는 단계는 소정의 산화층 프로파일을 달성할 때까지 반복될 수 있다.
본 명세서에 포함되어 본 명세서의 일부를 형성하는 첨부 도면은 본 발명의 실시예를 예시하고, 상세한 설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 달리 언급되지 않는 한, 도면은 실척으로 그려지지 않을 수 있다.
도 1은 본 발명의 실시예에 따른 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체의 일부분의 예시적인 측단면 개략도를 도시한다.
도 2는 본 발명의 실시예에 따른 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체의 단일 트렌치 부분의 예시적인 측단면 개략도를 도시한다.
도 3는 본 발명의 실시예에 따른 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체의 단일 트렌치 부분의 예시적인 측단면 개략도를 도시한다.
도 4는 본 발명의 실시예에 따른 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체의 단일 트렌치 부분의 예시적인 측단면 개략도를 도시한다.
도 5는 본 발명의 실시예에 따른 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체의 단일 트렌치 부분의 예시적인 측단면 개략도를 도시한다.
도 6는 본 발명의 실시예에 따른 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체의 단일 트렌치 부분의 예시적인 측단면 개략도를 도시한다.
도 7은 본 발명의 실시예에 따른 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체를 제조하는 예시적인 방법의 흐름도이다.
도 8 내지 도 13은 본 발명의 실시예에 따라 제조 공정의 다양한 단계에서의 예시적인 반도체 소자의 일부를 도시한다.
이하, 본 발명의 다양한 실시예에 대한 상세한 참조가 이루어질 것이며, 그 예는 첨부 도면에 도시되어 있다. 본 발명은 이들 실시예와 함께 설명될 것이지만, 본 발명을 이들 실시예로 제한하려는 것이 아님을 이해해야 한다. 반대로, 본 발명은, 첨부된 특허 청구 범위에 의해 정의된 바와 같이, 본 발명의 사상 및 범주 내에 포함될 수 있는 대안, 수정 및 등가물을 포함하도록 의도된다. 또한 본 발명의 이하의 상세한 설명에서, 본 발명의 완전한 이해를 제공하기 위해 다수의 특정한 세부 사항이 설명된다. 그러나, 본 발명은 이러한 특정한 세부 사항 없이도 실시될 수 있다는 것은 당업자에게 자명할 것이다. 다른 경우에, 공지의 방법, 절차, 구성 요소 및 회로는 본 발명의 불필요한 양태를 모호하게 하지 않도록 상세하게 설명되지 않는다.
다음의 상세한 설명 중 일부는 반도체 소자를 제조하기 위한 절차, 논리 블록, 처리 및 동작의 다른 상징적 표현으로 제시된다. 이들 설명 및 표현은 반도체 소자 제조 분야의 당업자가 그들의 작업 내용을 다른 당업자에게 가장 효과적으로 전달하기 위해 사용된 수단이다. 본 출원에서, 절차, 방법, 논리 블록, 처리 등은 원하는 결과를 도출하는 단계 또는 지침의 일련의 수순에 따른 것으로 생각된다. 이 단계들은 물리량의 물리적인 조작이 필요한 단계들이다. 그러나 이들 용어 및 유사한 용어는 모두 적절한 물리량과 관련이 있으며, 단지 이들 물리량에 적용되는 편리한 레이블에 불과하다는 점을 명심해야 한다. 이하의 설명에서 특별히 명시되지 않는 한, 본 출원 전반에 걸쳐, "형성", "실행", "제조", "증착", "에칭", "추가", "제거" 등은 반도체 소자 제조의 동작 및 처리(예컨대, 도 7의 반도체 처리(700))를 지칭한다.
(표기법 및 명명법)
도면은 축척대로 도시되어 있지 않으며, 이러한 구조체를 형성하는 다양한 층과 구조체의 일부만이 도면에 도시될 것이다. 일반적으로, 도면은 본 발명을 이해시키기 위해 상징적이고 단순화된 구조를 도시하고, 물리적 구조를 상세하게 재현하도록 의도되지 않는다. 또한, 제조 공정 및 동작은 본 명세서에서 논의된 처리 및 동작과 함께 수행될 수 있다. 즉, 본 명세서에 도시되고 설명된 동작 이전, 동작 동안 및/또는 동작 이후에 많은 처리 동작이 있을 수 있다. 중요하게는, 본 발명에 따른 실시예에서 중요한 점은 이들 다른 (아마도 종래의) 처리 및 동작을 크게 방해하지 않고 구현될 수 있다는 점이다. 일반적으로 말하면, 본 발명에 따른 실시예는 주변 처리 및 동작에 크게 영향을 미치지 않으면서 종래 처리의 일부를 대체 및/또는 보완할 수 있다.
많은 현재의 MOSFET는 비금속 게이트 및/또는 비산화물 게이트 절연체를 포함하기 때문에, "MOSFET"라는 용어는 일반적으로 IGFET(Insulated-Gate Field-Effect Transistor)와 동의어로 이해된다. 본 명세서에서 사용되는 용어 "MOSFET"는 반드시 금속 게이트 및/또는 산화물 게이트 절연체를 포함하는 FET를 의미하거나 요구하지는 않는다. 오히려, 용어 "MOSFET"는 일반적으로 MOSFET로 알려졌거나 지칭되는 소자를 포함한다.
본 명세서에서 사용되는 문자 "n"은 n형 도펀트를 나타내고, 문자 "p"는 p형 도펀트를 나타낸다. 더하기 부호 "+" 또는 빼기 부호 "-"는 각각 이러한 도펀트의 농도가 상대적으로 높거나 낮음을 나타내는 데 사용된다. 그러나, 이러한 사용은 절대 도핑 범위나 이들 영역의 다른 양태를 제한하지는 않는다. 예를 들어, n+ 또는 n-로 기술되는 도핑 영역은 대안적으로 n형 도핑 영역으로 기술될 수도 있다.
용어 "채널"은 본 명세서에서 허용되는 방식으로 사용된다. 즉, 전류는 채널의 FET 내에서 소스 연결로부터 드레인 연결로 이동한다. 채널은 n형 또는 p형 반도체 재료로 만들어질 수 있다. 따라서, FET는 n 채널 또는 p 채널 소자로서 특정된다. 도면 중 일부는 n 채널 소자, 보다 구체적으로 n 채널 수직 MOSFET와 관련하여 논의된다. 그러나 본 발명에 따른 실시예는 그것으로 제한되지 않는다. 즉, 여기에 설명된 특징들은 p 채널 소자에서 이용될 수 있다. n 채널 소자에 대한 논의는 p형 도펀트 및 재료를 대응하는 n형 도펀트 및 재료로 대체함으로써 p 채널 소자에 쉽게 매핑될 수 있으며, 그 반대의 경우도 마찬가지이다.
용어 "트렌치"는 반도체 분야에서 2개의 서로 다른 관련 의미가 있다. 일반적으로, 처리, 예컨대, 에칭을 언급할 때, 용어 트렌치는, 예를 들어, 에피택셜("epi") 층에 형성된 재료의 공극, 예컨대, 홀 또는 도랑을 의미하거나 지칭하기 위해 사용된다. 일반적으로 이러한 홀의 길이는 홀의 폭이나 깊이보다 훨씬 크다. 그러나, 반도체 구조체나 소자를 지칭할 때, 용어 트렌치는 기판의 주표면 아래에 배치되고 기판의 조성과는 다른 복잡한 조성으로 이루어진 고체의 수직 정렬 구조체를 의미하거나 지칭하는 데 사용된다. 트렌치 구조체는 종종 수직 트렌치 FET(Field Effect Transistor)의 채널에 인접한다. 구조체는, 예를 들어, FET의 게이트를 포함할 수 있다. 용어 "트렌치 구조체"는 채워지거나 부분적으로 채워진 트렌치와 비어 있거나 채워지지 않은 트렌치를 구별하기 위해 때때로 여기에 사용될 수 있다. 다른 경우에, 이들 용어가 사용되고 있는 방식은 주변 설명의 맥락에서 명백해질 것이다.
일반적으로 "트렌치 구조체"로 지칭되는 반도체 구조체는 트렌치를 에칭하고 나서 트렌치를 충전함으로써 형성될 수 있지만, 본 발명의 실시예와 관련하여 본 명세서에서 구조적 용어의 사용이 이러한 처리를 의미하지 않으며, 이러한 처리로 제한되는 것이 아님을 이해해야 한다.
본 출원의 상세한 설명 및 특허 청구 범위에서 "실질적으로"라는 용어는 물리적 결과보다는 설계 의도를 나타내기 위해 사용된다. 반도체 기술은 반도체의 다양한 양태를 높은 정확도로 측정할 수 있는 능력을 효율적으로 사용하였다. 따라서, 이용 가능한 정밀도로 측정될 때, 일반적으로 반도체의 물리적 양태는 정확하게 설계되지 않는다. 또한, 측정 기술은 동일하도록 의도된 구조체의 차이를 쉽게 식별할 수 있다. 따라서, "실질적으로 동일한"과 같은 용어는 제조상의 변동과 측정 정밀도에 따라 동일하게 설계된 것으로 해석되어야 한다.
트렌치의 "폭" 또는 트렌치 내부의 구조는 그와 같은 트렌치의 길이 범위에 수직인 수평 치수를 지칭하는 것으로 이해된다.
트렌치 반도체의 게이트 트렌치를 가능한 한 가깝게 배치하는 것이 일반적으로 바람직하다. 이러한 방식으로, 고 레벨의 전하 밸런스가 달성되고, 단위 면적당 채널 저항이 증가된다. 양 특성 모두 MOSFET의 온 상태 저항을 유리하게 감소시키는 데 기여한다. 그러나, 예를 들어, 본 명세서에 참조로써 포함된 미국 특허 제9,673,314호에 교시된 바와 같은 듀얼 딥 트렌치(Dual Deep Trench)를 포함하는 기존의 트렌치 FET는 게이트 트렌치와 듀얼 딥 트렌치 사이에서의 반도체 표면 근처에 바디 영역이 존재해야 하기 때문에 게이트 트렌치와 듀얼 딥 트렌치 사이에서의 최소 거리나 셀 피치를 본질적으로 제한한다.
전하 밸런싱된 스플릿 게이트 수직 트렌치 MOSFET는 일반적으로 고농도로 도핑된 기판의 상부에서 성장된 하나 이상의 에피택셜층으로 연장되는 트렌치를 포함한다. 트렌치는 산화물 및 폴리실리콘의 여러 층을 포함할 수 있을 정도로, 전형적으로는 수 ㎛만큼 충분히 깊게 에칭된다. 트렌치 구조체는 하부 전극, 예컨대, 트렌치 바닥에 가장 가까운 폴리실리콘층("poly 1")을 포함하며, 이는 일반적으로 일정한 DC 전압, 예를 들어, 소스 전위에 연결된다. 이러한 전극은 주어진 항복 전압에 대해 바람직한 낮은 "온" 저항을 유발하는 전하 밸런스 조건을 설정하는 데 필수적인 부분이다. 트렌치 구조체 내에서의 상부 전극, 예컨대, 폴리실리콘의 상부층("poly 2")은 일반적으로 소자의 게이트로서 사용된다. 양 전극은 트렌치 내부에 잘 위치되고, 상이한 두께의 유전체층, 예를 들어, 이산화실리콘에 의해 에피택셜 영역으로부터 분리된다. 양 전극은, 예컨대, 일반적으로 인터폴리옥사이드로 알려지거나 지칭되는 전극간 유전체, 예를 들어, 도 1의 절연 재료(104)에 의해 물리적 및 전기적으로 서로 분리되어 있다.
일반적으로, 드레인 소스 저항 RDS(on)이라고 알려졌거나 지칭되는 낮은 "온" 저항은 전력 FET에 바람직하다. 낮은 RDS(on)을 달성하는 한 가지 방법은 드리프트 영역의 도핑 농도, 예컨대, 에피택셜층의 도핑 농도를 증가시킴으로써 드리프트 영역의 전도도를 증가시키는 것이다. 그러나, 항복 전압이 높은 고농도의 에피택셜층을 허용하는 전하 밸런스는 필드 전극으로부터 에피택셜층을 분리하는 산화층의 두께에 의해 제한된다.
온 저항 RDS(on)을 추가로 감소시키면, 에피택셜층의 도펀트 농도가 증가될 수 있다. 차폐 전극 옆에 있는 트렌치 내의 균일한 산화물 두께에 대해, 이와 같이 증가된 도펀트 레벨은 항복 전압을 바람직하지 않은 낮은 값으로 유해하게 감소시킬 것이다. 이러한 제한을 극복하기 위해, 본 발명의 실시예에 따라, 트렌치 내의 산화물의 두께는 에피택셜층 도펀트 농도가 적절한 산화물 두께와 일치하도록 조정, 예를 들어, 불균일하게 조정될 수 있다. 따라서, 에피택셜층의 도펀트 농도가 증가하면, 농도가 높은 곳에서 얇은 산화물이 사용될 수 있고, 에피택셜층의 도핑 농도가 낮은 영역에서 두꺼운 산화물이 이용될 수 있다.
도 1은 본 발명의 실시예에 따른 불균일한 트렌치 산화물(100)을 포함하는 스플릿 게이트 반도체의 일부분의 예시적인 측단면 개략도를 도시한다.
스플릿 게이트 반도체(100)는 n+ 반도체 기판(140), 예컨대, 실리콘 기판 상에 형성될 수 있다. 기판(140)의 뒷면에는 드레인 전극(150)이 형성될 수 있다. 에피택셜층(120)은 반도체 기판(140) 상에 형성된다. 일부 실시예에서, 에피택셜층(120)은 실질적으로 일정한 도핑 레벨, 예컨대, 제조 공차 내에서 일정하게 성장될 수 있다. 일부 실시예에서, 에피택셜층(120)은 다양한 도핑 레벨, 예를 들어, 불연속 단계에 따라 변화하는 도핑 레벨 및/또는, 예컨대, 깊이에 따라 연속적으로 변화하는 도핑 레벨을 포함할 수 있다.
스플릿 게이트 반도체(100)는 웨이퍼의 주표면에서 에피택셜층(120)으로 내려오는 복수의 병렬 트렌치(130)를 포함한다. 트렌치(130)는 "게이트 트렌치"로 알려졌거나 지칭될 수 있지만, 트렌치(130)는 "게이트" 이외에 추가 요소를 포함할 수 있음을 이해해야 한다. 일부 실시예에서, 트렌치(130)는 기판(140) 내로 내려갈 수 있다. 트렌치(130)는 일반적으로 서로 균등하게 이격되어 있다. 이와 같은 트렌치가 단지 2개만 도시되어 있지만, 본 발명에 따른 실시예에서는 수천 개의 이와 같은 트렌치가 병렬로 마련될 수 있다.
트렌치(130)는 상부 전극(111)을 포함한다. 일부 실시예에서, 상부 전극(111)은 폴리실리콘을 포함할 수 있다. 상부 전극(111)은, 예를 들어, FET(Field Effect Transistor)의 채널 형성을 제어하기 위해, FET의 게이트로서 기능한다. 트렌치(130)는 또한 하부 전극(101)을 포함한다. 하부 전극(101)은 일부 실시예에서 폴리실리콘을 포함할 수 있다. 하부 전극(101)은 차폐 게이트로 알려졌거나 지칭될 수 있다. 일부 실시예에서, 하부 전극(101)은 일정한 DC 전압, 예를 들어, 소스 전압에 전기적으로 연결된다. 하부 전극(101)은 드레인 전극(150)과 상부 전극(111)(예컨대, 게이트 전극) 사이의 커패시턴스 Cgd를 감소시키도록 기능할 수 있다. 트렌치(130)는 하부 전극(101) 아래에 하부 절연 재료(108)를 포함한다.
트렌치(130)는 차폐 전극(101)의 측면과 트렌치(130)의 가장자리 사이에 위치된 제 1 차폐 절연 재료(103)를 포함한다. 트렌치(130)는 차폐 전극(101)의 측면과 트렌치(130)의 가장자리 사이 및 제 1 차폐 절연 재료(103) 위에 위치된 제 2 차폐 절연 재료(102)를 포함한다. 트렌치(130)는 상부 전극(111)과 하부 전극(101) 사이에 위치된 전극간 절연 재료(104), 예컨대, 인터폴리옥사이드를 포함한다. 트렌치(130)는 상부 전극(111)의 측면에 위치된, 때때로 게이트 유전체라고도 알려졌거나 지칭되는 게이트 절연 재료(105)를 포함한다. 일부 실시예에서, 제 1 차폐 절연 재료(103), 제 2 차폐 절연 재료(102), 전극간 절연 재료(104), 게이트 절연 재료(105) 및/또는 하부 절연 재료(108)는, 예를 들어, 이산화실리콘, 고유전상수(high-K) 유전체 재료, 저유전상수(low-K) 유전체 및/또는 원자 증착된 절연체를 포함할 수 있다.
트렌치(130)의 인스턴스(instance) 사이에 "메사" 영역("mesa" region)이 존재한다. 메사 영역은 트렌치(130)의 양쪽에 위치한 n+ 소스 영역(116)을 포함할 수 있다. 각 소스 영역(116) 및 각 게이트 트렌치(130) 위에 절연층(106)이 형성될 수 있다. 일부 실시예에서, 절연층(106)은 이산화실리콘을 포함할 수 있다. p 바디 영역(114)은 소스 영역(116) 아래에 형성될 수 있다. 일부 실시예에서, 바디 영역(114)은, 예를 들어, 트렌치로부터 인접한 트렌치까지 메사 영역을 가로질러 연장될 수 있다. 일부 실시예에서, 바디 콘택트(115)는 소스 금속(107) 아래에 위치될 수 있다.
일부 실시예에서, 선택적 p형 영역(160)은 트렌치(130) 아래에 위치될 수 있다. 일부 실시예에서, p형 영역(160)은, 존재하는 경우, 소스 금속(107)에 연결되어 소자(100) 내의 전하 밸런스를 향상시킬 수 있다. 다른 실시예에서, p형 영역(160)은 플로팅, 예컨대, 영역(160)이 소자(100)의 임의의 다른 영역에 명시적으로 연결되지 않을 수 있다. 일부 실시예에서, p형 영역(160)은 기판 깊이까지 연장될 필요는 없다. 교번하는 p형(p) 영역(160) 및 n형(n) 영역(120(또는 123))은 수퍼 접합(super junction)으로 알려졌거나 지칭되는 것을 형성한다. 일부 실시예에서, 트렌치(130)가, 예를 들어, 트렌치 에칭 마스크를 사용하여 에칭된 후, p형 영역(160)이 주입 공정에 의해 형성될 수 있다.
본 발명의 실시예에 따르면, 깊이 d1에서 제 1 차폐 절연 재료(103)의 두께 x1은 깊이 d2에서 제 2 차폐 절연 재료(102)의 두께 x2보다 두껍다.
도 1의 실시예에서, 에피택셜층(120)은 웨이퍼의 주표면 아래에서 깊이에 따라 도핑 프로파일이 불균일하다. 에피택셜층(120)은 3개의 하위층 또는 하위 영역(121, 122, 123)을 포함하지만, 필수적인 것은 아니다. 일부 실시예에서, 각각의 하위층은 인접한 트렌치 구조체(130) 사이의 전체 거리를 가로질러 연장된다. 도 1의 실시예에서, 영역(123)은 트렌치 구조체(130)의 바닥 부분에 (이웃하거나 인접하도록) 대응하고, 영역(122)은 거리 d1에 대응하고, 영역(121)은 거리 d2에 대응한다. 본 명세서에 사용되는 "에 대응한다"라는 용어는 영역(123)이 트렌치 구조체(130)의 바닥과 중첩되고, 영역(122)이 두께 x2보다 두꺼운 절연 재료(103)의 부분과 중첩되며, 영역(121)이 두께 x1보다 얇은 절연 재료(102)의 부분과 중첩된다.
도 1의 실시예에서, 영역(123)의 도펀트 농도(예컨대, n-)는 영역(122)의 도펀트 농도(예컨대, n)보다 작고, 영역(122)의 도펀트 농도는 영역(121)의 도펀트 농도(예컨대, n+)보다 작다. 그러나, 본 발명에 따른 실시예는 이것으로 제한되지 않는다. 예를 들어, 도펀트 농도는 위에 설명한 바와 같이 반드시 깊이에 따라 감소될 필요는 없다. 일반적으로, 도펀트 농도는 산화층이 얇을수록 높고, 산화층이 두꺼울수록 낮다. 따라서, 에피택셜층(120)의 상이한 영역에서의 상대적인 도펀트 농도는 절연 재료(103 및 102)의 대응하는 두께에 따라 서로에 대해 작거나 같거나 클 수 있다. 3개의 도펀트 농도 레벨/영역이 도 1 및 다른 부분에 기술되어 있지만, 본 발명은 그것으로 제한되지 않고, 3개보다 많거나 적은 도펀트 농도 레벨/영역이 있을 수 있다.
본 발명의 실시예에 따르면, 상부 전극(111)은 하부 전극(101)의 폭과 치수가 동일할 필요는 없다. 예를 들어, 상부 전극(111)의 폭은 깊이 d1 또는 깊이 d2에서의 하부 전극(101)의 폭과 동일하지 않을 수 있다. 마찬가지로, 예컨대, 상부 전극(111)과 트렌치(130)의 가장자리 사이의 절연 재료(105)의 두께는 절연 재료(102 또는 103)의 두께와 동일한 두께일 필요는 없다.
도 2는 본 발명의 실시예에 따른 불균일한 트렌치 산화물(200)을 포함하는 스플릿 게이트 반도체의 단일 트렌치 부분의 예시적인 측단면 개략도를 도시한다. 반도체(100)(도 1)에서와 같이, 전형적인 실시예는 복수의 유사한 트렌치를 구비할 것이며, 예컨대, 도 1에 도시된 바와 같이, 트렌치 사이의 소스 및 바디 영역과 같은 추가적인 형상을 포함할 것이다.
트렌치(230)는 상부 전극(111)(예컨대, 게이트 전극)과 차폐 전극(211)을 포함한다. 차폐 전극(201)은 웨이퍼의 주표면으로부터의 깊이에 따라 단계적인 방식으로 폭(도 2에서 수평 치수)이 감소된다. 도 2의 실시예에서는, 차폐 전극(201)의 4개의 상이한 폭이 있지만, 이것으로 제한되는 것은 아니다. 이러한 단계적인 깊이는 규칙적일 필요는 없다. 일부 실시예에서, 예를 들어, 깊이 d1 및 깊이 d2 사이의 차이는 깊이 d3 및 깊이 d4 사이의 차이와 동일하지 않을 수 있다. 차폐 전극(201)의 폭의 변화는 규칙적일 필요는 없다. 일부 실시예에서, 예를 들어, 폭 x1 및 폭 x2간의 차이는 차폐 전극(211)의 폭의 변화에 대응하고, 폭 x3 및 폭 x4간의 차이와 동일하지 않을 수 있다.
본 발명의 실시예에 따르면, 트렌치 산화물(225)은, 예를 들어, 차폐 전극(201)과 에피택시(120) 사이의 영역에서 트렌치의 측벽을 따라 복수의 두께로 형성된다. 도 2의 실시예에서, 차폐 전극(201)과 에피택시(120) 사이의 트렌치 산화물(225)은 4개의 상이한 두께(x1, x2, x3, x4)로 형성되지만, 이것으로 제한되는 것은 아니다.
도 1과 관련하여 전술한 바와 같이, 에피택시(120)는 웨이퍼의 주표면 아래에서 깊이에 따라 불균일한 도핑 프로파일을 구성한다. 에피택시(120)는 하위층 또는 하위 영역(121, 122, 123)을 포함할 수 있지만, 필수적인 것은 아니다. 일반적으로, 도펀트 농도는 산화층이 얇을수록 높고, 산화층이 두꺼울수록 낮다. 에피택시(120)의 하위층 또는 하위 영역의 수는 트렌치 산화물(225)의 상이한 두께의 수와 일치시킬 필요는 없다는 것이 이해되어야 한다. 예를 들어, 도 2는 트렌치 산화물(225)에 대한 4개의 상이한 두께, 예컨대, x1, x2, x3 및 x4를 도시하면서, 에피택시(120)의 3개의 하위층 또는 하위 영역(121, 122, 123)을 도시하고 있다.
도 3는 본 발명의 실시예에 따른 불균일한 트렌치 산화물(300)을 포함하는 스플릿 게이트 반도체의 단일 트렌치 부분의 예시적인 측단면 개략도를 도시한다. 반도체(100)(도 1)에서와 같이, 전형적인 실시예는 복수의 유사한 트렌치를 구비할 것이며, 예컨대, 도 1에 도시된 바와 같이, 트렌치 사이의 소스 및 바디 영역과 같은 추가적인 형상을 포함할 것이다.
트렌치(330)는 상부 전극(111)(예컨대, 게이트 전극) 및 차폐 전극(301)을 포함한다. 차폐 전극(301)은, 예컨대, 웨이퍼의 주표면으로부터 측정된 바와 같이, 깊이에 따라 실질적으로 연속적인 방식으로 그 폭(도 3의 도면에서 수평 치수)이 감소된다. 예를 들어, 깊이 d2 에서의 폭 x2는 깊이 d1에서의 폭 x1보다 크다.
폭 x1로부터 폭 x2로의 차폐 전극(301)의 폭의 변화는 도 3에서 선형으로 나타내지만, 그러한 선형의 폭 변화는 필수적인 것은 아니다. 오히려, 차폐 전극(301)의 폭의 변화율은 비선형일 수 있다. 일부 실시예에서, 이러한 차폐 전극(301)의 폭 변화율은 반도체 제조 공정, 예를 들어, 에칭의 시간 값, 비이성질체 에칭(non-isomeric etching)의 특성 및/또는 산화 분위기에 부분적으로 노출된 차폐 전극과의 산화에 의해 결정될 수 있다.
본 발명의 실시예에 따른 트렌치 산화물(325)은, 예컨대, 웨이퍼의 주표면으로부터 측정된 바와 같이, 깊이에 따라 실질적으로 연속적인 방식으로 그 폭(도 3의 수평 치수)이 증가된다. 예를 들어, 깊이 d2에서의 폭 x2는 깊이 d1에서의 폭 x1보다 작다. 일반적으로, 트렌치 산화물(325)의 폭은 차폐 전극(301)의 폭을 보완해야 한다. 예를 들어, 차폐 전극(301)이 얇아질수록, 트렌치 산화물(325)은 더 두꺼워져야 한다. 일부 실시예에서, 트렌치 산화물(325)의 폭의 변화율은 비선형일 수 있고/있거나 반도체 제조 공정, 예를 들어, 에칭의 시간값 및/또는 비이성질체 에칭의 특성에 의해 결정될 수 있다.
도 1과 관련하여 전술한 바와 같이, 에피택시(120)는 웨이퍼의 주표면 아래에서 깊이에 따라 불균일한 도핑 프로파일을 구성한다. 에피택시(120)는 하위층 또는 하위 영역(121, 122, 123)을 포함할 수 있지만, 필수적인 것은 아니다. 일반적으로, 도펀트 농도는 산화층이 얇을수록 높고, 산화층이 두꺼울수록 낮다. 에피택시(120)의 하위층 또는 하위 영역의 수는 트렌치 산화물(225)의 상이한 두께의 수와 일치시킬 필요는 없다는 것이 이해되어야 한다. 예를 들어, 도 3은 차폐 전극(301)의 연속적으로 변화하는 폭을 도시하면서 에피택시(120)의 3개의 하위층 또는 하위 영역(121, 122, 123)을 도시한다.
도 4는 본 발명의 실시예에 따른 불균일한 트렌치 산화물(400)을 포함하는 스플릿 게이트 반도체의 단일 트렌치 부분의 예시적인 측단면 개략도를 도시한다. 반도체(100)(도 1)에서와 같이, 전형적인 실시예는 복수의 유사한 트렌치를 구비할 것이며, 예컨대, 도 1에 도시된 바와 같이, 트렌치 사이의 소스 및 바디 영역과 같은 추가적인 형상을 포함할 것이다.
트렌치(330)는 에피택시(420)에 형성된다. 에피택시(420)는 웨이퍼의 주표면 아래에서 깊이에 따라 불균일한 도핑 프로파일을 구성한다. 도 1, 도 2 및 도 3에 도시된 에피택시(120)와 달리, 에피택시(420)는 실질적으로 연속적으로 변화하는 도핑 프로파일을 구성한다. 예를 들어, 처리 가스의 흐름은 에피택셜 성장 동안 도펀트 농도를 변화시키기 위해 에피택시(420)의 에피택셜 성장 동안 연속적으로 변화된다. 일반적으로, 도펀트 농도는 산화층이 얇을수록 높고, 산화층이 두꺼울수록 낮다. 본 발명의 실시예에 따르면, 에피택시(420)의 도펀트 프로파일은 깊이에 대해 선형일 필요는 없다.
도 5는 본 발명의 실시예에 따른 불균일한 트렌치 산화물(500)을 포함하는 스플릿 게이트 반도체의 단일 트렌치 부분의 예시적인 측단면 개략도를 도시한다. 반도체(100)(도 1)에서와 같이, 전형적인 실시예는 복수의 유사한 트렌치를 구비할 것이며, 예컨대, 도 1에 도시된 바와 같이, 트렌치 사이의 소스 및 바디 영역과 같은 추가적인 형상을 포함할 것이다.
트렌치(530)는 상부 전극(111)(예컨대, 게이트 전극)과 차폐 전극(511)을 포함한다. 차폐 전극(511)은 웨이퍼의 주표면으로부터의 깊이에 따라 실질적으로 연속적인 방식으로 폭(도 5에서 수평 치수)이 감소된다. 예를 들어, 깊이 d2에서의 폭 x2는 깊이 d1에서의 폭 x1보다 작다.
트렌치(530)는 에피택시(520)에 형성된다. 에피택시(520)는 웨이퍼의 주표면 아래에서 깊이에 따라 불균일한 도핑 프로파일을 구성한다. 도 1, 도 2 및 도 3에 도시된 에피택시(120)와 달리, 에피택시(520)는 실질적으로 연속적으로 변화하는 도핑 프로파일을 구성한다. 예를 들어, 처리 가스의 흐름은, 에피택셜 성장 동안 도펀트 농도를 변화시키기 위해, 에피택시(520)의 에피택셜 성장 동안 연속적으로 변화된다. 일반적으로, 도펀트 농도는 산화층이 얇을수록 높고, 산화층이 두꺼울수록 낮다. 도 4에 도시된 바와 같은 에피택시(420)와 달리, 에피택시(520)는 트렌치 산화물(525)의 깊이 프로파일에 대응하도록 컨덕턴스를 증가시키고, 예를 들어, 웨이퍼의 주표면으로부터의 깊이가 증가함에 따라 도펀트 농도를 증가시킨다.
도 6은 본 발명의 실시예에 따른 불균일한 트렌치 산화물(600)을 포함하는 스플릿 게이트 반도체의 단일 트렌치 부분의 예시적인 측단면 개략도를 도시한다. 반도체(100)(도 1)에서와 같이, 전형적인 실시예는 복수의 유사한 트렌치를 구비할 것이며, 예컨대, 도 1에 도시된 바와 같이, 트렌치 사이의 소스 및 바디 영역과 같은 추가적인 형상을 포함할 것이다.
트렌치(630)는 에피택시(620)에 형성된다. 트렌치(630)의 폭은 반도체 웨이퍼의 주표면 아래에서 깊이에 따라 일정하지 않다. 예를 들어, 트렌치(630)는 주표면 아래에서 깊이에 따라 폭이 증가한다. 예를 들어, 트렌치(630)는 깊이 d2 보다 깊이 d1에서 더 넓다.
트렌치(630)는 하부 전극(601)을 포함한다. 하부 전극(601)은 그 범위에 걸쳐 실질적으로 폭이 일정한 것을 특징으로 한다. 예를 들어, 깊이 d1에서의 하부 전극(601)의 폭은 깊이 d2에서의 하부 전극(601)의 폭과 실질적으로 동일하다.
에피택시(620)는 웨이퍼의 주표면 아래에서 깊이에 따라 불균일한 도핑 프로파일을 구성한다. 에피택시(620)는 실질적으로 연속적으로 변화하는 도핑 프로파일을 포함한다. 예를 들어, 처리 가스의 흐름은, 에피택셜 성장 동안 도펀트 농도를 변화시키기 위해, 에피택시(620)의 에피택셜 성장 동안 연속적으로 변화된다. 일반적으로, 도펀트 농도는 산화층(625)이 얇은 곳, 예컨대, 깊이 d2에서 높고, 도펀트 농도는 산화층(625)이 두꺼운 곳, 예컨대, 깊이 d1에서 낮다. 본 발명의 실시예에 따라, 에피택시(620)의 도펀트 프로파일은 깊이에 대해 선형일 필요는 없다.
트렌치, 차폐 게이트 프로파일, 트렌치 산화물 프로파일 및 에피택셜 도핑 프로파일의 다양한 조합은 본 발명의 실시예의 범주 내인 것으로 고려된다. 다만 하나의 비제한적인 예로서, 트렌치(130)(도 1), 트렌치(230)(도 2) 및/또는 트렌치(330)(도 3)는 일정한 도핑이나, 단계적인 도핑 프로파일(예컨대, 에피택시(121, 122, 123)(도 1)), 또는 지속적으로 변화하는 도핑 프로파일(예컨대, 에피택시(420)(도 4)를 포함하는 에피택셜층(120)(도 1))에 매우 적합하다.
도 7은 본 발명의 실시예에 따른 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체를 제조하는 예시적인 방법의 흐름도(700)이다. 별도의 블록으로 기술된 동작은 동일한 처리 단계에서 (즉, 이전 처리 단계 이후 및 다음 처리 단계 이전에 동일한 시간 간격으로) 결합되고 수행될 수 있다. 또한, 동작들은 아래에 설명된 순서와 다른 순서로 수행될 수 있다. 또한, 제조 공정 및 단계는 본 명세서에서 논의된 공정 및 단계와 함께 수행될 수 있다. 즉, 본 명세서에 도시되고 설명된 단계 이전, 단계 동안 및/또는 단계 이후에 많은 공정 단계가 있을 수 있다. 중요하게는, 본 발명에 따른 실시예는 이들 다른 (아마도 종래의) 공정 및 단계에 대하여 크게 방해하지 않으면서 구현될 수 있다. 일반적으로 말하면, 본 발명에 따른 실시예는 주변 공정 및 단계에 크게 영향을 미치지 않으면서 종래 공정의 일부를 대체할 수 있다. 또한, 도 7은 단일 트렌치 및 트렌치 구조체와 관련하여 논의된다. 그러나, 다수의 트렌치 및 트렌치 구조체가 병렬로 제조될 수 있다.
도 8 내지 도 13은 본 발명의 실시예에 따라 제조 공정의 다양한 단계에서의 예시적인 반도체 소자의 일부분을 도시한다.
단계 710에서, 에피택셜층(예컨대, 에피택시(120)(도 1))은 기판(예컨대, 기판(140)(도 1)) 상에서 성장된다. 에피택셜층은 다수의 하위층을 포함할 수 있고, 본 발명의 실시예에 따라 다수의 동작에서 성장될 수 있다. 전술한 바와 같이, 에피택셜층의 다른 영역에 비해 에피택셜층의 일부 영역에서 도펀트의 농도를 증가시키기 위해, 예를 들어, 에피택셜 성장 동안 또는 성장 후, 하나 이상의 공정 단계에서, 도펀트가 에피택셜층에 첨가될 수 있다. 예를 들어, 일 실시예에서, 영역(121, 122)(도 1)에 대응하는 에피택셜층(120)의 영역으로 추가 도펀트가 유도되어, 영역(123)에 대한 도펀트 농도를 증가시킬 수 있다. 그런 다음, 영역(122)에 대한 도펀트 농도를 증가시키기 위해, 추가의 도펀트가 영역(121) 내로 다시 유도될 수 있다.
그러나, 본 발명에 따른 실시예는 도 1의 예로 제한되지 않는다. 일반적으로, 본 명세서에서 전술한 바와 같이, 도펀트는 에피택셜층에 첨가되어, 에피택셜층에 불균일한 농도의 도펀트를 생성하는 데, 농도는 에피택셜층과 차폐 전극을 분리하는 산화층(예컨대, 도 1의 절연 재료(102, 103))의 두께에 따라 달라진다. 보다 구체적으로, 도펀트 농도는 절연층의 얇은 부분에 인접한 에피택셜층의 영역에서 높을 수 있고, 절연층의 두꺼운 부분에 인접한 에피택셜층의 영역에서 도펀트 농도가 낮을 수 있다.
또한, 에피택셜층 내의 다양한 도펀트 농도는 흐름도(700)에 포함된 다른 동작이 수행되기 전, 후 또는 동안의 어느 시점에서든 도입될 수 있다. 예를 들어, 에피택셜층(820)은 트렌치(830)(도 8)가 에칭되기 전에 도핑될 수 있다. 예를 들어, 트렌치는 이미 도핑된 에피택셜층에서 에칭될 수 있다.
도 7의 단계 720에서, 그리고 도 8을 참조하면, 트렌치(830)는 기판(140) 위에 형성된 에피택셜층(820) 내에서 에칭된다. 에피택셜층(820)의 상면 위에 절연 재료(도시하지 않음)가 또한 형성될 수 있다. 트렌치(830)는 전체적으로 에피택셜층(820) 내에 있거나, 에피택셜층(820)과 기판(140) 사이의 인터페이스로 연장되거나, 기판(140)으로 연장될 수 있다. 일 실시예에서, 트렌치(830)는 산화 하드 마스크, 또는 실리콘 질화물이나 포토 레지스트와 같은 다른 마스킹 재료를 통해 에칭될 수 있다. 도 7의 선택적인 단계 725에서, 그리고 여전히 도 8을 참조하면, 트렌치(830) 아래 영역, 예컨대, p형 영역(160)이 주입될 수 있다. 일반적으로, 이러한 주입은 에피택셜층(820)의 전도성 유형과 반대인 전도성 유형을 가질 것이다. 일부 실시예에서, 주입은 트렌치(830)의 형성에 사용된 것과 동일한 에칭 마스크를 사용하여 트렌치(830)를 통해 수행될 수 있다.
도 7의 단계 730에서, 도 9를 참조하면, 산화물과 같은 절연 재료(908)는 트렌치(830)의 바닥을 가로질러 측벽을 따라, 예를 들어, 증착되거나 성장된다. 절연 재료(908)의 두께는 요구되는 항복 정격 전압에 의해 결정된다. 예를 들어, 절연 재료(908)의 두께는 200V 정격의 소자의 경우 약 0.7㎛이고, 100V 정격의 소자의 경우 약 0.5㎛이다. 일 실시예에서, 절연 재료(908)는, 도 9의 예에 도시된 바와 같이, 트렌치(830)의 측벽을 따라 두께가 일정하다. 다른 실시예에서, 절연 재료(908)는 두께가 불균일하다. 예를 들어, 산화층의 두께는 트렌치(830)의 바닥 쪽으로 두꺼워지고, 트렌치의 바닥으로부터의 거리가 증가함에 따라 얇아질 수 있다. 일 실시예에서, 트렌치(830)의 바닥으로부터의 거리가 증가함에 따라 절연 재료(908)의 두께는 선형으로 감소한다.
도 7의 단계 740에서, 도 10을 참조하면, 트렌치(830)는 도핑된 폴리실리콘과 같은 전도성 재료(1085)가 특정 깊이, 예컨대, 깊이 d2까지 채워진다. 일 실시예에서, 재료(1085)는 특정 깊이 이상으로 증착된 다음, 다시 특정 깊이로 에칭된다. 도핑된 폴리실리콘을 증착하는 대신, 도핑되지 않은 폴리실리콘이 증착되고 나서, 예를 들어, POCl3(옥시염화인(phosphorus oxychloride)으로도 알려진 염화포스포릴(phosphoryl chloride))이나, 인 주입 및 드라이브-인을 사용하는 공지의 방법에 의해 도핑될 수 있다.
도 7의 단계 750에서, 도 11을 참조하면, 절연 재료(908)는 특정 깊이, 예컨대, 깊이 d2까지 다시 에칭되어, 절연 재료(1108)을 형성한다. 재료(1085)는, 절연 재료(908)의 하부가 에칭되지 않도록, 절연 재료(908)의 하부(1110)를 마스킹할 수 있다. 일 실시예에서, 절연 재료(1108)의 일부만이 상부(1120)에서 제거된다. 결과적으로, 절연 재료(1108)의 상부(1120)의 두께 x2는 절연 재료(1108)의 하부(1110)의 두께 x1보다 작다.
도 7의 단계 760에서, 도 12를 참조하면, 단계 740 및/또는 단계 750의 동작은 절연 재료(1108)에 대한 소정 프로파일을 달성하기 위해 반복된다.
보다 구체적으로, 트렌치(830)의 남은 체적의 일부는 위의 단계 730에서 증착된 동일 유형의 재료(1085)로 채워진다. 예를 들어, 트렌치(830)의 남은 부분은 도핑된 폴리실리콘과 같은 재료(1285)로 특정 깊이, 예컨대, 깊이 d1까지 채워질 수 있다. 일부 실시예에서, 재료(1285)는 재료(1085)와 물리 전기적으로 인접해 있는 것으로 이해된다. 절연 재료(1120)의 노출 부분은 단계 740의 동작과 마찬가지로 절연층의 해당 부분을 더 얇게하기 위해 다시 에칭될 수 있다.
일반적으로, 단계 740 및 단계 750의 동작은 절연 재료(1108)에 대한 소정의 프로파일(단면)을 달성하기 위해 필요한 횟수만큼 반복될 수 있다. 예를 들어, 단계 730 및 단계 740의 동작은 도 2의 예시적인 실시예에서 프로파일을 달성하기 위해 4회 수행될 수 있다.
단계 770에서, 도 13을 참조하면, 절연 재료(1308), 예컨대, 산화물은 재료(1285)의 상부에 걸쳐 증착되거나 성장된다. 절연 재료(1308)는 구성면에서 절연 재료(908)와 동일하거나 유사할 수 있다(도 9). 절연 재료(1308)의 형성 후에, 전도성 재료(1311)는 상부 전극, 예컨대, 상부 전극(111)을 형성하도록 증착된다(도 1). 일부 실시예에서, 재료(1311)는 폴리실리콘을 포함할 수 있다.
트렌치(830)가 완전히 채워지면, 복수의 전극 및 절연 재료(들)를 포함하는 트렌치 구조체(830) 내의 재료 상면이 인접한 표면과 평평해지도록, 예를 들어, CMP(Chemical Mechanical Planarization/Polishing)를 사용하여 과잉 재료가 제거될 수 있다.
선택적인 단계 780에서, 소자 또는 구조체(들)는 트렌치(830)에 인접한 영역(들)에 형성된다. 이러한 구조체(들)는, 예를 들어, 소스 영역(예컨대, 소스 영역(116)(도 1)), 바디 영역(예컨대, 바디 영역(114)(도 1)), 바디 콘택트(예컨대, 바디 콘택트(115)(도 1)) 등을 포함할 수 있다. 이러한 영역에 대한 연결 및/또는 전기적 연결도 형성될 수 있다. 예를 들어, 상부 전극(1311)은 게이트 단자에 연결될 수 있고, 전도성 재료(1285, 1085)는 소스 단자에 연결될 수 있다.
본 발명에 따른 실시예는 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체용 시스템 및 방법을 제공한다. 또한, 본 발명에 따른 실시예는 불균일한 에피택셜층을 포함하는 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체용 시스템 및 방법을 제공한다. 아울러, 본 발명에 따른 실시예는 에피택셜층의 도핑 레벨이 트렌치 산화물의 두께에 대응하는 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체용 시스템 및 방법을 제공한다. 더욱이 또한, 본 발명에 따른 실시예는 집적 회로 설계, 제조 및 테스트의 기존 시스템 및 방법과 호환되고 상보적인 불균일한 트렌치 산화물을 포함하는 스플릿 게이트 반도체용 시스템 및 방법을 제공한다.
따라서, 본 발명의 다양한 실시예가 설명된다. 본 발명은 특정 실시예로 설명되었지만, 본 발명은 이들 실시예에 의해 제한되는 것으로 해석되어서는 안되고, 오히려 이하의 특허 청구 범위에 따라 해석되어야 한다는 것이 이해되어야 한다.

Claims (22)

  1. MOSFET(Metal Oxide Semiconductor Field Effect Transistor)로서,
    주표면(primary surface)과,
    복수의 병렬 트렌치
    를 포함하되, 상기 복수의 병렬 트렌치 각각은,
    상기 MOSFET의 게이트 단자에 연결된 제 1 전극과,
    상기 제 1 전극과는 물리적 및 전기적으로 분리된 제 2 전극과,
    상기 제 2 전극의 가장자리와 상기 트렌치의 가장자리 사이의 범위를 채우는 절연 재료를 포함하고,
    상기 제 2 전극은 상기 트렌치 내의 상기 제 1 전극 아래에 위치하고,
    상기 제 2 전극은 상기 MOSFET의 상기 주표면 아래의 상이한 깊이에서 2개 이상의 상이한 폭을 포함하며,
    상기 복수의 병렬 트렌치는 에피택셜층에 형성되고, 상기 에피택셜층은 상기 MOSFET의 상기 주표면 아래의 깊이에 따라 불균일한 도핑 프로파일을 가지며,
    상기 에피택셜층은, 상기 절연 재료의 상대적으로 얇은 층에 인접해서는 상대적으로 높은 도핑 레벨을 포함하고, 상기 절연 재료의 상대적으로 두꺼운 층에 인접해서는 상대적으로 낮은 도핑 레벨을 포함하는,
    MOSFET.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 절연 재료는 원자적으로 증착된 절연체를 포함하는,
    MOSFET.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 복수의 병렬 트렌치 중 적어도 하나의 아래에, 상기 에피택셜층의 전도성 유형과는 반대의 전도성 유형을 갖는 영역을 더 포함하는,
    MOSFET.
  6. 삭제
  7. 제 1 항에 있어서,
    상기 절연 재료의 두께는 상기 MOSFET의 상기 주표면 아래의 깊이에 따라 증가하는,
    MOSFET.
  8. 제 7 항에 있어서,
    상기 절연 재료의 상기 두께는 상기 MOSFET의 상기 주표면 아래의 깊이에 따라 실질적으로 선형 증가하는,
    MOSFET.
  9. 제 1 항에 있어서,
    소스 단자를 더 포함하고,
    상기 제 2 전극은 상기 소스 단자에 전기적으로 연결되는,
    MOSFET.
  10. 반도체 소자로서,
    기판층과,
    상기 기판층에 인접한 에피택셜층과,
    상기 에피택셜층에 형성되고, 바닥부 및 측벽으로 이루어진 제 1 트렌치 구조체
    를 포함하되, 상기 제 1 트렌치 구조체는,
    게이트 전극과,
    상기 게이트 전극으로부터 전기적으로 분리된 소스 전극, 및
    상기 소스 전극에 인접한 측벽을 라이닝하는 산화층(oxide layer)을 포함하고,
    상기 산화층은 상기 측벽을 따라서 두께가 불균일하고, 상기 바닥부로부터 제 1 거리에 있는 상기 산화층의 두께는 상기 바닥부에서의 상기 산화층의 두께보다 얇고, 또한 상기 바닥부로부터 상기 제 1 거리보다 큰 제 2 거리에 있는 상기 산화층의 두께는 상기 제 1 거리에 있는 상기 산화층의 두께보다 얇고,
    상기 에피택셜층은 도펀트 농도가 불균일하고, 상기 불균일한 도펀트 농도는 상기 에피택셜층에 인접한 상기 산화층의 두께에 따라 달라지는,
    반도체 소자.
  11. 삭제
  12. 제 10 항에 있어서,
    상기 제 1 거리에 대응하는 깊이에서의 상기 에피택셜층의 영역은 제 1 도펀트 농도로 되고, 상기 제 2 거리에 대응하는 깊이에서의 상기 에피택셜층의 영역은 제 2 도펀트 농도로 되는,
    반도체 소자.
  13. 제 12 항에 있어서,
    상기 제 1 도펀트 농도는 상기 제 2 도펀트 농도보다 낮은,
    반도체 소자.
  14. 제 10 항에 있어서,
    상기 산화층의 두께는 상기 제 1 거리와 상기 제 2 거리 사이의 상기 측벽의 길이를 따라 선형 감소하는,
    반도체 소자.
  15. 제 10 항에 있어서,
    상기 산화층은 상기 제 1 트렌치 구조체의 상기 바닥부 위로부터 상기 제 1 거리까지 균일한 제 1 두께로 되고, 상기 제 1 거리로부터 상기 제 2 거리까지 균일한 제 2 두께로 되며, 상기 제 2 두께는 상기 제 1 두께보다 얇은,
    반도체 소자.
  16. 제 10 항에 있어서,
    상기 제 1 트렌치 구조체에 인접하여 형성된 구조체를 더 포함하고, 상기 구조체는, 재료로 채워진 제 2 트렌치와, 바디 영역 및 소스 영역을 포함하는,
    반도체 소자.
  17. 반도체 소자로서,
    기판층과,
    상기 기판층에 인접한 에피택셜층과,
    상기 에피택셜층에 형성된 제 1 트렌치 구조체를 포함하되,
    상기 제 1 트렌치 구조체는 바닥부, 제 1 측벽 및 제 2 측벽을 포함하고, 상기 제 1 트렌치 구조체는 소스 단자에 연결된 제 1 전도성 재료를 더 포함하고, 상기 제 1 트렌치 구조체는 상기 제 1 전도성 재료와 전기적으로 분리된 제 2 전도성 재료와, 상기 바닥부와 상기 제 1 측벽 및 상기 제 2 측벽을 라이닝하는 산화층을 더 포함하고,
    상기 산화층은, 상기 제 1 측벽으로부터 상기 제 2 측벽까지 상기 제 1 트렌치 구조체의 상기 바닥부에 걸쳐있는 제 1 부분, 상기 제 1 부분으로부터 상기 제 1 측벽을 따라 연장되는 제 2 부분, 및 상기 제 2 부분으로부터 상기 제 1 측벽을 따라 연장되는 제 3 부분을 포함하며, 상기 산화층은, 상기 제 2 부분에서 제 1 두께로 형성되고, 상기 제 3 부분에서는 제 2 두께로 형성되며, 상기 제 2 두께는 상기 제 1 두께보다 얇고,
    상기 에피택셜층은, 상기 산화층의 상기 제 1 부분에 인접한 제 1 영역, 상기 산화층의 상기 제 2 부분에 인접한 제 2 영역, 및 상기 산화층의 상기 제 3 부분에 인접한 제 3 영역을 포함하고, 상기 제 1 영역은 제 1 도펀트 농도로 이루어지고, 상기 제 2 영역은 제 2 도펀트 농도로 이루어지며, 상기 제 3 영역은 제 3 도펀트 농도로 이루어지며,
    상기 제 3 도펀트 농도는 상기 제 2 도펀트 농도보다 크고, 상기 제 2 도펀트 농도는 상기 제 1 도펀트 농도보다 큰,
    반도체 소자.
  18. 삭제
  19. 삭제
  20. 제 17 항에 있어서,
    상기 제 1 두께는 상기 바닥부로부터의 거리가 증가함에 따라 선형으로 감소하고, 상기 제 2 두께는 상기 바닥부로부터의 거리가 증가함에 따라 선형으로 감소되는,
    반도체 소자.
  21. 제 17 항에 있어서,
    상기 제 1 두께는 상기 산화층의 상기 제 2 부분에서 균일하고, 상기 제 2 두께는 상기 산화층의 상기 제 3 부분에서 균일하며, 상기 제 2 두께는 상기 제 1 두께보다 얇은,
    반도체 소자.
  22. 제 17 항에 있어서,
    상기 제 1 트렌치 구조체에 인접하여 형성된 구조체를 더 포함하고, 상기 구조체는, 재료로 채워진 제 2 트렌치와, 상기 제 1 트렌치 구조체와 상기 제 2 트렌치 사이의 소스 영역 및 바디 영역을 포함하는,
    반도체 소자.
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