CN114975126B - 一种降低栅电荷的屏蔽栅沟槽型mosfet制造方法 - Google Patents

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Abstract

本发明公开一种降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，属于MOSFET制造领域。提供衬底和其表面的外延层，在外延层中刻蚀出沟槽；在沟槽中填满介质层，对介质层进行刻蚀保留底部介质层；在沟槽中填充满多晶硅，并将其刻蚀成梯柱状结构；利用CVD进行介质层填充，介质层填充包围梯柱结构的多晶硅；刻蚀掉沟槽上部分介质层，保持梯柱状多晶硅上方有一定厚度的介质；通过热氧化形成顶部栅极氧化层，然后沉积栅极多晶硅，将顶部栅极多晶硅中间部分刻蚀掉，使顶部栅极多晶硅形成分离的两部分；最后通过常规屏蔽栅沟槽型MOSFET工艺，形成降低栅电荷的屏蔽栅沟槽型MOSFET的器件结构。本发明降低了顶部栅极与底部屏蔽栅之间的交叠电容，减小栅极电荷Qg。

Description

一种降低栅电荷的屏蔽栅沟槽型MOSFET制造方法
技术领域
本发明涉及MOSFET制造技术领域，特别涉及一种降低栅电荷的屏蔽栅沟槽型MOSFET制造方法。
背景技术
随着技术的发展，硅的沟槽刻蚀工艺不断取得进步，沟槽型MOSFET受到越来越广泛的关注，因没有JFET电阻，且元胞密度可以随着工艺特征尺寸的降低而增大，其在中低压功率MOSFET领域中逐步取得主导地位。
对于理想的功率器件来说，除了具有较高的击穿电压和较低的导通电阻之外，还应具有较低的开关损耗。沟槽型MOSFET由于将栅延伸入衬底深处以实现对漂移区的辅助耗尽，虽然可以获得更好的击穿电压和导通电阻的折中，但却引入了较大的栅漏电容Cgd，如图1所示，从而影响器件的开关性能，限制了功率MOSFET的发展。
Baliga又提出了一种被称为沟槽里有源极的电荷耦合MOSFET的替代结构，其也可以称为屏蔽栅沟槽型MOSFET，(Shield Gate Trench MOSFET，SGT MOSFET)，如图2所示，其屏蔽栅与源极相连，能通过将沟槽型MOSFET的部分栅漏电容变换成栅源电容而使其值降低，致使栅漏电荷下降，如图2所示。这种屏蔽栅沟槽型MOSFET降低栅漏电容的同时，也增加了栅源电容Cgs，总体栅电荷并未有显著的降低。
发明内容
本发明的目的在于提供一种降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，包括：
提供衬底和其表面的外延层，在所述外延层中刻蚀出沟槽；
在所述沟槽中填满介质层，对介质层进行刻蚀保留底部较厚介质层；
在沟槽中填充满多晶硅，并将其刻蚀成梯柱状结构；
利用CVD进行介质层填充，介质层填充包围梯柱结构的多晶硅；
刻蚀掉沟槽上部分介质层，保持梯柱状多晶硅上方有一定厚度的介质；
通过热氧化形成顶部栅极氧化层，然后沉积栅极多晶硅，将顶部栅极多晶硅中间部分刻蚀掉，使顶部栅极多晶硅形成分离的两部分；
最后通过常规屏蔽栅沟槽型MOSFET工艺，形成降低栅电荷的屏蔽栅沟槽型MOSFET的P型体区掺杂、源极N型掺杂、金属接触器件结构。
在一种实施方式中，利用第一张刻蚀沟槽的光罩在所述外延层中刻蚀出沟槽。
在一种实施方式中，在所述沟槽中填满介质层，对介质层进行刻蚀保留底部较厚的介质层包括：
利用CVD的方式在沟槽中填充介质层；
复用第一张刻蚀沟槽的光罩刻蚀去除沟槽上部及侧壁的介质层，保留沟槽底部较厚的介质层。
在一种实施方式中，所述沟槽底部较厚的介质层厚度为100nm～1um。
在一种实施方式中，在对介质层进行刻蚀保留底部介质层之后，所述方法还包括：进行热氧化，在沟槽的侧壁形成保护氧化层。
在一种实施方式中，所述介质层包括SiO2、SiN、HfO2、AL2O3中的单独一种或多种混合，或多种的叠层的绝缘介质层。
在一种实施方式中，在沟槽中填充满多晶硅，并将其刻蚀成梯柱状结构包括：
在沟槽中进行多晶硅的沉积，填充满沟槽，并用CMP工艺减薄多晶硅至外延层表面；
使用光罩Poly_etch MASK进行光刻，对沟槽内的多晶硅进行干法刻蚀至多晶硅的底部，形成沟槽内的多晶硅柱状结构；
不使用光罩，直接对多晶硅柱状结构进行第二次刻蚀，由形成上窄下宽的多晶硅梯柱结构。
在本发明提供的降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，具有以下有益效果：
(1)通过在沟槽底部形成较厚介质层，可以降低源漏电容Cds；
(2)实现上窄下宽的屏蔽栅结构，由此降低了顶部栅极与底部屏蔽栅之间的交叠电容，可以实现减小栅极电荷Qg的目的；
(3)将顶部栅中间部分刻蚀掉，形成分立的顶部栅极结构，减小顶部栅极与屏蔽栅极之间的交叠，从而减小顶部栅与屏蔽栅的的交叠电容Cgs。
本发明保持现有的基本制造流程，增加少量的工艺步骤及一张MASK，实现降低栅电荷的目的，从而提高MOSFET的开关速度，减小开关损耗，尤其是在高频应用中，将具有较明显的优势。
附图说明
图1是现有的沟槽型MOSFET结构示意图；
图2是现有的屏蔽栅沟槽型MOSFET结构示意图；
图3是刻蚀沟槽的示意图；
图4是在沟槽中填充介质层并刻蚀的示意图；
图5是在沟槽中沉积多晶硅并刻蚀形成多晶硅柱状结构的示意图；
图6是对柱状结构多晶硅进行刻蚀形成多晶硅梯柱结构示意图；
图7是进行介质层填充及刻蚀形成介质包围梯柱多晶硅结构示意图；
图8是形成分离栅结构示意图；
图9是形成降低栅电荷的屏蔽栅沟槽型MOSFET器件结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种降低栅电荷的屏蔽栅沟槽型MOSFET制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供一种降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，主要工艺流程如下：
提供N+衬底和其表面的N型Si外延层，利用第一张刻蚀沟槽的光罩Trench Mask，先进行沟槽的刻蚀，如图3所示；
先利用CVD的方式在沟槽中生长形成厚介质层，然后复用第一张刻蚀沟槽的光罩Trench Mask将沟槽上部及侧壁的介质层刻蚀掉，留下底部较厚的介质层，保留的底部介质层厚度一般为100nm～1um；介质层可以是SiO2或其它介质层，包括但不限于SiN，HfO2，AL2O3等单独一种或几种混合、或叠层绝缘介质层。然后进行热氧化，在沟槽侧壁形成保护氧化层，如图4。
在沟槽中进行多晶硅(Ploy)的沉积，填充满沟槽，先用CMP工艺减薄表面的多晶硅至Si外延层表面，然后使用刻蚀光罩Poly_etch MASK进行光刻，对沟槽内的多晶硅进行干法刻蚀，形成沟槽内的多晶硅柱状结构，如图5所示；
然后除去光刻胶，第二次对多晶硅柱状结构进行无遮挡的刻蚀；由于柱状结构底部的多晶硅刻蚀速率低于其顶部多晶硅的刻蚀速率，因此沟槽内的多晶硅柱状结构经过刻蚀形成上窄下宽的多晶硅梯柱结构，剩余多晶硅梯柱结构的高度为屏蔽栅设计值，如图6所示。
先湿法刻蚀掉沟槽侧壁有损伤的保护氧化层，再利用CVD进行介质层填充，介质层填充包围上窄下宽的多晶硅梯柱结构；将沟槽上方的侧壁表面介质去除干净，并回刻介质层至多晶硅梯柱结构的上方并保留一定的介质厚度，这一厚度通常在100nm～800nm之间，实现屏蔽栅与顶部栅极之间的介质隔离，如图7所示；
接着与常规屏蔽栅形成顶部栅极氧化层和栅极多晶硅步骤相同，得到常规栅极结构，然后复用刻蚀光罩Poly_etch MASK，使用负性光刻胶，对顶部栅极多晶硅中间部分进行刻蚀，将顶部栅极多晶硅中间刻蚀掉，将顶部栅极刻蚀成分离的两部分，从而形成本发明所提出的如图8所示分离栅结构特征，剩余工艺步骤与常规屏蔽栅沟槽型MOSFET一致，最终形成降低栅电荷的屏蔽栅沟槽型MOSFET器件结构如图9所示。
本发明提供的降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，与常规屏蔽栅沟槽型MOSFET相比，本发明提出的屏蔽栅沟槽型MOSFET其顶部栅极中间被刻蚀掉，且下方屏蔽栅被刻蚀成上窄下宽的梯形结构，由此降低了顶部栅极与底部屏蔽栅之间的交叠电容，可以实现减小栅极电荷Qg的目的；此外还增加了底部屏蔽栅与衬底之间的介质层厚度，降低因结构中屏蔽栅较宽的底部而引起的源漏电容Csd增加。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (6)

1.一种降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，其特征在于，包括：
提供衬底和其表面的外延层，在所述外延层中刻蚀出沟槽；
在所述沟槽中填满介质层，对介质层进行刻蚀保留底部较厚的介质层；
在沟槽中填充满多晶硅，并将其刻蚀成梯柱状结构；
利用CVD进行介质层填充，介质层填充包围梯柱结构的多晶硅；
刻蚀掉沟槽上部分介质层，保持梯柱状多晶硅上方覆盖有介质；
通过热氧化形成顶部栅极氧化层，然后沉积栅极多晶硅，将顶部栅极多晶硅中间部分刻蚀掉，使顶部栅极多晶硅形成分离的两部分；
最后形成P型体区掺杂、源极N型掺杂、金属接触结构；
其中，
在沟槽中填充满多晶硅，并将其刻蚀成梯柱状结构包括：
在沟槽中进行多晶硅的沉积，填充满沟槽，并用CMP工艺减薄多晶硅至外延层表面；
使用光罩Poly_etch MASK进行光刻，对沟槽内的多晶硅进行干法刻蚀至多晶硅的底部，形成沟槽内的多晶硅柱状结构；
不使用光罩，直接对多晶硅柱状结构进行第二次刻蚀，由形成上窄下宽的多晶硅梯柱结构。
2.如权利要求1所述的降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，其特征在于，利用第一张刻蚀沟槽的光罩在所述外延层中刻蚀出沟槽。
3.如权利要求2所述的降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，其特征在于，在所述沟槽中填满介质层，对介质层进行刻蚀保留底部较厚的介质层包括：
利用CVD的方式在沟槽中填充介质层；
复用第一张刻蚀沟槽的光罩刻蚀去除沟槽上部及侧壁的介质层，保留沟槽底部较厚的介质层。
4.如权利要求3所述的降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，其特征在于，所述沟槽底部较厚的介质层厚度为100nm~1um。
5.如权利要求3所述的降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，其特征在于，在对介质层进行刻蚀保留底部介质层之后，所述方法还包括：进行热氧化，在沟槽的侧壁形成保护氧化层。
6.如权利要求1-4任一项所述的降低栅电荷的屏蔽栅沟槽型MOSFET制造方法，其特征在于，所述介质层包括SiO2、SiN、HfO2、AL2O3中的单独一种或多种混合，或多种的叠层的绝缘介质层。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116130522B (zh) * 2023-04-14 2023-06-30 江苏临德半导体有限公司 降低制造成本的低栅极电荷屏蔽栅半导体器件及制作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102656696A (zh) * 2009-10-21 2012-09-05 维西埃-硅化物公司 具有弧形栅极氧化物轮廓的分栅式半导体装置
CN110310992A (zh) * 2018-03-27 2019-10-08 无锡华润上华科技有限公司 沟槽分离栅器件及其制造方法
CN111509046A (zh) * 2019-01-30 2020-08-07 硅尼克斯股份有限公司 具有非均匀沟槽氧化物的分裂栅半导体
CN113506822A (zh) * 2021-06-09 2021-10-15 上海华虹宏力半导体制造有限公司 Sgt结构及其制造方法
CN114188410A (zh) * 2022-02-17 2022-03-15 绍兴中芯集成电路制造股份有限公司 屏蔽栅沟槽型功率mosfet器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6882000B2 (en) * 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
JP2012204590A (ja) * 2011-03-25 2012-10-22 Toshiba Corp 半導体装置およびその製造方法
TWI470790B (zh) * 2012-07-13 2015-01-21 Ubiq Semiconductor Corp 溝渠式閘極金氧半場效電晶體
CN109888003A (zh) * 2019-03-12 2019-06-14 电子科技大学 一种分离栅增强的功率mos器件
CN111739936B (zh) * 2020-08-07 2020-11-27 中芯集成电路制造(绍兴)有限公司 一种半导体器件及其形成方法
CN114078947A (zh) * 2020-08-19 2022-02-22 力智电子股份有限公司 沟槽金氧半晶体管器件及其制造方法
CN114582717A (zh) * 2020-11-30 2022-06-03 无锡华润上华科技有限公司 半导体器件的制备方法及屏蔽栅沟槽器件

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102656696A (zh) * 2009-10-21 2012-09-05 维西埃-硅化物公司 具有弧形栅极氧化物轮廓的分栅式半导体装置
CN110310992A (zh) * 2018-03-27 2019-10-08 无锡华润上华科技有限公司 沟槽分离栅器件及其制造方法
CN111509046A (zh) * 2019-01-30 2020-08-07 硅尼克斯股份有限公司 具有非均匀沟槽氧化物的分裂栅半导体
CN113506822A (zh) * 2021-06-09 2021-10-15 上海华虹宏力半导体制造有限公司 Sgt结构及其制造方法
CN114188410A (zh) * 2022-02-17 2022-03-15 绍兴中芯集成电路制造股份有限公司 屏蔽栅沟槽型功率mosfet器件

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