CN113035945A - 一种改善优值的新型场效应器件结构及其制造方法 - Google Patents

一种改善优值的新型场效应器件结构及其制造方法 Download PDF

Info

Publication number
CN113035945A
CN113035945A CN202110273843.9A CN202110273843A CN113035945A CN 113035945 A CN113035945 A CN 113035945A CN 202110273843 A CN202110273843 A CN 202110273843A CN 113035945 A CN113035945 A CN 113035945A
Authority
CN
China
Prior art keywords
conductive type
polysilicon
grid
layer
oxide layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110273843.9A
Other languages
English (en)
Inventor
毛昊源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tenx Xingye Technology Shenzhen Co ltd
Haishui Core Wuxi Technology Co ltd
Original Assignee
Tenx Xingye Technology Shenzhen Co ltd
Haishui Core Wuxi Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tenx Xingye Technology Shenzhen Co ltd, Haishui Core Wuxi Technology Co ltd filed Critical Tenx Xingye Technology Shenzhen Co ltd
Priority to CN202110273843.9A priority Critical patent/CN113035945A/zh
Publication of CN113035945A publication Critical patent/CN113035945A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种改善优值的新型场效应器件结构及其制造方法，其中一种改善优值的新型场效应器件结构，包括漏极金属层、第一导电类型重掺杂衬底、第一导电类型外延层，所述第一导电类型外延层中部开设有元胞沟槽……；一种改善优值的新型场效应器件结构的制造方法包括步骤S1刻蚀形成第二导电类型体区形成和元胞沟槽，S2制备屏蔽栅多晶硅的倒阶梯状的部分，S3制备控制栅多晶硅并形成完整的屏蔽栅多晶硅……；本发明提供的具有阶梯状屏蔽栅结构可降低器件的栅电容并通过优化器件内部的电场线分布来改善导通电阻。即这种结构改善了低压超结MOS器件的FOM，减少了器件开关工作时的功耗并提升了元胞的抗漏极电压震荡对栅极的影响能力。

Description

一种改善优值的新型场效应器件结构及其制造方法
技术领域
本发明涉及场效应器件技术领域，具体为一种改善优值的新型场效应器件结构及其制造方法。
背景技术
低压超结MOS场效应器件广泛应用于消费电子、电源管理和汽车电子领域中，具体应用场景如锂电保护、计算机外设、DCDC电源转换电路以及同步整流电路等。导通电阻Rdson与栅电容Qg反映了MOSFET的功耗水平与动态特性，是衡量功率器件性能优劣的重要指标。在设计器件时，栅电容与Rdson通常是“Trade off”关系，因此习惯上定义优值FOM＝Qg*Rdson来综合评价器件的性能。MOSFET工作时输入电容急剧增加会带来开关损耗问题，而超结结构是通过电荷平衡改善上述损耗的重要技术，与传统MOS器件相比具有更小的功耗和更高的电能转换效率。但是具有屏蔽栅的超结结构也同时带来输出电容的增加和器件可靠性问题。
即低压超结MOS器件由于屏蔽栅的引入可以通过电荷平衡改善器件的耐压能力，优化器件导通电阻，同时控制栅底部氧化层厚度的增加可以降低栅漏电容。但是传统低压超结结构元胞内部的屏蔽栅两侧氧化层较厚。氧化层越厚，屏蔽栅屏蔽电荷的能力就越弱。同时垂直侧壁的屏蔽栅会使cell区内部电荷聚集在屏蔽栅沟槽底部两侧，使元胞内部电场强度分布不均匀造成雪崩击穿。
本发明提供的具有阶梯状屏蔽栅结构可降低器件的栅电容并通过优化器件内部的电场线分布来改善导通电阻。即这种结构改善了低压超结MOS器件的FOM，减少了器件开关工作时的功耗并提升了元胞的抗漏极电压震荡对栅极的影响能力。
发明内容
本发明的目的在于提供一种改善优值的新型场效应器件结构及其制造方法，以解决上述背景技术中提出的问题。
为了解决上述技术问题，本发明提供如下技术方案：一种改善优值的新型场效应器件结构，包括漏极金属层、第一导电类型重掺杂衬底、第一导电类型外延层，所述第一导电类型重掺杂衬底位于漏极金属层上端，所述第一导电类型外延层位于第一导电类型重掺杂衬底上端，所述第一导电类型外延层中部开设有元胞沟槽，所述元胞沟槽内设置有栅极氧化层，所述栅极氧化层上端穿出元胞沟槽外，所述栅极氧化层上部两侧的位置自下而上依次设置有第二导电类型体区、源极区，所述栅极氧化层内包裹有屏蔽栅多晶硅和控制栅多晶硅，所述控制栅多晶硅位于屏蔽栅多晶硅的两侧，所述屏蔽栅多晶硅下部为倒阶梯状，这种倒阶梯型的结构在增强屏蔽栅屏蔽元胞内电荷的同时可以使屏蔽栅下部的电势线分布更加平缓均匀，进而优化了器件内部的电场分布，避免了在局部位置的电荷积聚，进一步提高了器件的耐压能力，同时本结构在传统低压超结的基础上进一步降低栅漏电荷，且使屏蔽栅和控制栅形成一定程度的交叠，相当于屏蔽了部分栅漏电荷。在栅漏相对距离不变的情况下减小了栅漏之间的重叠面积，栅漏电容将进一步减小从而降低了器件的开关损耗。而大部分被屏蔽的栅漏电荷被转化成了栅源电荷，使Cgd/Ciss比值降低，改善了器件的dV/dt处理能力。
优选的，所述屏蔽栅多晶硅下部的阶梯自上而下依次包括第一层阶梯…第n中层阶梯…第n层阶梯，所述第一层阶梯至第n中层阶梯形成一体阶梯，所述一体阶梯的下缘和侧缘设置有High K介质层，通过调整High K介质层材料的厚度，可以调整电场线在器件内部的分布，尽量使电场峰值出现在不同介质材料的交界处，即沟槽中部。既避免了雪崩击穿发生在沟槽底部降低耐压，又避免雪崩击穿发生在槽顶造成器件UIS能力下降。这样可以使屏蔽栅VDMOS器件在耐压和UIS能力有个很好的折中。
优选的，所述High K介质层的材质为HfO2。
优选的，所述屏蔽栅多晶硅倒阶梯状的下端设置有pn结，pn结相当于在源漏与栅源之间串接了一个结电容，能够减小Cgs与Cgd，减少器件的开关损耗。
优选的，所述源极区包括第一导电类型源极区和第二导电类型源极区，所述第一导电类型源极区位于接近元胞沟槽的一侧，所述源极区上端设置有场氧化层，所述场氧化层上端设置有绝缘介质层。
优选的，所述绝缘介质层上端设置有第一导电类型源极，所述第二导电类型体区上端设置有第一导电类型源极金属接触区，所述第一导电类型源极金属接触区依次经第一导电类型源极区、场氧化层、绝缘介质层，并由第一导电类型源极引出。
优选的，所述第一导电类型源极金属接触区的下边界与控制栅多晶硅的上边界相切，所述控制栅多晶硅的下边界位于第二导电类型体区的上边界以下，用以加强控制栅多晶硅对于器件沟道电荷的控制能力。
上述中第一类导电类型半导体杂质与第二类导电类型半导体杂质都可以互换。
一种改善优值的新型场效应器件结构的制造方法，包括步骤：
S1.刻蚀形成第二导电类型体区形成和元胞沟槽；
S2.制备屏蔽栅多晶硅的倒阶梯状的部分；
S3.制备控制栅多晶硅并形成完整的屏蔽栅多晶硅；
S4.于屏蔽栅多晶硅上端淀积形成场氧化层；
S5.于第二导电类型体区上端注入形成第一导电类型源极区和第二导电类型源极区；
S6.于场氧化层上端制备绝缘介质层；
S7.刻蚀形成源极金属触孔，并于源极金属触孔内淀积形成第一导电类型源极金属接触区。
优选的，所述S2包括步骤：
1)于元胞沟槽内沉积形成第一间隔氧化层，并于第一间隔氧化层内刻蚀屏蔽栅槽；
2)于屏蔽栅槽内第一次填充多晶硅，并回刻间第一间隔氧化层；
3)回刻第一次填充的多晶硅，并二次回刻第一间隔氧化层；
4)重复S4若干次，形成屏蔽栅倒阶梯结构槽；
5)于屏蔽栅倒阶梯结构槽内填充High K介质层；
6)于High K介质层上端第二次填充多晶硅，形成屏蔽栅多晶硅的倒阶梯状的部分；
其中多晶硅回刻的深度可以根据需求调整，以控制每个台阶的深度。
所述S3包括步骤：
1)沉积形成第二间隔氧化层，形成栅极槽；
2)于栅极槽内第三次沉积多晶硅；
3)回刻第三次沉积的多晶硅，形成控制栅多晶硅；
4)于控制栅多晶硅上端淀积第三间隔氧化层；
5)回刻第三间隔氧化层的底部至第二次填充的多晶硅处；
6)第四次填充多晶硅，形成完整的屏蔽栅多晶硅。
一种改善优值的新型场效应器件结构的制造方法可以应用于各种具有槽型控制栅的垂直沟道器件的制造。
与现有技术相比，本发明所达到的有益效果是：
1、本发明公开的屏蔽栅多晶硅下部为倒阶梯状，这种倒阶梯型的结构在增强屏蔽栅屏蔽元胞内电荷的同时可以使屏蔽栅下部的电势线分布更加平缓均匀，进而优化了器件内部的电场分布，避免了在局部位置的电荷积聚，进一步提高了器件的耐压能力，同时本结构在传统低压超结的基础上进一步降低栅漏电荷，且使屏蔽栅和控制栅形成一定程度的交叠，相当于屏蔽了部分栅漏电荷。在栅漏相对距离不变的情况下减小了栅漏之间的重叠面积，栅漏电容将进一步减小从而降低了器件的开关损耗。而大部分被屏蔽的栅漏电荷被转化成了栅源电荷，使Cgd/Ciss比值降低，改善了器件的dV/dt处理能力；
2、本发明通过调整High K介质层材料的厚度，可以调整电场线在器件内部的分布，尽量使电场峰值出现在不同介质材料的交界处，即沟槽中部。既避免了雪崩击穿发生在沟槽底部降低耐压，又避免雪崩击穿发生在槽顶造成器件UIS能力下降。这样可以使屏蔽栅VDMOS器件在耐压和UIS能力有个很好的折中；
3、本发明公开的屏蔽栅多晶硅倒阶梯状的下端设置有pn结，pn结相当于在源漏与栅源之间串接了一个结电容，能够减小Cgs与Cgd，减少器件的开关损耗。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1是本发明一种改善优值的新型场效应器件结构的结构示意图；
图2是本发明屏蔽栅多晶硅和控制栅多晶硅的细节图；
图3是本发明实施例2中步骤S1的示意图；
图4是本发明实施例2中步骤S2的示意图；
图5是本发明实施例2中步骤S3的示意图；
图6是本发明实施例2中步骤S4的示意图；
图7是本发明实施例2中步骤S5的示意图；
图8是本发明实施例2中步骤S6的示意图；
图9是本发明实施例2中步骤S7的示意图；
图10是本发明实施例2中步骤S8的示意图；
图11是本发明实施例2中步骤S9的示意图；
图12是本发明实施例2中步骤S10的示意图；
图13是本发明实施例2中步骤S11的示意图；
图14是本发明实施例2中步骤S12的示意图；
图15是本发明实施例2中步骤S13的示意图；
图16是本发明实施例2中步骤S14的示意图；
图17是本发明实施例2中步骤S15的示意图；
图18是本发明实施例2中步骤S16的示意图；
图19是本发明实施例2中步骤S17的示意图；
图中：漏极金属层-1；第一导电类型重掺杂衬底-2；第一导电类型外延层-3；元胞沟槽-4；栅极氧化层-5；第二导电类型体区-6；源极区-7；屏蔽栅多晶硅-8；控制栅多晶硅-9；第一层阶梯-10；第n中层阶梯-11；第n层阶梯-12；第一导电类型源极区-13；第二导电类型源极区-14；场氧化层-15；绝缘介质层-16；第一导电类型源极-17；第一导电类型源极金属接触区-18；第一间隔氧化层-19；第二间隔氧化层-20；第三间隔氧化层-21；pn结-22；HighK介质层-23。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例1：请参阅图1～2，本发明提供技术方案，一种改善优值的新型场效应器件结构，包括漏极金属层1、第一导电类型重掺杂衬底2、第一导电类型外延层3，第一导电类型重掺杂衬底2位于漏极金属层1上端，第一导电类型外延层3位于第一导电类型重掺杂衬底2上端，第一导电类型外延层3中部开设有元胞沟槽4，元胞沟槽4内设置有栅极氧化层5，栅极氧化层5上端穿出元胞沟槽4外，栅极氧化层5上部两侧的位置自下而上依次设置有第二导电类型体区6、源极区7，栅极氧化层5内包裹有屏蔽栅多晶硅8和控制栅多晶硅9，控制栅多晶硅9位于屏蔽栅多晶硅8的两侧，屏蔽栅多晶硅8下部为倒阶梯状，这种倒阶梯型的结构在增强屏蔽栅屏蔽元胞内电荷的同时可以使屏蔽栅下部的电势线分布更加平缓均匀，进而优化了器件内部的电场分布，避免了在局部位置的电荷积聚，进一步提高了器件的耐压能力，同时本结构在传统低压超结的基础上进一步降低栅漏电荷，且使屏蔽栅和控制栅形成一定程度的交叠，相当于屏蔽了部分栅漏电荷。在栅漏相对距离不变的情况下减小了栅漏之间的重叠面积，栅漏电容将进一步减小从而降低了器件的开关损耗。而大部分被屏蔽的栅漏电荷被转化成了栅源电荷，使Cgd/Ciss比值降低，改善了器件的dV/dt处理能力。
屏蔽栅多晶硅8下部的阶梯自上而下依次包括第一层阶梯10…第n中层阶梯11…第n层阶梯12，第一层阶梯10至第n中层阶梯11形成一体阶梯，一体阶梯的下缘和侧缘设置有High K介质层23，通过调整High K介质层材料的厚度，可以调整电场线在器件内部的分布，尽量使电场峰值出现在不同介质材料的交界处，即沟槽中部。既避免了雪崩击穿发生在沟槽底部降低耐压，又避免雪崩击穿发生在槽顶造成器件UIS能力下降。这样可以使屏蔽栅VDMOS器件在耐压和UIS能力有个很好的折中。
High K介质层23的材质为HfO2。
屏蔽栅多晶硅8倒阶梯状的下端设置有pn结22，pn结相当于在源漏与栅源之间串接了一个结电容，能够减小Cgs与Cgd，减少器件的开关损耗。
源极区7包括第一导电类型源极区13和第二导电类型源极区14，第一导电类型源极区13位于接近元胞沟槽4的一侧，源极区7上端设置有场氧化层15，场氧化层15上端设置有绝缘介质层16。
绝缘介质层16上端设置有第一导电类型源极17，第二导电类型体区6上端设置有第一导电类型源极金属接触区18，第一导电类型源极金属接触区18依次经第一导电类型源极区13、场氧化层15、绝缘介质层16，并由第一导电类型源极17引出。
第一导电类型源极金属接触区18的下边界与控制栅多晶硅9的上边界相切，控制栅多晶硅9的下边界位于第二导电类型体区6的上边界以下，用以加强控制栅多晶硅对于器件沟道电荷的控制能力。
栅极氧化层5自下而上分别包括第一间隔氧化层19、第二间隔氧化层20、第三间隔氧化层21，屏蔽栅多晶硅8包裹于第一间隔氧化层19、第二间隔氧化层20、第三间隔氧化层21内，第二导电类型源极区9包裹于第二间隔氧化层20、第三间隔氧化层21内。
实施例2：使用一种改善优值的新型场效应器件结构的制造方法制备场效应器件，其中晶圆规格为：衬底电阻率1-10mΩ*cm，外延为N外延，掺杂浓度1*10e15—5*10e16，外延层厚度5—20um，包括如下步骤：
S1.如图3，刻蚀形成第二导电类型体区6形成和元胞沟槽4；
S2.如图4，于元胞沟槽4内沉积形成第一间隔氧化层，并于第一间隔氧化层内刻蚀屏蔽栅槽；
S3.如图5，于屏蔽栅槽内第一次填充多晶硅，并回刻间第一间隔氧化层；
S4.如图6，回刻第一次填充的多晶硅，并二次回刻第一间隔氧化层；
S5.如图7，重复S4若干次，形成屏蔽栅倒阶梯结构槽；
S6.如图8，于屏蔽栅倒阶梯结构槽内填充High K介质层；
S7.如图9，于High K介质层上端第二次填充多晶硅，形成屏蔽栅多晶硅8的倒阶梯状的部分；
S8.如图10，沉积形成第二间隔氧化层，形成栅极槽；
S9.如图11，于栅极槽内第三次沉积多晶硅；
S10.如图12，回刻第三次沉积的多晶硅，形成控制栅多晶硅9；
S11.如图13，于控制栅多晶硅9上端淀积第三间隔氧化层；
S12.如图14，回刻第三间隔氧化层的底部至第二次填充的多晶硅处；
S13.如图15，第四次填充多晶硅，形成完整的屏蔽栅多晶硅8。
S14.如图16，于屏蔽栅多晶硅8上端淀积形成场氧化层11；
S15.如图17，于第二导电类型体区6上端注入形成第一导电类型源极区13和第二导电类型源极区14；
S16.如图18，于场氧化层11上端制备绝缘介质层16；
S17.如图19，刻蚀形成源极金属触孔，并于源极金属触孔内淀积形成第一导电类型源极金属接触区18。
更具体的包括步骤：
有源区光罩，非有源区部分场氧淀积SiO2厚度为5000—10000A；
淀积牺牲氧化层厚度为300--400A，为下步P阱注B作掩蔽层；
P阱普注B：注入剂量1e12—5e13，注入能量30KeV—130KeV；
P阱推结：温度1000℃--1100℃，时间30min—60min；
Hardmask淀积与干法刻蚀形成沟槽(Trench宽度1—5um，Trench深度5—10um，Trench space(沟槽之间的间隙)1-5um)；
Thick Ox(湿氧工艺)形成第一间隔氧化层，厚度3kA—8kA；
第一次poly填充，先原位掺杂As，浓度为1e12量级。再原位掺杂B，1e13量级。形成沟槽底部的pn结，此处需根据最终形成的底部沟槽深度调整注入剂量以形成自耗尽，否则会造成电荷累积，易雪崩击穿；
poly回刻，去掉0.5—2um深度的poly；
湿法回刻氧化层，常规刻蚀SiO2工艺，根据需求调整刻蚀时间和刻蚀液浓度调整台阶形貌和深度；
再次poly回刻，留下的poly为屏蔽栅底部PN结，使其自身能耗尽；
再次湿法回刻，同样是常规刻蚀SiO2工艺，且可以根据需求调整刻蚀时间和刻蚀液浓度调整台阶形貌和深度；
干法生长200A的薄SiO2层修饰poly Si表面缺陷；
RCA清洗工艺清洗Si晶圆；
使用ALD沉积技术在不超过300℃的情况下，以二甲基酰胺铪为前驱气体生长3000A
HfO2介质层；
600℃--1000℃30min热退火以消除高温介质层应力
Poly淀积厚度为5K—30KA的poly Si；
生长500—1000A SiO2，以保护屏蔽栅不受后续工艺影响；
Gate poly(控制栅)淀积8K—15KA厚度的poly Si；
CMP研磨，去掉Trench以外氧化物表面的poly Si；
用栅氧mask干法刻蚀形成trench内部左右两个独立的控制栅电极；
800℃--1100℃温度下生长800—1500A栅氧化层；
干法刻蚀使屏蔽栅表面非与栅氧交叠部分裸露；
继续(17)步工艺淀积poly Si至硅片表面；
源极接触区刻蚀：OX(氧化物)+Si(硅)total 0.3—0.8um；
源极接触区注入BF2能量20--30KeV剂量1E14--3E15以及B能量30--40KeV，剂量1E13—1E14；
RTA退火温度800--1100C,时间30s；
介质层淀积：低温二氧化硅厚度1-2KA+BPSG(硼磷硅玻璃)厚度3—5KA/回流；
Silicide(金属硅化物)退火，遵循fab制程；
钨(W)淀积，遵循fab制程；
钨CMP(CMP研磨)，遵循fab制程；
AlSiCu淀积，生长4um；
金属层光罩，干法刻蚀，形成金属连接；
钝化层淀积遵循fab制程；
Pad光罩，形成器件Pad区域；
合金：温度450C,载气H2/N2,时间60min；
背面减薄Target＝180um；
背面清洗；
背金(背面金属化)遵循fab制程。
由实施例2可知，本发明公开的场效应器件可实施，且本场效应器件结构具备改善导通电阻、改善低压超结MOS器件的FOM、减少器件开关工作时的功耗、提升元胞的抗漏极电压震荡对栅极的影响能力等效果，具备实用性。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种改善优值的新型场效应器件结构，其特征在于：包括漏极金属层(1)、第一导电类型重掺杂衬底(2)、第一导电类型外延层(3)，所述第一导电类型重掺杂衬底(2)位于漏极金属层(1)上端，所述第一导电类型外延层(3)位于第一导电类型重掺杂衬底(2)上端，所述第一导电类型外延层(3)中部开设有元胞沟槽(4)，所述元胞沟槽(4)内设置有栅极氧化层(5)，所述栅极氧化层(5)上端穿出元胞沟槽(4)外，所述栅极氧化层(5)上部两侧的位置自下而上依次设置有第二导电类型体区(6)、源极区(7)，所述栅极氧化层(5)内包裹有屏蔽栅多晶硅(8)和控制栅多晶硅(9)，所述控制栅多晶硅(9)位于屏蔽栅多晶硅(8)的两侧，所述屏蔽栅多晶硅(8)下部为倒阶梯状。
2.根据权利要求1所述的一种改善优值的新型场效应器件结构，其特征在于：所述屏蔽栅多晶硅(8)下部的阶梯自上而下依次包括第一层阶梯(10)…第n中层阶梯(11)…第n层阶梯(12)，所述第一层阶梯(10)至第n中层阶梯(11)形成一体阶梯，所述一体阶梯的下缘和侧缘设置有High K介质层(23)。
3.根据权利要求2所述的一种改善优值的新型场效应器件结构，其特征在于：所述HighK介质层(23)的材质为HfO2。
4.根据权利要求1所述的一种改善优值的新型场效应器件结构，其特征在于：所述屏蔽栅多晶硅(8)倒阶梯状的下端设置有pn结(22)。
5.根据权利要求1所述的一种改善优值的新型场效应器件结构，其特征在于：所述源极区(7)包括第一导电类型源极区(13)和第二导电类型源极区(14)，所述第一导电类型源极区(13)位于接近元胞沟槽(4)的一侧，所述源极区(7)上端设置有场氧化层(15)，所述场氧化层(15)上端设置有绝缘介质层(16)。
6.根据权利要求5所述的一种改善优值的新型场效应器件结构，其特征在于：所述绝缘介质层(16)上端设置有第一导电类型源极(17)，所述第二导电类型体区(6)上端设置有第一导电类型源极金属接触区(18)，所述第一导电类型源极金属接触区(18)依次经第一导电类型源极区(13)、场氧化层(15)、绝缘介质层(16)，并由第一导电类型源极(17)引出。
7.根据权利要求6所述的一种改善优值的新型场效应器件结构，其特征在于：所述第一导电类型源极金属接触区(18)的下边界与控制栅多晶硅(9)的上边界相切，所述控制栅多晶硅(9)的下边界位于第二导电类型体区(6)的上边界以下。
8.一种改善优值的新型场效应器件结构的制造方法，其特征在于，包括步骤：
S1.刻蚀形成第二导电类型体区(6)形成和元胞沟槽(4)；
S2.制备屏蔽栅多晶硅(8)的倒阶梯状的部分；
S3.制备控制栅多晶硅(9)并形成完整的屏蔽栅多晶硅(8)；
S4.于屏蔽栅多晶硅(8)上端淀积形成场氧化层(11)；
S5.于第二导电类型体区(6)上端注入形成第一导电类型源极区(13)和第二导电类型源极区(14)；
S6.于场氧化层(11)上端制备绝缘介质层(16)；
S7.刻蚀形成源极金属触孔，并于源极金属触孔内淀积形成第一导电类型源极金属接触区(18)。
9.根据权利要求8所述的一种改善优值的新型场效应器件结构的制造方法，其特征在于，所述S2包括步骤：
1)于元胞沟槽(4)内沉积形成第一间隔氧化层，并于第一间隔氧化层内刻蚀屏蔽栅槽；
2)于屏蔽栅槽内第一次填充多晶硅，并回刻间第一间隔氧化层；
3)回刻第一次填充的多晶硅，并二次回刻第一间隔氧化层；
4)重复S4若干次，形成屏蔽栅倒阶梯结构槽；
5)于屏蔽栅倒阶梯结构槽内填充High K介质层；
6)于High K介质层上端第二次填充多晶硅，形成屏蔽栅多晶硅(8)的倒阶梯状的部分。
10.根据权利要求8所述的一种改善优值的新型场效应器件结构的制造方法，其特征在于，所述S3包括步骤：
1)沉积形成第二间隔氧化层，形成栅极槽；
2)于栅极槽内第三次沉积多晶硅；
3)回刻第三次沉积的多晶硅，形成控制栅多晶硅(9)；
4)于控制栅多晶硅(9)上端淀积第三间隔氧化层；
5)回刻第三间隔氧化层的底部至第二次填充的多晶硅处；
6)第四次填充多晶硅，形成完整的屏蔽栅多晶硅(8)。
CN202110273843.9A 2021-03-15 2021-03-15 一种改善优值的新型场效应器件结构及其制造方法 Pending CN113035945A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110273843.9A CN113035945A (zh) 2021-03-15 2021-03-15 一种改善优值的新型场效应器件结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110273843.9A CN113035945A (zh) 2021-03-15 2021-03-15 一种改善优值的新型场效应器件结构及其制造方法

Publications (1)

Publication Number Publication Date
CN113035945A true CN113035945A (zh) 2021-06-25

Family

ID=76468653

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110273843.9A Pending CN113035945A (zh) 2021-03-15 2021-03-15 一种改善优值的新型场效应器件结构及其制造方法

Country Status (1)

Country Link
CN (1) CN113035945A (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113903669A (zh) * 2021-12-08 2022-01-07 江苏长晶浦联功率半导体有限公司 一种屏蔽栅沟槽场效应管制造方法及屏蔽栅沟槽场效应管
CN115775830A (zh) * 2022-11-29 2023-03-10 上海功成半导体科技有限公司 屏蔽栅功率器件及其制备方法
CN116110957A (zh) * 2023-04-17 2023-05-12 深圳平创半导体有限公司 一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法
CN116344622A (zh) * 2023-05-25 2023-06-27 成都吉莱芯科技有限公司 一种低输出电容的sgt mosfet器件及制作方法
CN117855282A (zh) * 2024-02-22 2024-04-09 深圳天狼芯半导体有限公司 低压屏蔽栅mosfet及其制备方法、芯片

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140084363A1 (en) * 2012-09-26 2014-03-27 Jeffrey Pearse Mos transistor structure
CN106057674A (zh) * 2016-05-31 2016-10-26 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet的制造方法
CN109216175A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 半导体器件的栅极结构及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140084363A1 (en) * 2012-09-26 2014-03-27 Jeffrey Pearse Mos transistor structure
CN106057674A (zh) * 2016-05-31 2016-10-26 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽mosfet的制造方法
CN109216175A (zh) * 2017-07-03 2019-01-15 无锡华润上华科技有限公司 半导体器件的栅极结构及其制造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113903669A (zh) * 2021-12-08 2022-01-07 江苏长晶浦联功率半导体有限公司 一种屏蔽栅沟槽场效应管制造方法及屏蔽栅沟槽场效应管
CN115775830A (zh) * 2022-11-29 2023-03-10 上海功成半导体科技有限公司 屏蔽栅功率器件及其制备方法
CN116110957A (zh) * 2023-04-17 2023-05-12 深圳平创半导体有限公司 一种SiC多级阶梯分裂栅沟槽MOSFET器件及其制作方法
CN116344622A (zh) * 2023-05-25 2023-06-27 成都吉莱芯科技有限公司 一种低输出电容的sgt mosfet器件及制作方法
CN117855282A (zh) * 2024-02-22 2024-04-09 深圳天狼芯半导体有限公司 低压屏蔽栅mosfet及其制备方法、芯片
CN117855282B (zh) * 2024-02-22 2024-05-24 深圳天狼芯半导体有限公司 低压屏蔽栅mosfet及其制备方法、芯片

Similar Documents

Publication Publication Date Title
CN113035945A (zh) 一种改善优值的新型场效应器件结构及其制造方法
CN108807548B (zh) 带有改良fom的可扩展的sgt结构
TWI441340B (zh) 無需利用附加遮罩來製造的積體有肖特基二極體的平面ｍｏｓｆｅｔ及其佈局方法
CN109192779A (zh) 一种碳化硅mosfet器件及其制造方法
CN112713184A (zh) 具有屏蔽栅的沟槽栅mosfet及其制造方法
US20220328658A1 (en) Trench field effect transistor structure and manufacturing method thereof
TW202027269A (zh) 溝渠式功率電晶體及其製作方法
CN106158973A (zh) 一种积累型dmos
CN114188410A (zh) 屏蔽栅沟槽型功率mosfet器件
CN115799339A (zh) 一种屏蔽栅沟槽mosfet结构及其制造方法
WO2024099436A1 (zh) 一种沟槽型SiC MOSFET器件结构及其制造方法
CN113066865B (zh) 降低开关损耗的半导体器件及其制作方法
CN103137688B (zh) 一种沟槽mos结构半导体装置及其制造方法
WO2021232806A1 (zh) 沟槽栅金属氧化物半导体场效应管及其制备方法
CN109585445B (zh) 功率mosfet
CN211295110U (zh) 一种优化电特性的dmos
CN112864250A (zh) 改善栅漏电荷的沟槽型功率半导体器件及其制备方法
CN114975126B (zh) 一种降低栅电荷的屏蔽栅沟槽型mosfet制造方法
CN112635548A (zh) 一种沟槽mosfet器件的终端结构及制造方法
CN106876450B (zh) 低栅漏电容的纵向场效应晶体管及其制造方法
CN115714141A (zh) JFET注入型N沟道SiC MOSFET器件及其制备方法
CN104900703A (zh) 一种沟槽mosfet终端结构和沟槽mosfet器件及其制备方法
CN115148826A (zh) 一种深沟槽碳化硅jfet结构的制作方法
CN111261702A (zh) 沟槽型功率器件及其形成方法
CN111463282B (zh) 集成启动管和采样管的低压超结dmos结构及制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
CB02 Change of applicant information

Address after: 310000 China (Zhejiang) pilot Free Trade Zone, Hangzhou, Zhejiang Province room 3041, floor 3, building a, No. 482 Qianmo Road, Xixing street, Binjiang District, Hangzhou (self declaration)

Applicant after: Haisuxin (Hangzhou) Technology Co.,Ltd.

Applicant after: Shenzhen hisu core technology Co.,Ltd.

Address before: Room 901-910, No.8, Hongyi Road, Xinwu District, Wuxi City, Jiangsu Province

Applicant before: Haishui Core (Wuxi) Technology Co.,Ltd.

Applicant before: TENX XINGYE TECHNOLOGY (SHENZHEN) CO.,LTD.

CB02 Change of applicant information
RJ01 Rejection of invention patent application after publication

Application publication date: 20210625

RJ01 Rejection of invention patent application after publication