CN112864250A - 改善栅漏电荷的沟槽型功率半导体器件及其制备方法 - Google Patents
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Abstract
本发明涉及一种沟槽型功率半导体器件及其制备方法，尤其是一种改善栅漏电荷的沟槽型功率半导体器件及其制备方法。在元胞沟槽内设置上部绝缘栅氧化层以及下部绝缘栅氧化层，上部绝缘栅氧化层的厚度小于下部绝缘栅氧化层的厚度，通过上部绝缘栅氧化层厚度能使得阀值电压能够满足沟槽栅功率半导体器件的正常工作要求，保证功率半导体器件正常的开关动作，通过下部绝缘栅氧化层能有效降低米勒电容，改善栅漏电荷，并能提高功率半导体器件的可靠性。
Description
技术领域
本发明涉及一种沟槽型功率半导体器件及其制备方法，尤其是一种改善栅漏电荷的沟槽型功率半导体器件及其制备方法。
背景技术
随着半导体集成电路的不断发展，芯片尺寸不断缩小，工作电压也越来越小，因此，对电源管理的要求越来越高，尤其是低压直流-直流降压转换的效率。高效率小体积开关模式的电源运用普及，在PC、笔记本电脑领域，同时电动车、油电混合车(新能源车)、快速充电、无线充电等领域应用也正在快速兴起。几乎所有的这些领域使用的电源，都会用到功率MOSFET，而沟槽功率MOSFET器件则是这个大家庭的重要成员之一。沟槽功率MOSFET器件能够在节省器件面积的同时也能得到较低的导通电阻，因而具备较低的导通损耗。但是随着器件元胞密度的逐渐增加，沟道面积的增加，从而导致栅极电荷增大，从而影响器件的高频特性及开关损耗。
众所周知，功率MOSFET产品在应用中，器件本身的功率损耗由导通损耗及开关损耗两部分组成，而在高频的工作环境中，功率损耗主要为开关损耗，开关损耗主要由器件栅氧电荷Qg决定。栅氧电荷Qg包括栅源电荷Qgs和栅漏电荷Qgd，功率MOSFET管在开和关两种状态转换时，栅漏电荷Qgd的电压变化远大于栅源电荷Qgs上的电压变化，所以栅漏电荷Qgd对开关损耗影响较大。
对于高频工作的功率MOSFET器件，需要更关心如何减小栅漏电荷Qgd来改善器件的开关特性。通常情况下，为了降低器件在高频工作环境中的开关损耗，需要降低栅漏电荷Qgd，但也会导致器件特征导通电阻Rsp增大，即导通损耗增大。因此，在不损失导通电阻、电流能力的前提下，如何降低栅漏电荷Qgd显得极为重要，也是目前的难题。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种改善栅漏电荷的沟槽型功率半导体器件及其制备方法，其在元胞沟槽内设置上部绝缘栅氧化层以及下部绝缘栅氧化层，通过下部绝缘栅氧化层能有效降低米勒电容，改善栅漏电荷，并能提高功率半导体器件的可靠性。
按照本发明提供的技术方案，所述改善栅漏电荷的沟槽型功率半导体器件，在所述半导体器件的俯视平面上，包括位于半导体基板的有源区以及位于所述有源区外圈的终端保护区；在所述半导体器件的截面上，半导体基板具有第一主面以及与所述第一主面相对应的第二主面，在所述第一主面与第二主面间包括第一导电类型衬底以及邻接所述第一导电类型衬底的第一导电类型外延层，在第一导电类型外延层内的上部设置第二导电类型阱层；有源区内包括若干有源元胞，所述有源元胞采用沟槽结构；
有源元胞包括元胞沟槽，所述元胞沟槽位于第二导电类型阱层内，且元胞沟槽的槽底位于所述第二导电类型阱层下方的第一导电类型外延层内；在元胞沟槽内设置沟槽栅结构，所述沟槽栅结构包括沟槽栅绝缘氧化层以及填充在所述元胞沟槽内的栅极导电多晶硅，栅极导电多晶硅通过沟槽栅绝缘氧化层与所在元胞沟槽的侧壁与底壁绝缘隔离；
所述沟槽栅绝缘氧化层包括位于下部绝缘栅氧化层以及与所述下部绝缘栅氧化层连接的上部绝缘栅氧化层，下部绝缘栅氧化层覆盖所在元胞沟槽下部的侧壁以及底壁，上部绝缘栅氧化层覆盖元胞沟槽其余的侧壁；下部绝缘栅氧化层的上端部邻近第二导电类型阱层，且所述下部绝缘栅氧化层的上端部位于第二导电类型阱层的下方，下部绝缘栅氧化层的厚度大于上部绝缘栅氧化层的厚度。
在元胞沟槽的槽口设置绝缘介质层，所述绝缘介质层覆盖在元胞沟槽的槽口并支撑在第一主面上，在绝缘介质层上设置源极金属层，所述源极金属层与第二导电类型阱层以及位于所述第二导电类型阱层内的第一导电类型源区欧姆接触；在第二导电类型阱层内，第一导电类型源区与元胞沟槽外上方的侧壁接触。
在半导体基板的第二主面上设置漏极金属层，所述漏极金属层与第一导电类型衬底欧姆接触。
一种改善栅漏电荷的沟槽型功率半导体器件的制备方法，所述功率半导体器件的制备方法包括如下步骤：
步骤1、提供具有两个相对主面的半导体基板，所述两个相对主面包括第一主面以及与第一主面相对应的第二主面，在所述第一主面与第二主面间包括第一导电类型衬底以及邻接所述第一导电类型衬底的第一导电类型外延层；
步骤2、在第一主面上设置掩膜层，所述掩膜层覆盖在第一主面上；选择性地掩蔽和刻蚀所述掩膜层，并利用刻蚀后的掩膜层对第一导电类型外延层进行沟槽刻蚀，以能制备得到若干所需的元胞沟槽；
步骤3、在上述元胞沟槽内制备得到下部绝缘栅氧化层，所述下部绝缘栅氧化层覆盖元胞沟槽的底壁以及下部相对应的侧壁；
步骤4、在上述元胞沟槽内制备得到上部绝缘栅氧化层，所述上部绝缘栅氧化层覆盖元胞沟槽其余的侧壁，上部绝缘栅氧化层的下端部与下部绝缘栅氧化层的上端部连接，且下部绝缘栅氧化层的厚度大于上部绝缘栅氧化层的厚度；
步骤5、在上述元胞沟槽内填充得到栅极导电多晶硅，所述栅极导电多晶硅通过下部绝缘栅氧化层、上部绝缘栅氧化层与所在元胞沟槽的侧壁、底壁绝缘隔离；
步骤6、在上述第一主面上进行离子注入，以在第一导电类型外延层内得到第二导电类型阱层，所述第二导电类型阱层位于元胞沟槽槽底的上方，且能在第二导电类型阱层内制备得到第一导电类型源区，所述第一导电类型源区与邻近元胞沟槽外上方的侧壁接触；下部绝缘栅氧化层的上端部邻近第二导电类型阱层，且下部绝缘栅氧化层的上端部位于所述第二导电类型阱层的下方；
步骤7、在上述第一主面上淀积得到绝缘介质层，所述绝缘介质层覆盖在第一主面上，且绝缘介质层覆盖元胞沟槽的槽口；
步骤8、制备所需的源极接触孔，所述源极接触孔贯通绝缘介质层；
步骤9、在绝缘介质层上设置金属层，所述金属层包括源极金属层，所述源极金属层覆盖在绝缘介质层上，并能填充在源极接触孔内，填充在源极接触孔内的源极金属层与第二导电类型阱层以及第一导电类型源区欧姆接触；
步骤10、在第二主面上制备得到漏极金属层，所述漏极金属层与第一导电类型衬底欧姆接触。
步骤3中，具体包括如下步骤：
步骤3.1、进行热氧化工艺，以能得到厚绝缘氧化层，所述厚绝缘氧化层覆盖第一主面，且覆盖元胞沟槽的侧壁以及底壁；
步骤3.2、在上述第一主面上淀积得到中间过渡多晶硅，所述中间过渡多晶硅填充在元胞沟槽内；
步骤3.3、对上述中间过渡多晶硅进行刻蚀，以得到位于元胞沟槽下部内的厚氧化层刻蚀遮挡体；
步骤3.4、对上述的厚绝缘氧化层进行湿法刻蚀，并去除所述厚氧化层刻蚀遮挡体，以能得到所需的下部绝缘栅氧化层。
步骤4中，通过热氧化工艺，制备得到上部绝缘栅氧化层。
所述“第一导电类型”和“第二导电类型”两者中，对于N型功率半导体器件，第一导电类型指N型，第二导电类型为P型；对于P型功率半导体器件，第一导电类型与第二导电类型所指的类型与N型半导体器件相反。
本发明的优点：在元胞沟槽内设置上部绝缘栅氧化层以及下部绝缘栅氧化层，上部绝缘栅氧化层的厚度小于下部绝缘栅氧化层的厚度，通过上部绝缘栅氧化层厚度能使得阀值电压能够满足沟槽栅功率半导体器件的正常工作要求，保证功率半导体器件正常的开关动作，通过下部绝缘栅氧化层能有效降低米勒电容，改善栅漏电荷，并能提高功率半导体器件的可靠性。
附图说明
图1为本发明的示意图。
图2~图10为本发明具体实施工艺步骤剖视图，其中
图2为本发明制备得到元胞沟槽后的示意图。
图3为本发明制备得到厚绝缘氧化层后的示意图。
图4为本发明得到中间过渡多晶硅后的示意图。
图5为本发明制备得到厚氧化层刻蚀遮挡体后的示意图。
图6为本发明得到下部绝缘栅氧化层后的示意图。
图7为本发明去除厚氧化层刻蚀遮挡体后的示意图。
图8为本发明得到上部绝缘栅氧化层后的示意图。
图9为本发明得到P阱层以及N+源区后的示意图。
图10为本发明制备得到漏极金属层后的示意图。
附图标记说明：1-漏极金属层、2-N型衬底、3-N型外延层、4-下部绝缘栅氧化层、5-上部绝缘栅氧化层、6-栅极导电多晶硅、7-P阱层、8-N+源区、9-绝缘介质层、10-源极金属层、11-元胞沟槽、12-厚绝缘氧化层、13-中间过渡多晶硅、14-厚氧化层刻蚀遮挡体、15-主面上薄氧化层。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1和图10所示：为了改善栅漏电荷，并能提高功率半导体器件的可靠性，以N型功率半导体器件为例，本发明在所述半导体器件的俯视平面上，包括位于半导体基板的有源区以及位于所述有源区外圈的终端保护区；在所述半导体器件的截面上，半导体基板具有第一主面以及与所述第一主面相对应的第二主面，在所述第一主面与第二主面间包括N型衬底2以及邻接所述N型衬底2的N型外延层3，在N型外延层3内的上部设置P阱层7；有源区内包括若干有源元胞，所述有源元胞采用沟槽结构；
有源元胞包括元胞沟槽11，所述元胞沟槽11位于P阱层7内，且元胞沟槽11的槽底位于所述P阱层7下方的N型外延层3内；在元胞沟槽11内设置沟槽栅结构，所述沟槽栅结构包括沟槽栅绝缘氧化层以及填充在所述元胞沟槽11内的栅极导电多晶硅6，栅极导电多晶6硅通过沟槽栅绝缘氧化层与所在元胞沟槽11的侧壁与底壁绝缘隔离；
所述沟槽栅绝缘氧化层包括位于下部绝缘栅氧化层4以及与所述下部绝缘栅氧化层4连接的上部绝缘栅氧化层5，下部绝缘栅氧化层4覆盖所在元胞沟槽11下部的侧壁以及底壁，上部绝缘栅氧化层5覆盖元胞沟槽11其余的侧壁；下部绝缘栅氧化层4的上端部邻近P阱层7，且所述下部绝缘栅氧化层4的上端部位于P阱层7的下方，下部绝缘栅氧化层4的厚度大于上部绝缘栅氧化层5的厚度。
具体地，有源区位于半导体基板的中心区域，终端保护区环绕有源区，通过有源区用于形成功率半导体器件的功能区，通过终端保护区用于保护有源区，有源区内的有源元胞采用沟槽结构，有源区内的有源元胞并联呈一体，有源区与终端保护区间的配合关系为本技术领域人员所熟知，此处不再赘述。半导体基板可以采用本技术领域常用的材料，如硅等，第一主面一般为半导体基板的正面，第二主面一般为半导体基板的背面，在第一主面与第二主面之间设置N型衬底2以及N型外延层3，N型外延层3的厚度一般大于N型衬底2的厚度，N型外延层3与N型衬底2间相互邻接，N型衬底2与N型外延层3之间具体配合关系与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。
一般地，N型衬底2的背面形成第二主面，N型外延层3的正面形成第一主面，P阱层6位于N型外延层3内，P阱层6的深度小于N型外延层3的厚度，P阱层6一般从第一主面垂直向下延伸。本发明实施例中，有源元胞采用沟槽结构，元胞沟槽11位于P阱层6内，元胞沟槽11的槽底位于N型外延层3内，一般地，元胞沟槽11的槽口位于第一主面上。在元胞沟槽11设置沟槽栅结构，沟槽栅结构的具体形式可以根据实际需要选择，具体为本技术领域人员所熟知，此处不再赘述。
本发明实施例中，所述沟槽栅结构包括沟槽栅绝缘氧化层以及填充在所述元胞沟槽11内的栅极导电多晶硅6，栅极导电多晶6硅通过沟槽栅绝缘氧化层与所在元胞沟槽11的侧壁与底壁绝缘隔离。具体实施时，下部绝缘栅氧化层4覆盖所在元胞沟槽11下部的侧壁以及底壁，上部绝缘栅氧化层5覆盖元胞沟槽11其余的侧壁；上部绝缘栅氧化层5的下端部与下部绝缘栅氧化层4的上端部相互连接，下部绝缘栅氧化层4的上端部邻近P阱层7，且所述下部绝缘栅氧化层4的上端部位于P阱层7的下方，下部绝缘栅氧化层4的厚度大于上部绝缘栅氧化层5的厚度。
进一步地，在元胞沟槽11的槽口设置绝缘介质层9，所述绝缘介质层9覆盖在元胞沟槽11的槽口并支撑在第一主面上，在绝缘介质层9上设置源极金属层10，所述源极金属层10与P阱层7以及位于所述P阱层7内的N+源区8欧姆接触；在P阱层7内，N+源区8与元胞沟槽11外上方的侧壁接触。
本发明实施例中，下部绝缘栅氧化层4、上部绝缘栅氧化层5均为二氧化硅层壁。栅极导电多晶硅6填充在元胞沟槽11内，栅极导电多晶硅6一般小于元胞沟槽11的深度，有源区内的有源元胞通过元胞沟槽11内的栅极导电多晶硅6相互连接成一体，具体与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。
具体实施时，在元胞沟槽11的槽口设置绝缘介质层9，绝缘介质层9可以为二氧化硅层，当然，绝缘介质层9还覆盖在第一主面上。在绝缘介质层9上设置源极金属层10，源极金属层10具体可以采用现有常用的金属材料，源极金属层10与P阱层7、N+源区8欧姆接触，即通过源极金属层10能形成功率半导体器件的源电极。利用栅极导电多晶硅6形成栅电极的方式与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。P阱层7、N+源区8间与元胞沟槽11间的位置以及相对应的连接关系均与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。
此外，在半导体基板的第二主面上设置漏极金属层1，所述漏极金属层1与N型衬底2欧姆接触。通过漏极金属层1能形成功率半导体器件的漏电极，具体与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。
如图2~图10所示，上述结构的功率半导体器件，可以通过下述工艺步骤制备得到，具体地，所述功率半导体器件的制备方法包括如下步骤：
步骤1、提供具有两个相对主面的半导体基板，所述两个相对主面包括第一主面以及与第一主面相对应的第二主面，在所述第一主面与第二主面间包括N型衬底2以及邻接所述N型衬底2的N型外延3；
具体地，半导体基板可以采用硅，当然，也可以为其他常用的半导体材料，具体材料的类型可以根据实际需要选择。第一主面、第二主面与N型衬底2、N型外延层3之间的具体关系可以参考上述说明，此处不再赘述。
步骤2、在第一主面上设置掩膜层，所述掩膜层覆盖在第一主面上；选择性地掩蔽和刻蚀所述掩膜层，并利用刻蚀后的掩膜层对N型外延层3进行沟槽刻蚀，以能制备得到若干所需的元胞沟槽11；
具体，掩膜层可以采用现有常用的形式，具体在第一主面上设置掩膜层的过程等均与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。掩膜层覆盖在第一主面上，通过本技术领域常用的技术手段，能对掩膜层进行选择性地掩蔽和刻蚀，以得到若干贯通掩膜层的窗口，利用所述窗口对第一主面进行沟槽刻蚀，从而能制备得到所需的元胞沟槽11，如图2所示。具体对掩膜层进行刻蚀，以及刻蚀得到元胞沟槽11的具体工艺过程与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。
步骤3、在上述元胞沟槽11内制备得到下部绝缘栅氧化层4，所述下部绝缘栅氧化层4覆盖元胞沟槽11的底壁以及下部相对应的侧壁；
具体地，所述步骤3，具体包括如下步骤：
步骤3.1、进行热氧化工艺，以能得到厚绝缘氧化层12，所述厚绝缘氧化层12覆盖第一主面，且覆盖元胞沟槽11的侧壁以及底壁；
具体地，所述热氧化工艺可以采用常用的炉管热氧化方式，具体与现有热氧化工艺一致。得到的厚绝缘氧化层12覆盖在第一主面，并覆盖元胞沟槽11的侧壁以及底壁，如图3所示。
步骤3.2、在上述第一主面上淀积得到中间过渡多晶硅13，所述中间过渡多晶硅13填充在元胞沟槽11内；
具体地，采用本技术领域常用的技术手段能制备得到中间过渡多晶硅13，所述中间过渡多晶硅11不仅能填充在元胞沟槽11外，还包括支撑于厚绝缘氧化层12的部分，如图4所示。
步骤3.3、对上述中间过渡多晶硅13进行刻蚀，以得到位于元胞沟槽11下部内的厚氧化层刻蚀遮挡体14；
具体地，采用本技术领域常用的技术手段对中间过渡多晶硅13进行刻蚀，对中间过渡多晶硅13刻蚀后，能得到保留元胞沟槽11下部内的厚氧化层刻蚀遮挡体14，如图5所示。
步骤3.4、对上述的厚绝缘氧化层12进行湿法刻蚀，并去除所述厚氧化层刻蚀遮挡体14，以能得到所需的下部绝缘栅氧化层4。
具体地，利用厚氧化层刻蚀遮挡体14作为掩膜，对厚绝缘氧化层12进行湿法刻蚀，湿法刻蚀时，采用过刻蚀的方式对厚绝缘氧化层12进行刻蚀，并通过刻蚀时间来控制厚绝缘氧化层12的过刻量，过刻蚀时，即得到下部绝缘栅氧化层4的高度低于厚绝缘氧化层刻蚀遮挡体14的高度，如图6所示。
在得到下部绝缘栅氧化层4后，采用本技术领域常用的技术手段去除厚氧化层刻蚀遮挡体14，如图7所示；具体去除厚氧化层刻蚀遮挡体14的过程等均与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。
步骤4、在上述元胞沟槽11内制备得到上部绝缘栅氧化层5，所述上部绝缘栅氧化层5覆盖元胞沟槽11其余的侧壁，上部绝缘栅氧化层5的下端部与下部绝缘栅氧化层4的上端部连接，且下部绝缘栅氧化层4的厚度大于上部绝缘栅氧化层5的厚度；
具体地，通过热氧化工艺，制备得到上部绝缘栅氧化层5，上部绝缘栅氧化层5覆盖除下部绝缘栅氧化层4外的元胞沟槽11的侧壁，从而通过上部绝缘栅氧化层5以及下部绝缘栅氧化层4能实现对元胞沟槽11侧壁、底壁的全覆盖。一般地，制备得到上部绝缘栅氧化层5后，还能在第一主面上制备得到主面上薄氧化层15，如图8所示。
本发明实施例中，上部绝缘栅氧化层5的厚度为下部绝缘栅氧化层4厚度的一半。所述上部绝缘栅氧化层5的厚度能使得阀值电压能够满足沟槽栅MOS功率器件的正常工作要求，保证MOS功率器件正常的开关动作，即上部绝缘栅氧化层5的厚度可与现有常用沟槽栅中绝缘栅氧化层的厚度相一致。
步骤5、在上述元胞沟槽11内填充得到栅极导电多晶硅6，所述栅极导电多晶硅6通过下部绝缘栅氧化层4、上部绝缘栅氧化层5与所在元胞沟槽11的侧壁、底壁绝缘隔离；
具体地，采用本技术领域常用的技术手段能得到栅极导电多晶硅6，栅极导电多晶硅6的高度小于元胞沟槽11的深度，即栅极导电多晶硅6位于元胞沟槽11槽口的下方。
步骤6、在上述第一主面上进行离子注入，以在N型外延层3内得到P阱层7，所述P阱层7位于元胞沟槽11槽底的上方，且能在P阱层7内制备得到N+源区8，所述N+源区8与邻近元胞沟槽11外上方的侧壁接触；下部绝缘栅氧化层4的上端部邻近P阱层7，且下部绝缘栅氧化层4的上端部位于所述P阱层7的下方；
具体地，采用本技术领域常用的技术手段进行P型杂质离子注入，从而能在N型外延层3内得到P阱层6，P阱层6位于N型外延层3内的上部，且位于元胞沟槽11槽底的上方。在得到P阱层6后，通过N型杂质离子注入，能得到N+源区7，所述N+源区7与邻近元胞沟槽11外上方的侧壁接触，具体制备得到P阱层6、N+源区7的过程以及工艺条件均与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。
上部绝缘栅氧化层5贯穿P阱层6以及N+源区7，即上部绝缘栅氧化层5的下端部位于P阱层6的下方，如图9所示。
步骤7、在上述第一主面上淀积得到绝缘介质层9，所述绝缘介质层9覆盖在第一主面上，且绝缘介质层9覆盖元胞沟槽11的槽口；
具体地，通过本技术领域常用的技术手段能制备得到绝缘介质层9，绝缘介质层9覆盖第一主面上，从而能利用绝缘介质层9覆盖元胞沟槽11的槽口，绝缘介质层9的具体材料类型，以及具体制备得到绝缘介质层9的工艺条件均与现有相一致，具体为本技术领域人员所熟知，此处不再赘述。
步骤8、制备所需的源极接触孔，所述源极接触孔贯通绝缘介质层9；
具体地，采用本技术领域常用的技术手段，能对绝缘介质层9进行接触孔刻蚀，以能制备得到所需的源极接触孔，源极接触孔贯通绝缘介质层9。
步骤9、在绝缘介质层9上设置金属层，所述金属层包括源极金属层10，所述源极金属层10覆盖在绝缘介质层9上，并能填充在源极接触孔内，填充在源极接触孔内的源极金属层10与P阱层7以及N+源区8欧姆接触；
具体地，采用本技术领域常用的技术手段，能制备得到金属层，金属层覆盖在绝缘介质层9上。制备得到的金属层一般包括源极金属层10，当然，也可包括栅极金属层，源极金属层与栅极金属层间绝缘隔离。制备得到的源极金属层10，覆盖在绝缘介质层9上，并能填充在源极接触孔内，填充在源极接触孔内的源极金属层10与P阱层7以及N+源区8欧姆接触。
步骤10、在第二主面上制备得到漏极金属层，所述漏极金属层与第一导电类型衬底欧姆接触。
具体地，采用本技术领域常用的技术手段能制备得到漏极金属层1，漏极金属层1与N型衬底2欧姆接触，通过漏极金属层1能形成漏电极，具体与现有相一致，具体为本技术领域人所熟知，此处不再赘述。
Claims (6)
1.一种改善栅漏电荷的沟槽型功率半导体器件，在所述半导体器件的俯视平面上，包括位于半导体基板的有源区以及位于所述有源区外圈的终端保护区；在所述半导体器件的截面上，半导体基板具有第一主面以及与所述第一主面相对应的第二主面，在所述第一主面与第二主面间包括第一导电类型衬底以及邻接所述第一导电类型衬底的第一导电类型外延层，在第一导电类型外延层内的上部设置第二导电类型阱层；有源区内包括若干有源元胞，所述有源元胞采用沟槽结构；其特征是：
有源元胞包括元胞沟槽，所述元胞沟槽位于第二导电类型阱层内，且元胞沟槽的槽底位于所述第二导电类型阱层下方的第一导电类型外延层内；在元胞沟槽内设置沟槽栅结构，所述沟槽栅结构包括沟槽栅绝缘氧化层以及填充在所述元胞沟槽内的栅极导电多晶硅，栅极导电多晶硅通过沟槽栅绝缘氧化层与所在元胞沟槽的侧壁与底壁绝缘隔离；
所述沟槽栅绝缘氧化层包括位于下部绝缘栅氧化层以及与所述下部绝缘栅氧化层连接的上部绝缘栅氧化层，下部绝缘栅氧化层覆盖所在元胞沟槽下部的侧壁以及底壁，上部绝缘栅氧化层覆盖元胞沟槽其余的侧壁；下部绝缘栅氧化层的上端部邻近第二导电类型阱层，且所述下部绝缘栅氧化层的上端部位于第二导电类型阱层的下方，下部绝缘栅氧化层的厚度大于上部绝缘栅氧化层的厚度。
2.根据权利要求1所述的改善栅漏电荷的沟槽型功率半导体器件，其特征是：在元胞沟槽的槽口设置绝缘介质层，所述绝缘介质层覆盖在元胞沟槽的槽口并支撑在第一主面上，在绝缘介质层上设置源极金属层，所述源极金属层与第二导电类型阱层以及位于所述第二导电类型阱层内的第一导电类型源区欧姆接触；在第二导电类型阱层内，第一导电类型源区与元胞沟槽外上方的侧壁接触。
3.根据权利要求1或2所述的改善栅漏电荷的沟槽型功率半导体器件，其特征是：在半导体基板的第二主面上设置漏极金属层，所述漏极金属层与第一导电类型衬底欧姆接触。
4.一种改善栅漏电荷的沟槽型功率半导体器件的制备方法，其特征是，所述功率半导体器件的制备方法包括如下步骤：
步骤1、提供具有两个相对主面的半导体基板，所述两个相对主面包括第一主面以及与第一主面相对应的第二主面，在所述第一主面与第二主面间包括第一导电类型衬底以及邻接所述第一导电类型衬底的第一导电类型外延层；
步骤2、在第一主面上设置掩膜层，所述掩膜层覆盖在第一主面上；选择性地掩蔽和刻蚀所述掩膜层，并利用刻蚀后的掩膜层对第一导电类型外延层进行沟槽刻蚀，以能制备得到若干所需的元胞沟槽；
步骤3、在上述元胞沟槽内制备得到下部绝缘栅氧化层，所述下部绝缘栅氧化层覆盖元胞沟槽的底壁以及下部相对应的侧壁；
步骤4、在上述元胞沟槽内制备得到上部绝缘栅氧化层，所述上部绝缘栅氧化层覆盖元胞沟槽其余的侧壁，上部绝缘栅氧化层的下端部与下部绝缘栅氧化层的上端部连接，且下部绝缘栅氧化层的厚度大于上部绝缘栅氧化层的厚度；
步骤5、在上述元胞沟槽内填充得到栅极导电多晶硅，所述栅极导电多晶硅通过下部绝缘栅氧化层、上部绝缘栅氧化层与所在元胞沟槽的侧壁、底壁绝缘隔离；
步骤6、在上述第一主面上进行离子注入，以在第一导电类型外延层内得到第二导电类型阱层，所述第二导电类型阱层位于元胞沟槽槽底的上方，且能在第二导电类型阱层内制备得到第一导电类型源区，所述第一导电类型源区与邻近元胞沟槽外上方的侧壁接触；下部绝缘栅氧化层的上端部邻近第二导电类型阱层，且下部绝缘栅氧化层的上端部位于所述第二导电类型阱层的下方；
步骤7、在上述第一主面上淀积得到绝缘介质层，所述绝缘介质层覆盖在第一主面上，且绝缘介质层覆盖元胞沟槽的槽口；
步骤8、制备所需的源极接触孔，所述源极接触孔贯通绝缘介质层；
步骤9、在绝缘介质层上设置金属层，所述金属层包括源极金属层，所述源极金属层覆盖在绝缘介质层上，并能填充在源极接触孔内，填充在源极接触孔内的源极金属层与第二导电类型阱层以及第一导电类型源区欧姆接触；
步骤10、在第二主面上制备得到漏极金属层，所述漏极金属层与第一导电类型衬底欧姆接触。
5.根据权利要求4所述改善栅漏电荷的沟槽型功率半导体器件的制备方法，其特征是，步骤3中，具体包括如下步骤：
步骤3.1、进行热氧化工艺，以能得到厚绝缘氧化层，所述厚绝缘氧化层覆盖第一主面，且覆盖元胞沟槽的侧壁以及底壁；
步骤3.2、在上述第一主面上淀积得到中间过渡多晶硅，所述中间过渡多晶硅填充在元胞沟槽内；
步骤3.3、对上述中间过渡多晶硅进行刻蚀，以得到位于元胞沟槽下部内的厚氧化层刻蚀遮挡体；
步骤3.4、对上述的厚绝缘氧化层进行湿法刻蚀，并去除所述厚氧化层刻蚀遮挡体，以能得到所需的下部绝缘栅氧化层。
6.根据权利要求4所述改善栅漏电荷的沟槽型功率半导体器件的制备方法，其特征是，步骤4中，通过热氧化工艺，制备得到上部绝缘栅氧化层。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113594255A (zh) * | 2021-08-04 | 2021-11-02 | 济南市半导体元件实验所 | 沟槽型mosfet器件及其制备方法 |
| CN113675078A (zh) * | 2021-08-24 | 2021-11-19 | 江苏东海半导体科技有限公司 | Mos器件的形成方法 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101026190A (zh) * | 2007-03-30 | 2007-08-29 | 东南大学 | 沟槽高压n型金属氧化物半导体管及其制备工艺 |
| CN101764155A (zh) * | 2009-11-18 | 2010-06-30 | 上海宏力半导体制造有限公司 | 沟槽式场效应管及其制备方法 |
| CN101847603A (zh) * | 2009-03-26 | 2010-09-29 | 尼克森微电子股份有限公司 | 低栅极电荷的沟槽式功率半导体的制造方法及其结构 |
| US20120037983A1 (en) * | 2010-08-10 | 2012-02-16 | Force Mos Technology Co., Ltd. | Trench mosfet with integrated schottky rectifier in same cell |
| US20150380544A1 (en) * | 2012-12-21 | 2015-12-31 | Alpha And Omega Semiconductor Incorporated | Device structure and methods of making high density mosfets for load switch and dc-dc applications |
| CN105870022A (zh) * | 2016-05-31 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽mosfet的制造方法 |
| CN105932051A (zh) * | 2016-07-04 | 2016-09-07 | 电子科技大学 | 一种槽栅mosfet器件 |
| CN105957895A (zh) * | 2016-06-23 | 2016-09-21 | 无锡新洁能股份有限公司 | 沟槽型功率mosfet器件及其制造方法 |
| CN111952174A (zh) * | 2020-08-14 | 2020-11-17 | 江苏东海半导体科技有限公司 | 一种沟槽底部氧化层加厚的igbt及其制作方法 |
-
2021
- 2021-01-11 CN CN202110032715.5A patent/CN112864250A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101026190A (zh) * | 2007-03-30 | 2007-08-29 | 东南大学 | 沟槽高压n型金属氧化物半导体管及其制备工艺 |
| CN101847603A (zh) * | 2009-03-26 | 2010-09-29 | 尼克森微电子股份有限公司 | 低栅极电荷的沟槽式功率半导体的制造方法及其结构 |
| CN101764155A (zh) * | 2009-11-18 | 2010-06-30 | 上海宏力半导体制造有限公司 | 沟槽式场效应管及其制备方法 |
| US20120037983A1 (en) * | 2010-08-10 | 2012-02-16 | Force Mos Technology Co., Ltd. | Trench mosfet with integrated schottky rectifier in same cell |
| US20150380544A1 (en) * | 2012-12-21 | 2015-12-31 | Alpha And Omega Semiconductor Incorporated | Device structure and methods of making high density mosfets for load switch and dc-dc applications |
| CN105870022A (zh) * | 2016-05-31 | 2016-08-17 | 上海华虹宏力半导体制造有限公司 | 屏蔽栅沟槽mosfet的制造方法 |
| CN105957895A (zh) * | 2016-06-23 | 2016-09-21 | 无锡新洁能股份有限公司 | 沟槽型功率mosfet器件及其制造方法 |
| CN105932051A (zh) * | 2016-07-04 | 2016-09-07 | 电子科技大学 | 一种槽栅mosfet器件 |
| CN111952174A (zh) * | 2020-08-14 | 2020-11-17 | 江苏东海半导体科技有限公司 | 一种沟槽底部氧化层加厚的igbt及其制作方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113594255A (zh) * | 2021-08-04 | 2021-11-02 | 济南市半导体元件实验所 | 沟槽型mosfet器件及其制备方法 |
| CN113675078A (zh) * | 2021-08-24 | 2021-11-19 | 江苏东海半导体科技有限公司 | Mos器件的形成方法 |
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