CN107731908B - 提高耐压的屏蔽栅mosfet结构及其制备方法 - Google Patents
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Abstract
本发明涉及一种MOSFET结构及其制备方法，尤其是一种提高耐压的屏蔽栅MOSFET结构及其制备方法，属于半导体器件的技术领域。元胞沟槽内设置屏蔽栅结构，在元胞沟槽的槽底设置一个或多个第二导电类型岛区，第二导电类型岛区依次竖向排列且最上端的第二导电类型岛区与元胞沟槽的槽底接触，利用第二导电类型岛区以及第一导电类型辅助层能有效增加沟槽的深度，优化元胞沟槽的槽底掺杂，能进一步提高MOSFET器件的耐压能力，与现有工艺兼容，安全可靠。
Description
技术领域
本发明涉及一种MOSFET结构及其制备方法，尤其是一种提高耐压的屏蔽栅MOSFET结构及其制备方法，属于半导体器件的技术领域。
背景技术
VDMOSFET(高压功率MOSFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会导致器件的击穿电压降低，因此在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻是相互矛盾的两方面，屏蔽栅MOSFET结构采用在沟槽内引入了两个垂直的多晶场版，这不仅使得器件在漂移区内引入了两个新的电场峰值，增大了器件的击穿电压，而且使得器件垂直漏场板周围形成了一层浓度更大的积累层，从而降低了导通电阻。由于这种新型器件纵向栅、漏场板之间存在的垂直场板使得影响器件开关速度的栅漏电容值部分转化为器件的栅源电容以及漏源电容，从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。
屏蔽栅MOSFET结构具有导通损耗低，栅极电荷低，开关速度快，器件发热小，能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。
对于屏蔽栅MOSFET结，耐压主要由深槽结构的下面的栅极结构的厚氧柱来承担，但是工艺能力的限制，往往限制了继续往高压/超高压方向的发展。
因此，提供一种屏蔽栅MOSFET结构及其制备方法，以进一步提升高压MOSFET器件耐压能力实属必要。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种提高耐压的屏蔽栅MOSFET结构及其制备方法，其结构紧凑，能进一步提高MOSFET器件的耐压能力，与现有工艺兼容，安全可靠。
按照本发明提供的技术方案，所述提高耐压的屏蔽栅MOSFET结构，包括至少一个晶体管单元，所述晶体管单元包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；在所述第一导电类型漂移层内设置元胞沟槽，元胞沟槽内设置屏蔽栅结构；在元胞沟槽侧壁外上方设有第二导电类型基区以及位于所述第二导电类型基区的第一导电类型源区；
在所述元胞沟槽槽底的正下方设置至少一个第二导电类型岛区，第二导电类型岛区位于第一导电类型漂移层内，且所述邻近元胞沟槽槽底的第二导电类型岛区与元胞沟槽的槽底接触。
元胞沟槽的槽底具有多个第二导电类型岛区时，所述第二导电类型岛区在元胞沟槽下方沿第一导电类型漂移层指向第一导电类型衬底的方向依次排列，且第二导电类型岛区间相互邻接；第二导电类型岛区的宽度不小于元胞沟槽的宽度。
所述元胞沟槽的深度为3μm～6μm，每个第二导电类型岛区在第一导电类型漂移层内的深度为1μm～20μm。
在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。
所述屏蔽栅结构包括沟槽内下层多晶硅体以及沟槽内上层多晶硅体，所述沟槽内下层多晶硅体的外圈通过沟槽内下绝缘氧化层与元胞沟槽的侧壁以及底壁绝缘隔离，沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与元胞沟槽的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；
沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，第二导电类型基区、位于所述第二导电类型基区内的第一导电类型源区以及沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触。
一种提高耐压的屏蔽栅MOSFET结构的制备方法，所述屏蔽栅MOSFET结构的制备方法包括如下步骤：
步骤1、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型第一外延层，在所述第一导电类型第一外延层内进行第二导电类型杂质离子的注入，以得到所需的第二导电类型岛区；
步骤2、在上述第一导电类型衬底上方进行第一导电类型外延层生长，以得到位于第一导电类型衬底上方的第一导电类型漂移层，第二导电类型岛区位于第一导电类型漂移层内，对所述第一导电类型漂移层进行刻蚀，以得到位于第一导电类型漂移层内的元胞沟槽，元胞沟槽位于第二导电类型岛区的正上方，且元胞沟槽的槽底与邻近的第二导电类型岛区接触；
步骤3、在上述元胞沟槽内制备所需的屏蔽栅结构；
步骤4、在第一导电类型漂移层上进行第二导电类型杂质离子的注入，扩散后形成第二导电类型基区，所述第二导电类型基区位于第一导电类型漂移层内的上部，且第二导电类型基区与对应元胞沟槽外侧壁接触；
步骤5、在上述第一导电类型漂移层上进行第一导电类型杂质离子的注入，扩散后形成第一导电类型源区，所述第一导电类型源区在第二导电类型基区内，且第一导电类型源区与元胞沟槽的侧壁接触；
步骤6、在上述第一导电类型漂移层上设置所需的源极金属以及栅极金属，所述源极金属、栅极金属与第一导电类型漂移层绝缘隔离。
在第一导电类型漂移层内设置多个第二导电类型岛区时，在第一导电类型第一外延层内得到第二导电类型岛区后，在所述第一导电类型第一外延层上进行第一导电类型外延层生长，以得到第一导电类型第二外延层；
在第一导电类型第二外延层内进行第二导电类型杂质离子的注入，以得到两个邻接的第二导电类型岛区，两邻接的第二导电类型岛区沿第一导电类型衬底指向第一导电类型第二外延层的方向排布；第二导电类型岛区的宽度不小于元胞沟槽的宽度。
重复上述步骤，直至在第一导电类型漂移层内得到所需的第二导电类型岛区。
步骤3中，制备屏蔽栅结构的过程包括如下步骤
步骤3-1、在所述元胞沟槽内填充第一沟槽绝缘氧化层，所述第一沟槽绝缘氧化层覆盖元胞沟槽的侧壁以及底壁，并在元胞沟槽内形成第一多晶硅填充孔；
步骤3-2、在上述第一多晶硅填充孔内填充导电多晶硅，以得到填满第一导电多晶硅填充孔的多晶硅填充体；
步骤3-3、对上述多晶硅填充体进行刻蚀，以得到位于元胞沟槽内的沟槽内下层多晶硅体以及位于所述沟槽内多晶硅体正上方的刻蚀定位孔；
步骤3-4、对上述刻蚀定位孔外圈的第一沟槽绝缘氧化层进行全刻蚀，以得到与沟槽内下层多晶硅体对应的沟槽内下绝缘氧化层以及位于沟槽内下层多晶硅体正上方的上部槽体；
步骤3-5、在上述上部槽体内填充第二沟槽绝缘氧化层，所述第二沟槽绝缘氧化层覆盖上部槽底的侧壁以及底壁，在填充第二沟槽绝缘氧化层后，在沟槽内下层多晶硅体正上方形成第二导电多晶硅填充孔；
步骤3-6、在上述第二导电多晶硅填充孔内填充导电多晶硅，以得到填满第二导电多晶硅填充孔的沟槽内上层多晶硅体，与沟槽内上层多晶硅体对应的第二沟槽绝缘氧化层形成沟槽内上绝缘氧化层；
沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与元胞沟槽的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；
沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，第二导电类型基区、位于所述第二导电类型基区内的第一导电类型源区以及沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触。
在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。
半导体基板的材料包括硅，元胞沟槽的深度为3μm～6μm，每个第二导电类型岛区在第一导电类型漂移层内的深度为1μm～20μm。
所述“第一导电类型”和“第二导电类型”两者中，对于N型功率MOSFET器件，第一导电类型指N型，第二导电类型为P型；对于P型功率MOSFET器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。
本发明的优点：元胞沟槽内设置屏蔽栅结构，在元胞沟槽的槽底设置一个或多个第二导电类型岛区，第二导电类型岛区依次竖向排列且最上端的第二导电类型岛区与元胞沟槽的槽底接触，利用第二导电类型岛区以及第一导电类型辅助层能有效增加沟槽的深度，优化元胞沟槽的槽底掺杂，能进一步提高MOSFET器件的耐压能力，与现有工艺兼容，安全可靠。
附图说明
图1为本发明的结构示意图。
图2～图12为本发明具体实施工艺步骤剖视图，其中
图2为本发明得到第一个P型岛区的剖视图。
图3为本发明得到第二个P型岛区的剖视图。
图4为本发明得到元胞沟槽后的剖视图。
图5为本发明得到第一多晶硅填充孔后的剖视图。
图6为本发明得到多晶硅填充体后的剖视图。
图7为本发明得到刻蚀定位孔后的剖视图。
图8为本发明得到上部槽体后的剖视图。
图9为本发明得到第二多晶硅填充孔后的剖视图。
图10为本发明得到沟槽内上层多晶硅体后的剖视图。
图11为本发明得到P型基区后的剖视图。
图12为本发明得到N+源区后的剖视图。
图13为本发明得到源极金属以及栅极金属后的剖视图。
附图标记说明：201-N+衬底、202-N型辅助层、203-N型漂移层、204-P型岛区、205-沟槽内下绝缘氧化层、206-沟槽内下层多晶硅体、207-沟槽内上绝缘氧化层、208-沟槽内上层多晶硅体、209-P型基区、210-N+源区、211-源极金属、212-栅极金属、213-元胞沟槽、214-第一沟槽绝缘氧化层、215-第一多晶硅填充孔、216-多晶硅填充体、217-刻蚀定位孔、218-上部沟槽、219-第二多晶硅填充孔、220-N型第一外延层以及221-N型第二外延层。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1和图8所示：为了能进一步提高MOSFET器件的耐压能力，以N型屏蔽栅MOSFET器件为例，本发明包括至少一个晶体管单元，所述晶体管单元包括N+衬底201以及位于所述N+衬底201上方的N型漂移层203；在所述N型漂移层203内设置元胞沟槽213，元胞沟槽213内设置屏蔽栅结构；在元胞沟槽213侧壁外上方设有P型基区209以及位于所述P型基区209的N+源区210；
在所述元胞沟槽213槽底的正下方设置至少一个P型岛区204，P型岛区204位于N型漂移层203内，且所述邻近元胞沟槽213槽底的P型岛区204与元胞沟槽213的槽底接触。
具体地，N+衬底201的掺杂浓度大于N型漂移层203的掺杂浓度，晶体管单元的元胞区采用沟槽结构，元胞沟槽213在N型漂移层203内的深度小于N型漂移层203的厚度，元胞沟槽213从N型漂移层203的表面垂直向下延伸，P型基区209以及N+源区210均与元胞沟槽213的外侧壁接触，元胞沟槽213内设置屏蔽栅结构。
P型岛区204位于元胞沟槽213的正下方，且P型岛区204位于N型漂移层203内，N型漂移层203内邻近元胞沟槽213的P型岛区204与元胞沟槽213的槽底接触，P型岛区204相当于在元胞沟槽213下面形成交替排列的P型和N型半导体薄层，在较低反向电压下，将P型岛区204与N型漂移层203形成的PN结耗尽，实现电荷相互补偿，从而使N型漂移层203在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限，即利用P型岛区204能有效增加元胞沟槽213的深度，优化元胞沟槽的底部掺杂，从而进一步提高屏蔽栅MOSFET器件的耐压能力。
具体实施时，元胞沟槽213的槽底具有多个P型岛区204时，所述P型岛区204在元胞沟槽213下方沿N型漂移层203指向N+衬底201的方向依次排列，且P型岛区204间相互邻接；P型岛区204的宽度不小于元胞沟槽213的宽度。
本发明实施例中，当存在多个P型岛区204时，多个P型岛区204在N型漂移层203内呈竖向分布，且P型岛区204间依次排列，P型岛区204间相互邻接，多个P型岛区204均在N型漂移层203内。在所述晶体管单元的截面上，P型岛区204可以呈椭圆形、圆形或其他形状，N型漂移层203内P型岛区204的数量可以根据需要进行选择设定，此处不再赘述。一般地，P型岛区204的数量越多，耐压能力越强。
具体实施时，所述元胞沟槽213的深度为3μm～6μm，每个P型岛区204在N型漂移层203内的深度为1μm～20μm。
在N+衬底201与N型漂移层203间设有N型辅助层202，所述N型辅助层203分别邻接N+衬底201与N型漂移层203，N型辅助层202的厚度为10μm～20μm。
本发明实施例中，N型辅助层202的掺杂浓度大于N型漂移层203的掺杂浓度，但小于N+衬底201的掺杂浓度，利用N型辅助层202能够提高MOSFET器件的截止电场。
所述屏蔽栅结构包括沟槽内下层多晶硅体206以及沟槽内上层多晶硅体208，所述沟槽内下层多晶硅体206的外圈通过沟槽内下绝缘氧化层205与元胞沟槽213的侧壁以及底壁绝缘隔离，沟槽内上层多晶硅体208的外圈通过沟槽内上绝缘氧化层207与元胞沟槽213的侧壁以及沟槽内下层多晶硅体206绝缘隔离，沟槽内上层多晶硅体208的宽度大于沟槽内下层多晶硅体206的宽度；
沟槽内上层多晶硅体208与N型漂移层203上方的栅极金属212欧姆接触，P型基区209、位于所述P型基区209内的N+源区210以及沟槽内下层多晶硅体206与N型漂移层203上方的源极金属211欧姆接触。
本发明实施例中，通过源极金属211能形成MOSFET器件的源电极，利用栅极金属212能形成MOSFET器件的栅电极，源极金属211、栅极金属212通过绝缘介质层与N型漂移层203绝缘隔离。一般地，元胞沟槽213内宽度相一致，当沟槽内下层多晶硅体206的宽度小于沟槽内上层多晶硅体208时，沟槽内下绝缘氧化层205的厚度大于沟槽内上绝缘氧化层207的厚度，沟槽内下绝缘氧化层205形成对沟槽内下多晶硅体206的外圈以及底端的包裹，沟槽内上绝缘氧化层206形成对沟槽内上多晶硅体208的外圈以及底端的包裹，沟槽内上多晶硅体208的下端部通过沟槽内上绝缘氧化层207与沟槽内下多晶硅体206的上端部绝缘隔离。沟槽内下层多晶硅体206以及沟槽内上层多晶硅体208均采用导电多晶硅，利用沟槽内下绝缘氧化层205、沟槽内下层多晶硅体206、沟槽内上绝缘氧化层207以及沟槽内上层多晶硅体208形成的屏蔽栅结构与现有屏蔽栅的具体作用等相一致，具体工作过程等此处不再赘述。
当包括多个晶体单元时，在每个晶体单元的元胞沟槽213的槽底均设置一个或多个P型岛区204，P型岛区204间的关系以及与对应元胞沟槽213的关系均与上述说明相一致。多个晶体单元的源极金属211相互连接，即通过源极金属211能将多个晶体单元连接成一体。多个晶体单元之间的相互连接配合关系为本技术领域人员所熟知，此处不再赘述。
如图2～图13所示，上述结构的屏蔽栅MOSFET结构可以通过下述工艺步骤制备得到，具体地，所述屏蔽栅MOSFET结构的制备方法包括如下步骤：
步骤1、提供具有N型的半导体基板，所述半导体基板包括N+衬底201以及位于所述N+衬底201上方的N型第一外延层220，在所述N型第一外延层220内进行P型杂质离子的注入，以得到所需的P型岛区204；
具体地，半导体基板的材料包括硅，当然也可以采用其他常用的半导体材料，具体可以根据需要进行选择，此处不再赘述。N型第一外延层220的掺杂浓度低于N+衬底201的掺杂浓度，在N型第一外延层220进行P型杂质离子注入，能在N型第一外延层220内得到P型岛区204，如图2所示，注入P型杂质离子的类型、以及具体注入形成P型岛区204的工艺过程均与现有工艺相同，具体为本技术领域人员所熟知，此处不再赘述。
在N型漂移层203内设置多个P型岛区204时，在N型第一外延层220内得到P型岛区204后，在所述N型第一外延层220上进行N型外延层生长，以得到N型第二外延层221；
在N型第二外延层221内进行P型杂质离子的注入，以得到两个邻接的P型岛区204，两邻接的P型岛区204沿N+衬底201指向N型第二外延层221的方向排布；P型岛区204的宽度不小于元胞沟槽213的宽度，如图3所示。
重复上述步骤，直至得到所需的P型岛区204。
本发明实施例中，根据所需P型岛区204的数量，在N+衬底201上方进行多次N型外延层生长，具体进行N型外延层生长的过程为本技术领域人员所熟知，此处不再赘述。通过N型外延生长后，能保证有效制备多个P型岛区204，且与现有工艺兼容。
此外，在N+衬底201与N型漂移层203间设有N型辅助层202，所述N型辅助层203分别邻接N+衬底201与N型漂移层203，N型辅助层202的厚度为10μm～20μm。
步骤2、在上述N+衬底201上方进行N型外延层生长，以得到位于N+衬底201上方的N型漂移层203，P型岛204区位于N型漂移层203内，对所述N型漂移层203进行刻蚀，以得到位于N型漂移层203内的元胞沟槽213，元胞沟槽213位于P型岛区204的正上方，且元胞沟槽213的槽底与邻近的P型岛区204接触；
本发明实施例中，为了制备元胞沟槽213，在制备所需的P型岛区204后，还需要进行N型外延生长，外延生长后，能得到N型漂移层203。在得到N型漂移层203后，利用常规的刻蚀工艺，在N型漂移层203内制备得到元胞沟槽213，元胞沟槽213从N型漂移层203的上表面垂直向下延伸，元胞沟槽213位于P型岛区204的正上方，且与邻近的P型岛区204接触，如图4所示。
步骤3、在上述元胞沟槽213内制备所需的屏蔽栅结构；
具体地，制备屏蔽栅结构的过程包括如下步骤
步骤3-1、在所述元胞沟槽213内填充第一沟槽绝缘氧化层214，所述第一沟槽绝缘氧化层214覆盖元胞沟槽213的侧壁以及底壁，并在元胞沟槽213内形成第一多晶硅填充孔215；
本发明实施例中，第一沟槽绝缘氧化层214为二氧化硅层，第一沟槽绝缘氧化层214覆盖元胞沟槽213的侧壁以及底壁，在填充第一沟槽绝缘氧化层214后，元胞沟槽214内中心的区域未被第一沟槽绝缘氧化层214填充，所述未被第一沟槽绝缘氧化层214填充的中心区域形成第一多晶硅填充孔215，所述第一多晶硅填充孔215的深度小于元胞沟槽213的深度，如图5所示。
步骤3-2、在上述第一多晶硅填充孔215内填充导电多晶硅，以得到填满第一导电多晶硅填充孔215的多晶硅填充体216；
具体地，多晶硅填充体216采用导电多晶硅，多晶硅填充体216填满第一导电多晶硅填充孔215，如图6所示。
步骤3-3、对上述多晶硅填充体216进行刻蚀，以得到位于元胞沟槽213内的沟槽内下层多晶硅体206以及位于所述沟槽内下层多晶硅体206正上方的刻蚀定位孔217；
本发明实施例中，对多晶硅填充体216进行刻蚀后，未被刻蚀的部分形成沟槽内下层多晶硅体206，被刻蚀的区域形成刻蚀定位孔217，如图7所示。
步骤3-4、对上述刻蚀定位孔217外圈的第一沟槽绝缘氧化层215进行全刻蚀，以得到与沟槽内下层多晶硅体216对应的沟槽内下绝缘氧化层205以及位于沟槽内下层多晶硅体206正上方的上部槽体218；
本发明实施例中，通过刻蚀定位孔217能使得沟槽内下层多晶硅体206的顶端裸露，在对刻蚀定位孔217外圈的第一沟槽绝缘氧化层215全刻蚀时，即将元胞沟槽213内沟槽内下层多晶硅体206上方的第一沟槽绝缘氧化层215全部刻蚀掉，元胞沟槽213内与沟槽内下层多晶硅体206对应的第一沟槽绝缘氧化层215形成沟槽内下绝缘氧化层205，沟槽内下绝缘氧化层205的上端与沟槽内下层多晶硅体206的上端位于同一水平高度。在元胞沟槽213内，由于沟槽内下层多晶硅体206上端以及沟槽内下绝缘氧化层205处于裸露状态，即形成上部槽体218，如图8所示。
步骤3-5、在上述上部槽体218内填充第二沟槽绝缘氧化层，所述第二沟槽绝缘氧化层覆盖上部槽体218的侧壁以及底壁，在填充第二沟槽绝缘氧化层后，在沟槽内下层多晶硅体206正上方形成第二导电多晶硅填充孔219；
本发明实施例中，采用现有常用的工艺填充第二沟槽绝缘氧化层，第二沟槽绝缘氧化层的厚度小于沟槽内下绝缘氧化层205的厚度，在填充第二沟槽绝缘氧化层后，在沟槽内下层多晶硅体206正上方形成第二导电多晶硅填充孔219，如图9所示，第二导电多晶硅填充孔219的宽度大于沟槽内下层多晶硅体206的宽度，第二导电多晶硅填充孔219的底部通过正下方的第二沟槽绝缘氧化层与沟槽内下层多晶硅体206间隔。
步骤3-6、在上述第二导电多晶硅填充孔219内填充导电多晶硅，以得到填满第二导电多晶硅填充孔219的沟槽内上层多晶硅体208，与沟槽内上层多晶硅体208对应的第二沟槽绝缘氧化层形成沟槽内上绝缘氧化层207；
沟槽内上层多晶硅体208的外圈通过沟槽内上绝缘氧化层207与元胞沟槽213的侧壁以及沟槽内下层多晶硅体206绝缘隔离，沟槽内上层多晶硅体208的宽度大于沟槽内下层多晶硅体206的宽度；
本发明实施例中，在第二导电多晶硅填充孔219内填充导电多晶硅后得到沟槽内上层多晶硅体208，同时，利用第二沟槽绝缘氧化层形成沟槽内上绝缘氧化层207，沟槽内上层多晶硅体208的顶端与N型漂移层203的上表面处于同一水平面，沟槽内上层多晶硅体208的上端裸露，以便进行后续的工艺，如图10所示。
步骤4、在N型漂移层203上进行P型杂质离子的注入，扩散后形成第P型基区209，所述P型基区209位于N型漂移层203内的上部，且P型基区209与对应元胞沟槽213外侧壁接触；
本发明实施例中，注入的P型杂质离子可以为B离子，注入能量为60kev，剂量为1E13，高温扩散后形成P型基区209，P型基区209从N型漂移层203的表面向下延伸，P型基区209在N型漂移层203内的厚度低于沟槽内上层多晶硅体208的厚度，如图11所示。具体可以采用现有常用的工艺过程以及工艺条件形成P型基区209，具体工艺过程等不再赘述。
步骤5、在上述N型漂移层203上进行N型杂质离子的注入，扩散后形成N+源区210，所述N+源区210在P型基区209内，且N+源区210与元胞沟槽213的侧壁接触；
本发明实施例中，注入的N型杂质离子可以为P离子，具体可以采用本技术领域常用的工艺条件得到N+源区210，具体工艺过程此处不再赘述，如图12所示。
步骤6、在上述N型漂移层203上方设置所需的源极金属211以及栅极金属212，所述源极金属211、栅极金属212与N型漂移层203绝缘隔离。
本发明实施例中，为了能形成MOSFET器件的源电极以及栅电极，可以在N型漂移层203上方设置源极金属211以及栅极金属212，具体设置源极金属211、栅极金属212的过程以及实现引出等工艺过程均可以采用先用常用工艺方式实现，具体不再赘述。沟槽内上层多晶硅体208与N型漂移层203上方的栅极金属212欧姆接触，P型基区209、位于所述P型基区209内的N+源区210以及沟槽内下层多晶硅体206与N型漂移层203上方的源极金属211欧姆接触，如图13所示。
此外，还需要在N+衬底201的下表面设置漏极结构，通过所述漏极结构能形成MOSFET器件的漏电极，具体形成漏电极的工艺过程以及漏极结构的具体形式均可以选择或参考现有的材料，此处不再赘述。
当在N型漂移层203内设置多个晶体管单元时，在具体工艺中，在同一步骤中，增加多个元胞沟槽213以及对应的P型岛区204设计，即同一步骤中形成多个P型岛区204以及多个对应的元胞沟槽213，多个晶体管单元通过源极金属213相互连接成一体，具体将多个晶体管单元相互连接成一体的方式以及工艺均为本技术领域人员所熟知，此处不再赘述。
Claims (2)
1.一种提高耐压的屏蔽栅MOSFET结构，包括至少一个晶体管单元，所述晶体管单元包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；在所述第一导电类型漂移层内设置元胞沟槽，元胞沟槽内设置屏蔽栅结构；在元胞沟槽侧壁外上方设有第二导电类型基区以及位于所述第二导电类型基区的第一导电类型源区；其特征是：
在所述元胞沟槽槽底的正下方设置至少一个第二导电类型岛区，第二导电类型岛区位于第一导电类型漂移层内，且邻近 所述元胞沟槽槽底的第二导电类型岛区与元胞沟槽的槽底接触；
元胞沟槽的槽底具有多个第二导电类型岛区时，所述第二导电类型岛区在元胞沟槽下方沿第一导电类型漂移层指向第一导电类型衬底的方向依次排列，且第二导电类型岛区间相互邻接；第二导电类型岛区的宽度不小于元胞沟槽的宽度；
所述元胞沟槽的深度为3μm～6μm，每个第二导电类型岛区在第一导电类型漂移层内的深度为1μm～20μm；
在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm；
所述屏蔽栅结构包括沟槽内下层多晶硅体以及沟槽内上层多晶硅体，所述沟槽内下层多晶硅体的外圈通过沟槽内下绝缘氧化层与元胞沟槽的侧壁以及底壁绝缘隔离，沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与元胞沟槽的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；
沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，第二导电类型基区、位于所述第二导电类型基区内的第一导电类型源区以及沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触。
2.一种提高耐压的屏蔽栅MOSFET结构的制备方法，其特征是，所述屏蔽栅MOSFET结构的制备方法包括如下步骤：
步骤1、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型第一外延层，在所述第一导电类型第一外延层内进行第二导电类型杂质离子的注入，以得到所需的第二导电类型岛区；
步骤2、在上述第一导电类型衬底上方进行第一导电类型外延层生长，以得到位于第一导电类型衬底上方的第一导电类型漂移层，第二导电类型岛区位于第一导电类型漂移层内，对所述第一导电类型漂移层进行刻蚀，以得到位于第一导电类型漂移层内的元胞沟槽，元胞沟槽位于第二导电类型岛区的正上方，且元胞沟槽的槽底与邻近的第二导电类型岛区接触；
步骤3、在上述元胞沟槽内制备所需的屏蔽栅结构；
步骤4、在第一导电类型漂移层上进行第二导电类型杂质离子的注入，扩散后形成第二导电类型基区，所述第二导电类型基区位于第一导电类型漂移层内的上部，且第二导电类型基区与对应元胞沟槽外侧壁接触；
步骤5、在上述第一导电类型漂移层上进行第一导电类型杂质离子的注入，扩散后形成第一导电类型源区，所述第一导电类型源区在第二导电类型基区内，且第一导电类型源区与元胞沟槽的侧壁接触；
步骤6、在上述第一导电类型漂移层上设置所需的源极金属以及栅极金属，所述源极金属、栅极金属与第一导电类型漂移层绝缘隔离；
在第一导电类型漂移层内设置多个第二导电类型岛区时，在第一导电类型第一外延层内得到第二导电类型岛区后，在所述第一导电类型第一外延层上进行第一导电类型外延层生长，以得到第一导电类型第二外延层；
在第一导电类型第二外延层内进行第二导电类型杂质离子的注入，以得到两个邻接的第二导电类型岛区，两邻接的第二导电类型岛区沿第一导电类型衬底指向第一导电类型第二外延层的方向排布；第二导电类型岛区的宽度不小于元胞沟槽的宽度；
重复上述步骤，直至在第一导电类型漂移层内得到所需的第二导电类型岛区；
步骤3中，制备屏蔽栅结构的过程包括如下步骤
步骤3-1、在所述元胞沟槽内填充第一沟槽绝缘氧化层，所述第一沟槽绝缘氧化层覆盖元胞沟槽的侧壁以及底壁，并在元胞沟槽内形成第一多晶硅填充孔；
步骤3-2、在上述第一多晶硅填充孔内填充导电多晶硅，以得到填满第一导电多晶硅填充孔的多晶硅填充体；
步骤3-3、对上述多晶硅填充体进行刻蚀，以得到位于元胞沟槽内的沟槽内下层多晶硅体以及位于所述沟槽内多晶硅体正上方的刻蚀定位孔；
步骤3-4、对上述刻蚀定位孔外圈的第一沟槽绝缘氧化层进行全刻蚀，以得到与沟槽内下层多晶硅体对应的沟槽内下绝缘氧化层以及位于沟槽内下层多晶硅体正上方的上部槽体；
步骤3-5、在上述上部槽体内填充第二沟槽绝缘氧化层，所述第二沟槽绝缘氧化层覆盖上部槽底的侧壁以及底壁，在填充第二沟槽绝缘氧化层后，在沟槽内下层多晶硅体正上方形成第二导电多晶硅填充孔；
步骤3-6、在上述第二导电多晶硅填充孔内填充导电多晶硅，以得到填满第二导电多晶硅填充孔的沟槽内上层多晶硅体，与沟槽内上层多晶硅体对应的第二沟槽绝缘氧化层形成沟槽内上绝缘氧化层；
沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与元胞沟槽的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；
沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，第二导电类型基区、位于所述第二导电类型基区内的第一导电类型源区以及沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触；
在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm；
半导体基板的材料包括硅，元胞沟槽的深度为3μm～6μm，每个第二导电类型岛区在第一导电类型漂移层内的深度为1μm～20μm。
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