CN107799602A - 能节省终端面积的屏蔽栅mosfet器件及其制备方法 - Google Patents

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Abstract

本发明涉及一种能节省终端面积的屏蔽栅MOSFET器件及其制备方法，其元胞区采用沟槽结构并设置屏蔽栅结构，终端保护区内设置终端沟槽，终端沟槽的宽度大于元胞沟槽的宽度，在所述终端沟槽的侧壁以及底壁设置终端沟槽绝缘氧化层，并在设置终端沟槽绝缘氧化层的终端沟槽内填充终端沟槽导电多晶硅；邻近元胞区的终端沟槽与邻近终端保护区的元胞沟槽侧壁外上方的第二导电类型基区接触，在第一导电类型漂移层上方设置源极金属，所述源极金属与第二导电类型基区、第二导电类型基区内的第一导电类型源区以及终端沟槽导电多晶硅欧姆接触，与现有工艺兼容，能有效提高耐压能力，且可节省终端的面积，安全可靠。

Description

能节省终端面积的屏蔽栅MOSFET器件及其制备方法
技术领域
本发明涉及一种屏蔽栅MOSFET器件及其制备方法，尤其是一种能节省终端面积的屏蔽栅MOSFET器件及其制备方法，属于半导体器件的技术领域。
背景技术
VDMOSFET(高压功率MOSFET)可以通过减薄漏端漂移层的厚度来减小导通电阻，然而，减薄漏端漂移层的厚度就会降低器件的击穿电压，因此，在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻相互矛盾。屏蔽栅MOSFET结构采用在沟槽内引入了两个垂直的多晶场版，这不仅使得器件在漂移层内引入了两个新的电场峰值，增大了器件的击穿电压(BV)，而且使得器件垂直漏场板周围形成了一层浓度更大的积累层，降低了导通电阻。由于这种新型器件纵向栅、漏场板之间存在的垂直场板，使得影响器件开关速度的栅漏电容值部分转化为器件的栅源电容以及漏源电容，从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。
屏蔽栅MOSFET结构具有导通损耗低，栅极电荷低，开关速度快，器件发热小，能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。
对于屏蔽栅MOSFET结，耐压主要由深槽结构的下面的栅极结构的厚氧柱来承担，为了降低导通电阻，往往采用浓度很高的漂移层衬底，所以对器件的雪崩电流能力设计要求很高。
因此，提供一种屏蔽栅MOSFET终端结构及其制作方法，以进一步提升高压MOSFET器件耐压能力实属必要。
发明内容
本发明的目的是克服现有技术中存在的不足，提供一种能节省终端面积的屏蔽栅MOSFET器件及其制备方法，其结构紧凑，与现有工艺兼容，能有效提高耐压能力，且可节省终端的面积，安全可靠。
按照本发明提供的技术方案，所述能节省终端面积的屏蔽栅MOSFET器件，包括位于半导体基板上的元胞区以及终端保护区，元胞区位于半导体基板的中心区，终端保护区位于元胞区的外圈且终端保护区环绕包围元胞区；所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；元胞区内的有源元胞采用沟槽结构，在元胞沟槽内设置屏蔽栅结构；在所述元胞沟槽侧壁外上方设有第二导电类型基区，所述第二导电类型基区位于第一导电类型漂移层内且与相应的元胞沟槽侧壁接触；在相邻元胞沟槽间侧壁外上方的第二导电类型基区均设置第一导电类型源区，第一导电类型源区与相应元胞沟槽的侧壁接触；
在终端保护区内设置至少一个终端沟槽，所述终端沟槽位于第一导电类型漂移层内且终端沟槽的宽度大于元胞沟槽的宽度，在所述终端沟槽的侧壁以及底壁设置终端沟槽绝缘氧化层，并在设置终端沟槽绝缘氧化层的终端沟槽内填充终端沟槽导电多晶硅，终端沟槽导电多晶硅通过终端沟槽绝缘氧化层与终端沟槽的侧壁以及底壁绝缘隔离；
邻近元胞区的终端沟槽与邻近终端保护区的元胞沟槽侧壁外上方的第二导电类型基区接触，在第一导电类型漂移层上方设置源极金属，所述源极金属与第二导电类型基区、第二导电类型基区内的第一导电类型源区以及终端沟槽导电多晶硅欧姆接触。
所述终端沟槽与元胞沟槽为同一工艺制造层，元胞沟槽、终端沟槽在第一导电类型漂移层内的深度为3μm～6μm。
所述屏蔽栅结构包括沟槽内下层多晶硅体以及沟槽内上层多晶硅体，所述沟槽内下层多晶硅体的外圈通过沟槽内下绝缘氧化层与元胞沟槽的侧壁以及底壁绝缘隔离，沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与元胞沟槽的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；
沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触。
在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。
所述沟槽内下绝缘氧化层与终端沟槽绝缘氧化层的厚度相同。
一种能节省终端面积的屏蔽栅MOSFET器件的制备方法，所述屏蔽栅MOSFET器件的制备方法包括如下步骤：
步骤1、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；选择性地掩蔽和刻蚀第一导电类型漂移层，以在第一导电类型漂移层内得到所需的元胞沟槽以及终端沟槽，所述终端沟槽的宽度大于元胞沟槽的宽度；
步骤2、在上述元胞沟槽、终端沟槽内填充绝缘氧化层，以在元胞沟槽内得到元胞沟槽绝缘氧化层以及元胞沟槽第一多晶硅填充孔，在终端沟槽内得到终端沟槽绝缘氧化层以及终端沟槽多晶硅填充孔；
步骤3、在上述第一导电类型漂移层上方进行导电多晶硅填充，以得到填满元胞沟槽第一多晶硅填充孔的元胞沟槽多晶硅填充体以及填满终端沟槽多晶硅填充孔的终端沟槽导电多晶硅；
步骤4、对上述元胞沟槽多晶硅填充体进行刻蚀，以得到位于元胞沟槽下部的沟槽内下层多晶硅体以及位于元胞沟槽上部的刻蚀定位孔，所述刻蚀定位孔位于沟槽内下层多晶硅体的正上方；
步骤5、利用上述刻蚀定位孔对元胞沟槽内的上部进行刻蚀，以得到与沟槽内下层多晶硅体对应的沟槽内下绝缘氧化层以及位于元胞沟槽内上部的上部槽体，所述上部槽体的宽度与元胞沟槽的宽度相一致；
步骤6、在上述上部槽体内设置绝缘氧化层，以得到覆盖上部槽体侧壁以及底壁的沟槽内上绝缘氧化层以及元胞沟槽第二多晶硅填充孔；
步骤7、在上述元胞沟槽第二多晶硅填充孔内进行导电多晶硅填充，以得到填满元胞沟槽第二多晶硅填充孔的沟槽内上层多晶硅体，沟槽内上层多晶硅体通过沟槽内上绝缘氧化层与沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；
步骤8、在上述第一导电类型漂移层内制备第二导电类型基区，所述第二导电类型基区位于元胞沟槽的外侧并与元胞沟槽的侧壁接触，邻近终端保护区的元胞沟槽外侧的第二导电类型基区与终端保护区内邻近元胞区的终端沟槽的侧壁接触；
步骤9、在上述相邻元胞沟槽间侧壁上方的第二导电类型基区内设置第一导电类型源区，第一导电类型源区与相应元胞沟槽的侧壁接触；
步骤10、在上述第一导电类型漂移层上方设置源极金属以及栅极金属，所述源极金属与第二导电类型基区、第二导电类型基区内的第一导电类型源区、沟槽内下层多晶硅体以及终端沟槽导电多晶硅欧姆接触；栅极金属与沟槽内上层多晶硅体欧姆接触。
在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。
在第一导电类型漂移层内，元胞沟槽的深度与终端沟槽的深度相一致，元胞沟槽的深度为3μm～6μm。
所述半导体基板的材料包括硅。
所述“第一导电类型”和“第二导电类型”两者中，对于N型功率MOSFET器件，第一导电类型指N型，第二导电类型为P型；对于P型功率MOSFET器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。
本发明的优点：元胞区采用沟槽结构并设置屏蔽栅结构，终端保护区内设置终端沟槽，终端沟槽的宽度大于元胞沟槽的宽度，在所述终端沟槽的侧壁以及底壁设置终端沟槽绝缘氧化层，并在设置终端沟槽绝缘氧化层的终端沟槽内填充终端沟槽导电多晶硅；邻近元胞区的终端沟槽与邻近终端保护区的元胞沟槽侧壁外上方的第二导电类型基区接触，在第一导电类型漂移层上方设置源极金属，所述源极金属与第二导电类型基区、第二导电类型基区内的第一导电类型源区以及终端沟槽导电多晶硅欧姆接触，与现有工艺兼容，能有效提高耐压能力，且可节省终端的面积，安全可靠。
附图说明
图1为本发明的结构示意图。
图2～图11为本发明具体实施工艺步骤图，其中
图2为本发明得到元胞沟槽与终端沟槽后的剖视图。
图3为本发明得到终端沟槽绝缘氧化层以及元胞沟槽绝缘氧化层后的剖视图。
图4为本发明得到元胞沟槽导电多晶硅填充体以及终端沟槽导电多晶硅后的剖视图。
图5为本发明得到刻蚀定位孔后的剖视图。
图6为本发明得到上部槽体后的剖视图。
图7为本发明得到元胞沟槽第二多晶硅填充孔后的剖视图。
图8为本发明得到沟槽内上层多晶硅体后的剖视图。
图9为本发明得到P型基区后的剖视图。
图10为本发明得到N+源区后的剖视图。
图11为本发明得到源极金属后的剖视图。
附图标记说明：201-N+衬底、202-N型辅助层、203-N型漂移层、204-沟槽内下绝缘氧化层、205-沟槽内下层多晶硅体、206-沟槽内上绝缘氧化层、207-沟槽内上层多晶硅体、208-P型基区、209-N+源区、210-源极金属、211-终端沟槽绝缘氧化层、212-终端沟槽导电多晶硅、213-元胞沟槽、214-终端沟槽、215-元胞沟槽绝缘氧化层、216-元胞沟槽第一多晶硅填充孔、217-终端沟槽多晶硅填充孔、218-元胞沟槽多晶硅填充体、219-刻蚀定位孔、220-上部槽体以及221-元胞沟槽第二多晶硅填充孔。
具体实施方式
下面结合具体附图和实施例对本发明作进一步说明。
如图1和图11所示：为了能有效提高耐压能力，且可节省终端的面积，以N型屏蔽栅MOSFET器件为例，本发明包括位于半导体基板上的元胞区以及终端保护区，元胞区位于半导体基板的中心区，终端保护区位于元胞区的外圈且终端保护区环绕包围元胞区；所述半导体基板包括N+衬底201以及位于所述N+衬底201上方的N型漂移层；元胞区内的有源元胞采用沟槽结构，在元胞沟槽213内设置屏蔽栅结构；在所述元胞沟槽213侧壁外上方设有P型基区208，所述P型基区208位于N型漂移层203内且与相应的元胞沟槽213侧壁接触；在相邻元胞沟槽213间侧壁外上方的P基区208均设置N+源区209，N+源区209与相应元胞沟槽213的侧壁接触；
在终端保护区内设置至少一个终端沟槽214，所述终端沟槽214位于N型漂移层203内且终端沟槽214的宽度大于元胞沟槽213的宽度，在所述终端沟槽214的侧壁以及底壁设置终端沟槽绝缘氧化层211，并在设置终端沟槽绝缘氧化层211的终端沟槽内填充终端沟槽导电多晶硅212，终端沟槽导电多晶硅212通过终端沟槽绝缘氧化层211与终端沟槽214的侧壁以及底壁绝缘隔离；
邻近元胞区的终端沟槽214与邻近终端保护区的元胞沟槽213侧壁外上方的P型基区208接触，在N型漂移层203上方设置源极金属210，所述源极金属210与P型基区208、P型基区208内的N+源区209以及终端沟槽导电多晶硅212欧姆接触。
具体地，半导体基板的材料可以选用硅或其他常用的半导体材料，元胞区位于半导体基板的中心区，终端保护区环绕包围元胞区，元胞区、终端保护区的具体作用以及分布位置与现有功率MOSFET器件相一致，此处不再赘述。半导体基板内N+衬底201的掺杂浓度大于N型漂移层203的掺杂浓度，元胞区的有源元胞采用沟槽结构，元胞沟槽213设置于N型漂移层203内，元胞沟槽213的深度低于N型漂移层203的厚度，在每个元胞沟槽内均设置屏蔽栅结构。
在每个元胞沟槽213侧壁外上方均设置P型基区208，P型基区208从N型漂移层203上表面垂直向下延伸，P型基区208与元胞沟槽213的外侧壁接触。在相邻元胞沟槽213间侧壁上方的P型基区208内才设置N+源区209，N+源区209与所在P型基区208同时与相应的元胞沟槽213外壁接触。因此，对于邻近终端保护区的元胞沟槽213，所述邻近终端保护区的元胞沟槽213邻近终端保护区的一侧不存在相邻的元胞沟槽213，即邻近终端保护区的元胞沟槽213邻近终端保护区一侧的P型基区208内不存在N+源区209。
具体实施时，元胞沟槽213的宽度1μm～2μm，元胞沟槽213的间距1μm～2μm，终端沟槽214的宽度6μm～15μm，终端沟槽214的宽度大于元胞沟槽213的宽度后，可以使电场分布更加分散，从而避免电场集中，提高耐压，达到节省终端面积的目的。
在终端保护区内设置至少一个终端沟槽214，终端沟槽214的宽度大于元胞沟槽213的宽度，终端沟槽绝缘氧化层211覆盖终端沟槽214的侧壁以及底壁，在终端沟槽214内设置终端沟槽绝缘氧化层211后，终端沟槽导电多晶硅212填满终端沟槽214，且邻近元胞区的终端沟槽214与邻近终端保护区的元胞沟槽213侧壁外上方的P型基区208接触，所述源极金属210与P型基区208、P型基区208内的N+源区209以及终端沟槽导电多晶硅212欧姆接触。利用终端沟槽能提高屏蔽栅MOSFET器件的耐压，从而节省终端保护区的面积。
所述终端沟槽214与元胞沟槽213为同一工艺制造层，元胞沟槽213、终端沟槽214在N型漂移层203内的深度为3μm～6μm。本发明实施例中，终端沟槽214、元胞沟槽213在N型漂移层203内的深度相同，所述沟槽内下绝缘氧化层204与终端沟槽绝缘氧化层211的厚度相同。
所述屏蔽栅结构包括沟槽内下层多晶硅体205以及沟槽内上层多晶硅体207，所述沟槽内下层多晶硅体205的外圈通过沟槽内下绝缘氧化层204与元胞沟槽213的侧壁以及底壁绝缘隔离，沟槽内上层多晶硅体207的外圈通过沟槽内上绝缘氧化层206与元胞沟槽213的侧壁以及沟槽内下层多晶硅体205绝缘隔离，沟槽内上层多晶硅体207的宽度大于沟槽内下层多晶硅体205的宽度；
沟槽内上层多晶硅体207与N型漂移层203上方的栅极金属欧姆接触，沟槽内下层多晶硅体205与N型漂移层203上方的源极金属210欧姆接触。
本发明实施例中，沟槽内下绝缘氧化层204的厚度大于沟槽内上绝缘氧化层206的厚度，一般地，沟槽内下层多晶硅体205的长度大于沟槽内上层多晶硅体207的长度。利用栅极金属形成屏蔽栅MOSFET器件的栅电极，利用源极金属210形成屏蔽栅MOSFET器件的源电极。
在N+衬底201与N型漂移层203间设有N型辅助层202，所述N型辅助层202分别邻接N+衬底201与N型漂移层203，N型辅助层202的厚度为10μm～20μm。具体地，通过N型辅助层202能有效提高MOSFET器件的截止电场。
如图2～图11所示，上述能节省终端面积的屏蔽栅MOSFET器件，可以通过下述工艺制备得到，具体地，所述屏蔽栅MOSFET器件的制备方法包括如下步骤：
步骤1、提供具有N型的半导体基板，所述半导体基板包括N+衬底201以及位于所述N+衬底201上方的N型漂移层203；选择性地掩蔽和刻蚀N型漂移层203，以在N型漂移层203内得到所需的元胞沟槽213以及终端沟槽214，所述终端沟槽214的宽度大于元胞沟槽213的宽度；
具体地，半导体基板的材料可以采用硅或其他材料，采用本技术领域常用的技术手段，能同时在N型漂移层203内得到元胞沟槽213以及终端沟槽214，元胞沟槽213、终端沟槽214从N型漂移层203的上表面垂直向下延伸，元胞沟槽213、终端沟槽214的深度相同，如图2所示。具体制备得到元胞沟槽213以及终端沟槽214的过程为本技术领域人员所熟知，此处不再赘述。
此外，在N+衬底201与N型漂移层203间设有N型辅助层202，所述N型辅助层203分别邻接N+衬底201与N型漂移层203，N型辅助层202的厚度为10μm～20μm。
步骤2、在上述元胞沟槽213、终端沟槽214内填充绝缘氧化层，以在元胞沟槽213内得到元胞沟槽绝缘氧化层215以及元胞沟槽第一多晶硅填充孔216，在终端沟槽214内得到终端沟槽绝缘氧化层211以及终端沟槽多晶硅填充孔217；
如图3所示，绝缘氧化层的材料为二氧化硅层，在填充绝缘氧化层后，在元胞沟槽213内得到元胞沟槽绝缘氧化层215后，元胞沟槽绝缘氧化层215覆盖元胞沟槽213的侧壁以及底壁，元胞沟槽213内未被元胞沟槽绝缘氧化层215填充的区域位置形成元胞沟槽第一多晶硅填充孔216，元胞沟槽第一多晶硅填充孔216的深度小于元胞沟槽2013的深度。
同理，在终端沟槽214内得到终端沟槽绝缘氧化层211后，未被终端沟槽绝缘氧化层211填充的区域位置能形成终端沟槽多晶硅填充孔217。终端沟槽绝缘氧化层211的厚度与元胞沟槽绝缘氧化层215的厚度相同。
步骤3、在上述N型漂移层201上方进行导电多晶硅填充，以得到填满元胞沟槽第一多晶硅填充孔216的元胞沟槽多晶硅填充体218以及填满终端沟槽多晶硅填充孔217的终端沟槽导电多晶硅212；
如图4所示，元胞沟槽多晶硅填充体218位于元胞沟槽213内，沟槽终端导电多晶硅212位于终端沟槽214内。
步骤4、对上述元胞沟槽多晶硅填充体218进行刻蚀，以得到位于元胞沟槽213下部的沟槽内下层多晶硅体205以及位于元胞沟槽213上部的刻蚀定位孔219，所述刻蚀定位孔219位于沟槽内下层多晶硅体205的正上方；
如图5所示，对元胞沟槽多晶硅填充体218进行刻蚀时，取出元胞沟槽多晶硅填充体218的上部区域，元胞沟槽多晶硅填充体218剩余的下部形成沟槽内下层多晶硅体205，刻蚀定位孔219即为去除元胞沟槽多晶硅填充体218上部后形成的区域。
步骤5、利用上述刻蚀定位孔219对元胞沟槽213内的上部进行刻蚀，以得到与沟槽内下层多晶硅体205对应的沟槽内下绝缘氧化层204以及位于元胞沟槽213内上部的上部槽体220，所述上部槽体220的宽度与元胞沟槽213的宽度相一致；
如图6所示，利用刻蚀定位孔219对元胞沟槽213内的上部刻蚀时，去除刻蚀定位孔219外圈的元胞沟槽绝缘氧化层215，则元胞沟槽213内剩余的元胞沟槽绝缘氧化层215形成沟槽内下绝缘氧化层204，沟槽内下绝缘氧化层204位于沟槽内下层多晶硅体205对应，沟槽内下层多晶硅体205的顶端裸露。在沟槽内下层多晶硅体205上方的元胞沟槽绝缘氧化层215全去除后，得到上部槽体220的宽度与元胞沟槽213的宽度相一致。
步骤6、在上述上部槽体220内设置绝缘氧化层，以得到覆盖上部槽体220侧壁以及底壁的沟槽内上绝缘氧化层206以及元胞沟槽第二多晶硅填充孔221；
如图7所示，沟槽内上绝缘氧化层206的厚度小于沟槽内下绝缘氧化层204的厚度，元胞沟槽第二多晶硅填充孔221的宽度大于元胞沟槽第一多晶硅填充孔216的宽度。
步骤7、在上述元胞沟槽第二多晶硅填充孔221内进行导电多晶硅填充，以得到填满元胞沟槽第二多晶硅填充孔221的沟槽内上层多晶硅体207，沟槽内上层多晶硅体207通过沟槽内上绝缘氧化层206与沟槽内下层多晶硅体205绝缘隔离，沟槽内上层多晶硅体207的宽度大于沟槽内下层多晶硅体205的宽度；
如图8所示，沟槽内上层多晶硅体207的上端部与N型漂移层203的上表面，沟槽内上层多晶硅体207的上端部裸露。
步骤8、在上述N型漂移层203内制备P型基区208，所述P型基区208位于元胞沟槽213的外侧并与元胞沟槽213的侧壁接触，邻近终端保护区的元胞沟槽213外侧的P型基区2085与终端保护区内邻近元胞区的终端沟槽214的侧壁接触；
如图9所示，通过本技术领域常用技术手段，制备得到P型基区208，P型基区208从N型漂移层203的上表面往下延伸，P型基区208位于沟槽内上层多晶硅体207底端的上方，具体制备得到P型基区208的工艺过程为本技术领域人员所熟知，此处不再赘述。
步骤9、在上述相邻元胞沟槽213间侧壁上方的P型基区208内设置N+源区209，N+源区209与相应元胞沟槽213的侧壁接触；
如图10所示，采用本技术领域常用的技术手段制备得到N+源区209，N+源区209仅分布相邻元胞沟槽213间侧壁上方的P型基区208内，具体制备得到N+源区209的工艺过程为本技术领域人员所熟知，此处不再赘述。
步骤10、在上述N型漂移层203上方设置源极金属213以及栅极金属，所述源极金属213与P型基区208、P型基区208内的N+源区209、沟槽内下层多晶硅体205以及终端沟槽导电多晶硅212欧姆接触；栅极金属与沟槽内上层多晶硅体207欧姆接触。
本发明实施例中，为了能形成MOSFET器件的源电极以及栅电极，可以在N型漂移层203上方设置源极金属210以及栅极金属，具体设置源极金属210、栅极金属的过程以及实现引出等工艺过程均可以采用先用常用工艺方式实现，具体不再赘述，如图11所示。具体实施时，源极金属210与栅极金属间相互隔离，源极金属210、栅极金属与N型漂移层203间可以通过绝缘介质层等绝缘隔离，MOSFET器件元胞区内的有源元胞通过源极金属210连接成一体。
此外，还需要在N+衬底201的下表面设置漏极结构，通过所述漏极结构能形成MOSFET器件的漏电极，具体形成漏电极的工艺过程以及漏极结构的具体形式均可以选择或参考现有的材料，此处不再赘述。

Claims (9)

1.一种能节省终端面积的屏蔽栅MOSFET器件，包括位于半导体基板上的元胞区以及终端保护区，元胞区位于半导体基板的中心区，终端保护区位于元胞区的外圈且终端保护区环绕包围元胞区；所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；元胞区内的有源元胞采用沟槽结构，在元胞沟槽内设置屏蔽栅结构；在所述元胞沟槽侧壁外上方设有第二导电类型基区，所述第二导电类型基区位于第一导电类型漂移层内且与相应的元胞沟槽侧壁接触；在相邻元胞沟槽间侧壁外上方的第二导电类型基区均设置第一导电类型源区，第一导电类型源区与相应元胞沟槽的侧壁接触；其特征是：
在终端保护区内设置至少一个终端沟槽，所述终端沟槽位于第一导电类型漂移层内且终端沟槽的宽度大于元胞沟槽的宽度，在所述终端沟槽的侧壁以及底壁设置终端沟槽绝缘氧化层，并在设置终端沟槽绝缘氧化层的终端沟槽内填充终端沟槽导电多晶硅，终端沟槽导电多晶硅通过终端沟槽绝缘氧化层与终端沟槽的侧壁以及底壁绝缘隔离；
邻近元胞区的终端沟槽与邻近终端保护区的元胞沟槽侧壁外上方的第二导电类型基区接触，在第一导电类型漂移层上方设置源极金属，所述源极金属与第二导电类型基区、第二导电类型基区内的第一导电类型源区以及终端沟槽导电多晶硅欧姆接触。
2.根据权利要求1所述的能节省终端面积的屏蔽栅MOSFET器件，其特征是：所述终端沟槽与元胞沟槽为同一工艺制造层，元胞沟槽、终端沟槽在第一导电类型漂移层内的深度为3μm～6μm。
3.根据权利要求1所述的能节省终端面积的屏蔽栅MOSFET器件，其特征是：所述屏蔽栅结构包括沟槽内下层多晶硅体以及沟槽内上层多晶硅体，所述沟槽内下层多晶硅体的外圈通过沟槽内下绝缘氧化层与元胞沟槽的侧壁以及底壁绝缘隔离，沟槽内上层多晶硅体的外圈通过沟槽内上绝缘氧化层与元胞沟槽的侧壁以及沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；
沟槽内上层多晶硅体与第一导电类型漂移层上方的栅极金属欧姆接触，沟槽内下层多晶硅体与第一导电类型漂移层上方的源极金属欧姆接触。
4.根据权利要求1所述的能节省终端面积的屏蔽栅MOSFET器件，其特征是：在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。
5.根据权利要求3所述的能节省终端面积的屏蔽栅MOSFET器件，其特征是：所述沟槽内下绝缘氧化层与终端沟槽绝缘氧化层的厚度相同。
6.一种能节省终端面积的屏蔽栅MOSFET器件的制备方法，其特征是，所述屏蔽栅MOSFET器件的制备方法包括如下步骤：
步骤1、提供具有第一导电类型的半导体基板，所述半导体基板包括第一导电类型衬底以及位于所述第一导电类型衬底上方的第一导电类型漂移层；选择性地掩蔽和刻蚀第一导电类型漂移层，以在第一导电类型漂移层内得到所需的元胞沟槽以及终端沟槽，所述终端沟槽的宽度大于元胞沟槽的宽度；
步骤2、在上述元胞沟槽、终端沟槽内填充绝缘氧化层，以在元胞沟槽内得到元胞沟槽绝缘氧化层以及元胞沟槽第一多晶硅填充孔，在终端沟槽内得到终端沟槽绝缘氧化层以及终端沟槽多晶硅填充孔；
步骤3、在上述第一导电类型漂移层上方进行导电多晶硅填充，以得到填满元胞沟槽第一多晶硅填充孔的元胞沟槽多晶硅填充体以及填满终端沟槽多晶硅填充孔的终端沟槽导电多晶硅；
步骤4、对上述元胞沟槽多晶硅填充体进行刻蚀，以得到位于元胞沟槽下部的沟槽内下层多晶硅体以及位于元胞沟槽上部的刻蚀定位孔，所述刻蚀定位孔位于沟槽内下层多晶硅体的正上方；
步骤5、利用上述刻蚀定位孔对元胞沟槽内的上部进行刻蚀，以得到与沟槽内下层多晶硅体对应的沟槽内下绝缘氧化层以及位于元胞沟槽内上部的上部槽体，所述上部槽体的宽度与元胞沟槽的宽度相一致；
步骤6、在上述上部槽体内设置绝缘氧化层，以得到覆盖上部槽体侧壁以及底壁的沟槽内上绝缘氧化层以及元胞沟槽第二多晶硅填充孔；
步骤7、在上述元胞沟槽第二多晶硅填充孔内进行导电多晶硅填充，以得到填满元胞沟槽第二多晶硅填充孔的沟槽内上层多晶硅体，沟槽内上层多晶硅体通过沟槽内上绝缘氧化层与沟槽内下层多晶硅体绝缘隔离，沟槽内上层多晶硅体的宽度大于沟槽内下层多晶硅体的宽度；
步骤8、在上述第一导电类型漂移层内制备第二导电类型基区，所述第二导电类型基区位于元胞沟槽的外侧并与元胞沟槽的侧壁接触，邻近终端保护区的元胞沟槽外侧的第二导电类型基区与终端保护区内邻近元胞区的终端沟槽的侧壁接触；
步骤9、在上述相邻元胞沟槽间侧壁上方的第二导电类型基区内设置第一导电类型源区，第一导电类型源区与相应元胞沟槽的侧壁接触；
步骤10、在上述第一导电类型漂移层上方设置源极金属以及栅极金属，所述源极金属与第二导电类型基区、第二导电类型基区内的第一导电类型源区、沟槽内下层多晶硅体以及终端沟槽导电多晶硅欧姆接触；栅极金属与沟槽内上层多晶硅体欧姆接触。
7.根据权利要求6所述能节省终端面积的屏蔽栅MOSFET器件的制备方法，其特征是：在第一导电类型衬底与第一导电类型漂移层间设有第一导电类型辅助层，所述第一导电类型辅助层分别邻接第一导电类型衬底与第一导电类型漂移层，第一导电类型辅助层的厚度为10μm～20μm。
8.根据权利要求6所述能节省终端面积的屏蔽栅MOSFET器件的制备方法，其特征是：在第一导电类型漂移层内，元胞沟槽的深度与终端沟槽的深度相一致，元胞沟槽的深度为3μm～6μm。
9.根据权利要求6所述能节省终端面积的屏蔽栅MOSFET器件的制备方法，其特征是：所述半导体基板的材料包括硅。
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