CN207217547U - 一种提高耐压的屏蔽栅mosfet终端结构 - Google Patents

Abstract

本实用新型涉及半导体器件领域，尤其是一种提高耐压的屏蔽栅MOSFET终端结构。本实用新型包括N型衬底和形成于N型衬底上的N型外延层，N型外延层包含有元胞区和终端区，终端区中形成有至少一个终端区晶体管单元，终端区晶体管单元包括形成于N型外延层中的终端区沟槽，终端区沟槽内形成有多晶硅栅极结构，多晶硅栅极结构与终端区沟槽之间形成厚氧层，终端区沟槽的底部连接有P型半导体。P型半导体的存在可以有效增加终端区沟槽深度，优化终端区沟槽底部掺杂，并结合底部N型辅助层，从而在现有的工艺能力条件下，进一步提高屏蔽栅MOSFET的耐压范围，拓展其应用领域。

Description

一种提高耐压的屏蔽栅MOSFET终端结构

技术领域

本实用新型属于半导体器件领域，尤其是一种提高耐压的屏蔽栅MOSFET终端结构。

背景技术

VDMOSFET(高压功率MOSFET)可以通过减薄漏端漂移区的厚度来减小导通电阻，然而，减薄漏端漂移区的厚度就会降低器件的击穿电压，因此在VDMOSFET中，提高器件的击穿电压和减小器件的导通电阻是一对矛盾，屏蔽栅MOSFET结构采用在沟槽300内引入了两个垂直的poly场版，这不仅使得器件在漂移区内引入了两个新的电场峰值，增大了器件的击穿电压BV，而且使得器件垂直漏场板周围形成了一层浓度更大的积累层，降低了导通电阻。由于这种新型器件纵向栅、漏场板之间存在的垂直场板使得影响器件开关速度的栅漏电容值部分转化为器件的栅源电容以及漏源电容。从而使N型区在高掺杂浓度下实现高的击穿电压，从而同时获得低导通电阻和高击穿电压，打破传统功率MOSFET导通电阻的理论极限。

屏蔽栅MOSFET结构具有导通损耗低，栅极电荷低，开关速度快，器件发热小，能效高的优点，产品可广泛用于个人电脑、笔记本电脑、上网本或手机、照明(高压气体放电灯)产品以及电视机(液晶或等离子电视机)和游戏机等高端消费电子产品的电源或适配器。

对于屏蔽栅MOSFET结，耐压主要由深槽结构的下面的栅极结构的厚氧柱来承担，但是工艺能力的限制，往往限制了继续往高压/超高压方向的发展。

因此，提供一种屏蔽栅MOSFET结构及其制作方法，以进一步提升高压MOSFET器件耐压能力实属必要。

实用新型内容

本实用新型的目的是克服现有技术存在的缺陷，提供一种提高耐压的屏蔽栅MOSFET终端结构，提高超结MOSFET耐压能力。

本实用新型解决其技术问题所采用的技术方案是：一种提高耐压的屏蔽栅MOSFET终端结构，包括N型衬底和形成于所述N型衬底上的N型外延层，所述N型外延层包含有元胞区和终端区，其特征在于：所述终端区中形成有至少一个终端区晶体管单元，所述终端区晶体管单元包括形成于所述N型外延层中的终端区沟槽，所述终端区沟槽内形成有多晶硅栅极结构，所述多晶硅栅极结构与所述终端区沟槽之间形成厚氧层，所述终端区沟槽的底部连接有P型半导体。

所述元胞区中形成有至少一个元胞区晶体管单元，所述元胞区晶体管单元包括形成于所述N型外延层中的元胞区沟槽，所述元胞区沟槽内形成有分立的上层多晶硅栅极结构和下层多晶硅栅极结构，所述上层多晶硅栅极结构与所述元胞区沟槽之间形成薄氧绝缘层，所述下层多晶硅栅极结构与所述元胞区沟槽之间形成厚氧绝缘层，所述元胞区沟槽的两侧分别有P型基区，其中一个所述P型基区内设有N+型源区，所述N+型源区上设有源极金属层，所述上层多晶硅栅极结构的上顶面设有栅极金属层。

所述P型半导体的厚度为1-5微米。

所述P型半导体的宽度大于或等于所述终端区沟槽的宽度。

所述终端区沟槽和所述元胞区沟槽的深度均为3-6微米。

所述N型外延层包括从下至上依次设置在所述N型衬底上的第一外延层和第二外延层，且所述第一外延层的厚度范围是10-20微米。

本实用新型的提高耐压的屏蔽栅MOSFET终端结构的有益效果是：本实用新型包括N型衬底和形成于N型衬底上的N型外延层，N型外延层包含有元胞区和终端区，终端区中形成有至少一个终端区晶体管单元，终端区晶体管单元包括形成于N型外延层中的终端区沟槽，终端区沟槽内形成有多晶硅栅极结构，多晶硅栅极结构与终端区沟槽之间形成厚氧层，终端区沟槽的底部连接有P型半导体。P型半导体的存在可以有效增加终端区沟槽深度，优化终端区沟槽底部掺杂，并结合底部N型辅助层，从而在现有的工艺能力条件下，进一步提高屏蔽栅MOSFET的耐压范围，拓展其应用领域。

附图说明

下面结合附图和具体实施方式对本实用新型作进一步详细的说明。

图1是本实用新型的整体结构示意图；

图2是N型外延层上设置终端区沟槽和元胞区沟槽示意图；

图3是形成P型半导体结构示意图；

图4是形成厚氧层和厚氧绝缘层示意图；

图5是填充多晶硅栅极结构示意图；

图6是形成下层多晶硅栅极结构示意图；

图7是元胞区沟槽中填充的厚氧至与多晶硅栅极结构齐平示意图；

图8是形成薄氧绝缘层示意图；

图9是形成上层多晶硅栅极结构示意图；

图10是形成P型基区和N+型源区示意图；

图11是形成源极金属层和栅极金属层示意图；

其中：N型衬底1、N型外延层2、元胞区21、元胞区沟槽211、上层多晶硅栅极结构212、下层多晶硅栅极结构213、薄氧绝缘层214、厚氧绝缘层215、P型基区216、N+型源区217、源极金属层218、栅极金属层219、终端区22、终端区沟槽221、多晶硅栅极结构222、厚氧层223和P型半导体224。

具体实施方式

在本实用新型的描述中，需要理解的是，术语“径向”、“轴向”、“上”、“下”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。在本实用新型的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“设置”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体连接；可以是直接相连，也可以通过中间媒介间接相连。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。

如图1所示，本实用新型一种提高耐压的屏蔽栅MOSFET终端结构，它包括N型衬底1和形成于N型衬底1上的N型外延层2，N型外延层2包含有元胞区21和终端区22；

其中，终端区22中形成有至少一个终端区晶体管单元，终端区晶体管单元包括形成于N型外延层2中的终端区沟槽221，终端区沟槽221内形成有多晶硅栅极结构222，多晶硅栅极结构222与终端区沟槽221之间形成厚氧层223，终端区沟槽223的底部连接有P型半导体224。

元胞区21中形成有至少一个元胞区晶体管单元，元胞区晶体管单元包括形成于N型外延层中的元胞区沟槽211，元胞区沟槽211内形成有分立的上层多晶硅栅极结构212和下层多晶硅栅极结构213，上层多晶硅栅极结构212与元胞区沟槽211之间形成薄氧绝缘层214，下层多晶硅栅极结构213与元胞区沟槽211之间形成厚氧绝缘层215，元胞区沟槽211的两侧分别有P型基区216，其中一个P型基区216内设有N+型源区217，N+型源区217上设有源极金属层218，上层多晶硅栅极结构212的上顶面设有栅极金属层219。

上述实施例中，N型外延层2纵向包括从下至上依次设置在N型衬底1上的第一外延层23(即N型辅助层)和第二外延层(即N型漂移层)，且第一外延层23的厚度范围是10-20微米。

上述P型半导体224的存在可以有效增加终端区沟槽221深度，优化终端区沟槽221底部掺杂，并结合底部第一外延层23(即N型辅助层)，从而在现有的工艺能力条件下，进一步提高屏蔽栅MOSFET的耐压范围，拓展其应用领域。

上述实施例中，N型衬底21为N型重掺杂衬底，N型外延层2为N型轻掺杂外延层。

上述实施例中，终端区沟槽221底端连接有P型半导体224。

上述实施例中，P型半导体224的厚度为1-5微米。

上述实施例中，P型半导体224的宽度大于或等于终端区沟槽221区宽度。

上述实施例中，终端区沟槽221深度为3-6微米。

上述实施例中，第一外延层23的厚度范围是10-20微米。

本实用新型结构的制作过程包括以下步骤：

S1：如图2所示，采用一自下而上依次包括N型衬底21及第一外延层23的半导体基片，并在第一外延层23表面上形成第二外延层24，然后在第二外延层24上进行刻蚀，形成终端区沟槽221和元胞区沟槽211；上述在第二外延层24上进行刻蚀，形成终端区沟槽221和元胞区沟槽211是本领域常用的技术手段，故不再详述。

S2：如图3所示，在终端区22的底端进行P型杂质注入，形成间隔排列的P型半导体224；

S3：如图4所示，在终端区沟槽221中填充厚氧，形成厚氧层223；在元胞区沟槽21中填充厚氧，形成厚氧绝缘层215；

S4：如图5所示，在终端区沟槽221中填充多晶硅栅极结构222；

S5：如图6所示，刻蚀元胞区21的元胞区沟槽211中填充的多晶硅栅极结构至硅表面1.2微米左右，形成下层多晶硅栅极结构213；

S6：如图7所示，刻蚀元胞区21的元胞区沟槽211中填充的厚氧至与多晶硅栅极结构齐平；

S7：如图8所示，刻蚀元胞区21的元胞区沟槽211中，厚氧与多晶硅栅极结构的顶端生长薄氧，形成薄氧绝缘层214；

S8：如图9所示，刻蚀元胞区21的元胞区沟槽211中，在薄氧绝缘层214上端填充多晶硅栅极结构至硅表面，形成上层多晶硅栅极结构212，形成上层多晶硅栅极结构212与下层多晶硅栅极结构213通过薄氧绝缘层214绝缘隔离；

S9：如图10所示，在元胞区21硅表面注入B，能量60kev，剂量1E13，并高温扩散形成P型基区216；然后在元胞区21硅表面注入P，能量60kev，剂量1E15，并低温扩散形成N+型源区217；

上述注入B硼元素和注入P磷元素为本领域技术人员常用的技术手段，故不再详述。

S10：如图11所示，在硅表面制作源极金属层218(即源区金属电极)和栅极金属层219(栅极电极)。

应当理解，以上所描述的具体实施例仅用于解释本实用新型，并不用于限定本实用新型。由本实用新型的精神所引伸出的显而易见的变化或变动仍处于本实用新型的保护范围之中。

Claims (7)

1.一种提高耐压的屏蔽栅MOSFET终端结构，包括N型衬底(1)和形成于所述N型衬底(1)上的N型外延层(2)，所述N型外延层(2)包含有元胞区(21)和终端区(22)，其特征在于：所述终端区(22)中形成有至少一个终端区晶体管单元，所述终端区晶体管单元包括形成于所述N型外延层(2)中的终端区沟槽(221)，所述终端区沟槽(221)内形成有多晶硅栅极结构(222)，所述多晶硅栅极结构(222)与所述终端区沟槽(221)之间形成厚氧层(223)，所述终端区沟槽(221)的底部连接有P型半导体(224)。

2.根据权利要求1所述的一种提高耐压的屏蔽栅MOSFET终端结构，其特征在于：所述元胞区(21)中形成有至少一个元胞区晶体管单元，所述元胞区晶体管单元包括形成于所述N型外延层(2)中的元胞区沟槽(211)，所述元胞区沟槽(211)内形成有分立的上层多晶硅栅极结构(212)和下层多晶硅栅极结构(213)，所述上层多晶硅栅极结构(212)与所述元胞区沟槽(211)之间形成薄氧绝缘层(214)，所述下层多晶硅栅极结构(213)与所述元胞区沟槽(211)之间形成厚氧绝缘层(215)，所述元胞区沟槽(211)的两侧分别有P型基区(216)，其中一个所述P型基区(216)内设有N+型源区(217)，所述N+型源区(217)上设有源极金属层(218)，所述上层多晶硅栅极结构(212)的上顶面设有栅极金属层(219)。

3.根据权利要求1所述的一种提高耐压的屏蔽栅MOSFET终端结构，其特征在于：所述P型半导体(224)的厚度为1-5微米。

4.根据权利要求1所述的一种提高耐压的屏蔽栅MOSFET终端结构，其特征在于：所述P型半导体(224)的宽度大于或等于所述终端区沟槽(221)的宽度。

5.根据权利要求3所述的一种提高耐压的屏蔽栅MOSFET终端结构，其特征在于：所述P型半导体(224)的宽度大于或等于所述终端区沟槽(221)的宽度。

6.根据权利要求2所述的一种提高耐压的屏蔽栅MOSFET终端结构，其特征在于：所述终端区沟槽(221)和所述元胞区沟槽(211)的深度均为3-6微米。

7.根据权利要求1或2或3或4或5或6所述的一种提高耐压的屏蔽栅MOSFET终端结构，其特征在于：所述N型外延层(2)包括从下至上依次设置在所述N型衬底(1)上的第一外延层(23)和第二外延层(24)，且所述第一外延层(23)的厚度范围是10-20微米。