CN208548354U - 集成电阻区的vdmos器件 - Google Patents

Abstract

本实用新型涉及一种集成电阻区的VDMOS器件，其在元胞沟槽之间设置第一导电类型欧姆接触区以及第一导电类型体区，在栅介质层内注入电荷，在VDMOS正向导通状态下，栅介质层与第一导电类型体区形成积累层，元胞沟槽沟槽之间不存在第二导电类体区，导通电阻将大幅降低。在体二极管导通状态下，在注入少量的少子电荷后，第一导电类型欧姆接触区以及第一导电类型体区即可导通，从而降低体二极管的正向导通压降，此时导电机制以单极型为主，第一导电类型漂移区中少数载流子浓度较低，极大地提高了体二极管的反向恢复特性。在VDMOS阻断状态下，栅介质层中的电荷能形成耗尽区，与现有的VDMOS结构相比，其耐压不变。

Description

集成电阻区的VDMOS器件

技术领域

本实用新型涉及一种VDMOS器件，尤其是一种集成电阻区的VDMOS器件，属于VDMOS器件的技术领域。

背景技术

VDMOS是功率半导体中应用最广泛的一类功率器件，它具有输入阻抗高、易驱动、开关速度快、热稳定性好等优点。在低压领域，槽栅型VDMOS器件因消除了JFET区电阻且具有更小的元胞尺寸，从而具有更低的比导通电阻而被广泛采用。

超结MOSFET是近年来出现的一种重要的功率器件，它的基本原理是电荷平衡原理，通过在普通功率MOSFET的漂移区中引入超结结构，大大改善了普通MOSFET的导通电阻与击穿电压之间的折中关系，因而在功率系统中获得了广泛的应用。基本的超结结构为交替的P柱和N柱，并且P柱、N柱严格满足电荷平衡。在反向偏压下，由于横向电场和纵向电场的相互作用，P柱区和N柱区将完全耗尽，耗尽区内纵向电场分布趋于均匀，因而理论上击穿电压仅仅依赖于耐压层的厚度，与掺杂浓度无关，因为耐压层掺杂浓度可以提高将近一个数量级，从而有效地降低了器件的导通电阻。

沟槽栅VDMOS在导通状态下，可等效为由漏极至源极的电阻，不考虑漏极和源极接触电阻时，VDMOS导通电阻RON主要包括以下部分：源区电阻(RN+)，沟道电阻(RCH)，积累层电阻(RA)，漂移区电阻(RD)和衬底电阻(RSUB)。对于高压VDMOS器件，由于漂移区掺杂浓度低，漂移区较长，漂移区电阻(RD)占比较高。但对于中低压VDMOS和超结VDMOS器件，由于漂移区掺杂浓度较大，沟道电阻(RCH)占比较高，如何降低沟道电阻电阻成了减小导通电阻RON的关键。

在VDMOS应用过程中，通常需要工作于第三象限(N-MOSFET)或第四象限(P-MOSFET)，如电压调节模组VRM(Voltage Regulator Module)和H桥电机控制电路。以P-MOSFET为例，传统VDMOS可工作于第二和第四象限，其内部结构集成有PIN体二极管。所集成的PIN体二极管由于PN结内建电势Vbi(室温下Si基器件约0.7V，4H-SiC器件约2.5～3.0V)，因此其导通压降高，Si基器件不低于0.7V，4H-SiC基器件不低于2.5V。此外，在体二极管导通时，由于大注入效应，导致漂移区中存在大量的电子-空穴对，在二极管反向恢复过程中，需要将电子-空穴对抽取出，从而导致其开关速度慢，反向恢复损耗大，极大地限制了电路的工作频率。为提高二极管的开关速度，通常采用电子辐照或集成肖特基二极管的方式。但电子辐照会提高VDMOS导通电阻、同时其电子辐照热稳定性差，特性易退化。而集成肖特基二极管，在高温条件下，泄露电流大。

为进一步解决肖特基二极管的反偏泄露电流大的问题，提出集成MOS二极管，采用MOS栅极控制二极管的开通或关断，如公开号为CN107924950A的文件，其公开了MOS二极管具有MOS沟道电阻，MOS二极管元胞结构复杂，尺寸较大，同时需要调整MOS二极管的阈值电压，其工艺、结构复杂。

发明内容

本实用新型的目的是克服现有技术中存在的不足，提供一种集成电阻区的VDMOS器件，其结构紧凑，能有效降低VDMOS的导通电阻，降低VDMOS体二极管正向导通压降，改善体二极管的反向恢复特性，降低VDMOS的功耗。

按照本实用新型提供的技术方案，所述集成电阻区的VDMOS器件，包括半导体基板以及位于所述半导体基板中心的元胞区，所述半导体基板包括第一导电类型漂移区以及位于所述第一导电类型漂移区上部的第二导电类型体区；

在所述VDMOS器件的截面上，元胞区包括若干元胞，所述元胞包括两相邻的元胞沟槽，元胞沟槽位于第二导电类型体区内且元胞沟槽的槽底伸入所述第二导电类型体区下方的第一导电类型漂移区内；在元胞沟槽的内壁设置栅介质层，在设置栅介质层的元胞沟槽内填充栅极导电多晶硅；

在所述元胞沟槽之间设置第一导电类型欧姆接触区，所述第一导电类型欧姆接触区与元胞沟槽的外壁均接触，所述第一导电类型欧姆接触区与第一导电类型漂移区上方的源极金属层欧姆接触，所述源极金属层通过元胞沟槽槽口的绝缘介质层与栅极导电多晶硅绝缘隔离；在所述栅介质层内注入有电荷。

所述第二导电类型体区内设置第一导电类型源区以及第二导电类型源区，所述第一导电类型源区与元胞沟槽的外壁接触，第一导电类型源区位于元胞沟槽与第二导电类型源区的两侧，源极金属层与第一导电类型源区、第二导电类型源区欧姆接触。

在所述第一导电类型欧姆接触区的正下方还设置第一导电类型体区，第一导电类型体区的掺杂浓度小于第一导电类型欧姆接触区的掺杂浓度，第一导电类型体区与第一导电类型欧姆接触区接触，第一导电类型体区与元胞沟槽的外壁接触。

所述栅介质层内电荷的密度为1e11/cm²～1e13/cm²。

在所述第一导电类型漂移区的背面设置第一导电类型衬底，所述第一导电类型衬底与第一导电类型漂移区邻接，在所述第一导电类型衬底上设置漏极金属层，所述漏极金属层与第一导电类型衬底欧姆接触。

在所述第一导电类型漂移区内设置超结结构，所述超结结构包括若干交替分布的第一导电类型柱以及第二导电类型柱，第二导电类型柱位于元胞沟槽的正下方，且第二导电类型柱与元胞沟槽的槽底接触。

所述半导体基板的材料包括硅。

所述“第一导电类型”和“第二导电类型”两者中，对于N型功率VDMOS器件，第一导电类型指N型，第二导电类型为P型；对于P型功率VDMOS器件，第一导电类型与第二导电类型所指的类型与N型半导体器件正好相反。

本实用新型的优点：在元胞沟槽之间设置第一导电类型欧姆接触区以及第一导电类型体区，第一导电类型欧姆接触区与源极金属层欧姆接触，在栅介质层内注入所需的电荷，在VDMOS正向导通状态下，邻近第一导电类型体区的栅介质层形成积累层，元胞沟槽沟槽之间不存在第二导电类体区，因此与现有VDMOS相比，无沟道电阻。对于低压VDMOS和超结VDMOS，导通电阻将大幅降低。在体二极管导通状态下，在注入少量的少子电荷后，第一导电类型欧姆接触区以及第一导电类型体区即可导通，从而降低体二极管的正向导通压降，此时导电机制以单极型为主，第一导电类型漂移区中少数载流子浓度较低，极大地提高了体二极管的反向恢复特性。在VDMOS阻断状态下，栅介质层中的电荷能形成耗尽区，与现有的VDMOS结构相比，其耐压不变，降低VDMOS的功耗。

附图说明

图1为本实用新型的结构示意图。

图2为本实用新型的耐压原理图。

图3为本实用新型的VDMOS器件与现有沟槽型VDMOS耐压曲线的对比图。

图4为本实用新型的VDMOS器件与现有沟槽型VDMOS正向导通曲线的对比图。

图5为本实用新型的VDMOS器件与现有沟槽型VDMOS体二极管导通曲线的对比图。

图6为本实用新型的VDMOS器件与现有沟槽型VDMOS体二极管反向恢复曲线的对比图。

图7为本实用新型的另一种结构示意图。

图8为本实用新型超结的VDMOS器件的示意图。

图9为图8中VDMOS器件的耐压原理图。

附图标记说明：1-源极金属层、2-绝缘介质层、3-P+源区、4-P+欧姆接触区、5-N+源区、6-N型体区、7-栅介质层、8-栅极导电多晶硅、9-P型漂移区、10-P+衬底、11-漏极金属层、12-P型体区以及13-N柱。

具体实施方式

下面结合具体附图和实施例对本实用新型作进一步说明。

如图1、图2和图7所示：为了能有效降低VDMOS的导通电阻，降低VDMOS体二极管正向导通压降，改善体二极管的反向恢复特性，降低VDMOS的功耗，以P型VDMOS器件为例，本实用新型包括半导体基板以及位于所述半导体基板中心的元胞区，所述半导体基板包括P型漂移区9以及位于所述P型漂移区9上部的N型体区6；

在所述VDMOS器件的截面上，元胞区包括若干元胞，所述元胞包括两相邻的元胞沟槽，元胞沟槽位于N型体区6内且元胞沟槽的槽底伸入所述N型体区6下方的P型漂移区9内；在元胞沟槽的内壁设置栅介质层7，在设置栅介质层7的元胞沟槽内填充栅极导电多晶硅8；

在所述元胞沟槽之间设置P+欧姆接触区4，所述P+欧姆接触区4与元胞沟槽的外壁均接触，所述P+欧姆接触区4与P型漂移区9上方的源极金属层1欧姆接触，所述源极金属层1通过元胞沟槽槽口的绝缘介质层2与栅极导电多晶硅8绝缘隔离；在所述栅介质层7内注入有电荷。

具体地，所述半导体基板的材料包括硅，当然，半导体基板还可以选用其他的常用的材料，具体可以根据需要进行选择，此处不再赘述。元胞区位于半导体基板的中心区，在元胞区的外圈设置终端保护区，利用终端保护区能对元胞区进行保护，终端保护区与元胞区之间的具体配合关系以及终端保护区的具体结构均可以根据需要进行选择设定，具体为本技术领域人员所熟知，此处不再赘述。

对于P型VDMOS器件，半导体基板包括P型漂移区9，在P型漂移区9内的上部设置N型体区6，N型体区6的厚度小于P型漂移区9的厚度。元胞区内包括若干元胞，元胞区内的元胞并联成一体。对于每个元胞，元胞包含两个元胞沟槽，元胞沟槽位于N型体区6内，元胞沟槽的槽底位于N型体区6下方的P型漂移区9内。栅介质层7覆盖在元胞沟槽的侧壁以及底壁，栅极导电多晶硅8填充在元胞沟槽内。所述栅介质层(栅介质层7具体可以采用二氧化硅)7内电荷的密度为1e11/cm²～1e13/cm²。具体实施时，可以采用现有常用的技术手段向栅介质层7注入所需的电荷，具体注入电荷的过程为本技术领域人员所熟知，此处不再赘述。

P+欧姆接触区4的掺杂浓度大于P型漂移区9的掺杂浓度，P+欧姆接触区4位于两元胞沟槽之间，P+欧姆接触区4与元胞沟槽上部的外侧壁接触，P+欧姆接触区4在P型漂移区9内的深度小于N型体区6的深度。在P型漂移区9正面的正上方设置源极金属层1，所述源极金属层1与P+欧姆接触区4欧姆接触。绝缘介质层2覆盖元胞沟槽的槽口，源极金属层1通过绝缘介质层2与栅极导电多晶硅8绝缘隔离，绝缘介质层2可以采用常用的绝缘材料。

此外，所述N型体区6内设置P+源区3以及N+源区5，所述P+源区3与元胞沟槽的外壁接触，P+源区3位于元胞沟槽与N+源区5的两侧，源极金属层1与P+源区3、N+型源区5欧姆接触。P+源区3、N+源区5在N型体区6内的深度相一致，P+源区3的深度与P+欧姆接触区4的深度相一致。利用源极金属层1能形成VDMOS器件的源电极。具体实施时，在P型漂移区9的上方还设置栅极金属层，所述栅极金属层与栅极导电多晶硅8欧姆接触，利用栅极金属层能形成VDMOS器件的栅电极，栅极金属层并未在图中示出，栅极金属层在P型漂移区9上方的位置等均可以采用现有常用的方式，具体为本技术领域人员所熟知，此处不再赘述。

进一步地，在所述P+欧姆接触区4的正下方还设置P型体区12，P型体区12的掺杂浓度小于P+欧姆接触区4的掺杂浓度，P型体区12与P+欧姆接触区4接触，P型体区12与元胞沟槽的外壁接触。

本实用新型实施例中，P型体区12位于两元胞沟槽之间，P型体区12与两侧元胞沟槽的外侧壁接触，P型体区12位于元胞沟槽槽底的上方，P型体区12的掺杂浓度小于P+欧姆接触区4的掺杂浓度。

进一步地，在所述P型漂移区9的背面设置P+衬底10，所述P+衬底10与P型漂移区9邻接，在所述P+衬底10上设置漏极金属层11，所述漏极金属层11与P+衬底10欧姆接触。

本实用新型实施例中，P+衬底10的掺杂浓度大于P型漂移区9的掺杂浓度，P+衬底10与P型漂移区9邻接，漏极金属层11与P+衬底10欧姆接触，利用漏极金属层11能形成VDMOS器件的漏电极。

如图3、图4、图5和图6所示，为本实用新型的VDMOS器件与现有沟槽型VDMOS的对比仿真示意图，其中，本实用新型的VDMOS器件与现有沟槽型VDMOS器件中，元胞的大小为2μm，P型漂移区9的厚度为6.5μm，元胞沟槽的深度为2μm，栅介质层7的厚度为100nm，本实用新型VDMOS器件中栅介质层7中电荷的密度为6e11/cm²。在仿真中，具体的电压等均与现有相同，具体为本技术领域人员相一致，此处不再赘述。仿真结果表明，本实用新型的VDMOS器件与具有相同尺寸、相同器件参数的传统沟槽栅VDMOS结构相比，击穿电压基本相同，如图3所示。本实用新型VDMOS器件的导通电阻RON更低，如图4所示。本实用新型体二极管导通压降更低，如图5所示。本实用新型体二极管反向恢复时间，反向电流峰值，反向恢复电荷更低，如图6所示。

如图8和图9所示，在所述P型漂移区9内设置超结结构，所述超结结构包括若干交替分布的P柱以及N柱13，N柱13位于元胞沟槽的正下方，且N柱13与元胞沟槽的槽底接触。

本实用新型实施例中，在P型漂移区9还可以设置超结结构，即得到超结的VDMOS器件，超结结构包括交替分布的P柱以及N柱13，N柱13位于元胞沟槽的正下方，N柱13与元胞沟槽的槽底接触。对于具有超结结构的VDMOS，元胞区的具体结构与上述相同，具体可以参考上述的说明，此处不再赘述。

本实用新型实施例中，在VDMOS正向导通状态下，邻近P型体区12的栅介质层7形成积累层，元胞沟槽沟槽之间不存在N型体区6，因此与现有VDMOS相比，无沟道电阻。对于低压VDMOS和超结VDMOS，本实用新型的导通电阻将大幅降低。在体二极管导通状态下，在注入少量的少子电荷后，P+欧姆接触区4以及P型体区12即可导通，从而降低体二极管的正向导通压降，此时导电机制以单极型为主，P型漂移区9中少数载流子浓度较低，极大地提高了体二极管的反向恢复特性。在VDMOS阻断状态下，栅介质层7中的电荷能形成耗尽区，与现有的VDMOS结构相比，其耐压不变。

如图1、图2、图7、图8和图9所示，区域I为沟槽型VDMOS的元胞区域，区域II为本实用新型中集成的电阻区域。具体工作时，当通过栅极金属层使得栅极导电多晶硅8和源极金属层1接零点位，漏极金属层11接负压，即VGS＝0V，VDS<0V时，由于栅介质层7中存在正电荷，会耗尽夹在元胞沟槽中间的P型体区12，在区域II的P+欧姆接触区4下方形成耗尽层，从而阻断电子通道，如图2所示。随着VDS负电压的增加，耗尽区向漏极金属层11一侧扩展，可以保证耐压与现有VDMOS器件相同。

当通过栅极金属层使得栅极导电多晶硅8接负压，而源极金属层1接零点位，漏极金属层11接负压，即VGS<0V，VDS<0V时，在VGS负压较小时，VDMOS器件的N型体区6无法反型，无法导通；对于区域II，VGS负压不足以抵消掉栅介质层7中的正电荷，P+欧姆接触区4下方的耗尽层依然存在，VDMOS无法导通。随着VGS负压的增加，|VGS|>|VTH|，VDMOS的N型体区6反型，形成自源极金属层1到漏极金属层11的空穴通道，器件导通；对于区域II，VGS负压抵消掉栅介质层7中的正电荷，在沟槽侧壁形成空穴积累层，器件导通，由于区域II不存在沟道电阻，而是积累层和一定宽度的漂移区电阻，因此，可降低VDMOS器件导通电阻。

当通过栅极金属层使得栅极导电多晶硅8，而源极金属层1接零电位，漏极金属层1接正压，即VGS＝0V，VDS>0V时，在VDS正压较小时，区域Ⅰ内的PIN二极管和区域II中的P+欧姆接触区4、P型体区12都无法导通。随着VDS正压逐步增大，少量空穴由漏极金属层11注入P型漂移区9，补偿了区域II中的负电荷，耗尽区消失，区域II形成自漏极金属层11到源极金属层1的空穴通道，VDMOS器件导通，此时，区域I内的PIN二极管(所述的PIN二极管为是N型体区6与P型漂移区9形成)并未完全导通，主要导电机制为单极导电。若VDS进一步增加，区域I内的PIN二极管导通，主要导电机制为双极导电。

Claims (7)

1.一种集成电阻区的VDMOS器件，包括半导体基板以及位于所述半导体基板中心的元胞区，所述半导体基板包括第一导电类型漂移区以及位于所述第一导电类型漂移区上部的第二导电类型体区；

在所述VDMOS器件的截面上，元胞区包括若干元胞，所述元胞包括两相邻的元胞沟槽，元胞沟槽位于第二导电类型体区内且元胞沟槽的槽底伸入所述第二导电类型体区下方的第一导电类型漂移区内；在元胞沟槽的内壁设置栅介质层，在设置栅介质层的元胞沟槽内填充栅极导电多晶硅；其特征是：

在所述元胞沟槽之间设置第一导电类型欧姆接触区，所述第一导电类型欧姆接触区与元胞沟槽的外壁均接触，所述第一导电类型欧姆接触区与第一导电类型漂移区上方的源极金属层欧姆接触，所述源极金属层通过元胞沟槽槽口的绝缘介质层与栅极导电多晶硅绝缘隔离；在所述栅介质层内注入有电荷。

2.根据权利要求1所述的集成电阻区的VDMOS器件，其特征是：所述第二导电类型体区内设置第一导电类型源区以及第二导电类型源区，所述第一导电类型源区与元胞沟槽的外壁接触，第一导电类型源区位于元胞沟槽与第二导电类型源区的两侧，源极金属层与第一导电类型源区、第二导电类型源区欧姆接触。

3.根据权利要求1所述的集成电阻区的VDMOS器件，其特征是：在所述第一导电类型欧姆接触区的正下方还设置第一导电类型体区，第一导电类型体区的掺杂浓度小于第一导电类型欧姆接触区的掺杂浓度，第一导电类型体区与第一导电类型欧姆接触区接触，第一导电类型体区与元胞沟槽的外壁接触。

4.根据权利要求1所述的集成电阻区的VDMOS器件，其特征是：所述栅介质层内电荷的密度为1e11/cm²～1e13/cm²。

5.根据权利要求1所述的集成电阻区的VDMOS器件，其特征是：在所述第一导电类型漂移区的背面设置第一导电类型衬底，所述第一导电类型衬底与第一导电类型漂移区邻接，在所述第一导电类型衬底上设置漏极金属层，所述漏极金属层与第一导电类型衬底欧姆接触。

6.根据权利要求1所述的集成电阻区的VDMOS器件，其特征是：在所述第一导电类型漂移区内设置超结结构，所述超结结构包括若干交替分布的第一导电类型柱以及第二导电类型柱，第二导电类型柱位于元胞沟槽的正下方，且第二导电类型柱与元胞沟槽的槽底接触。

7.根据权利要求1所述的集成电阻区的VDMOS器件，其特征是：所述半导体基板的材料包括硅。