CN108231878A - 一种双向沟槽栅电荷存储型igbt及其制作方法 - Google Patents
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Abstract
一种双向沟槽栅电荷存储型IGBT，属于半导体功率器件技术领域。通过加宽传统沟槽栅结构并采用侧墙栅电极结构形成位于基区下方的台面(mesa)结构以及引入屏蔽沟槽结构，本发明在实现了器件对称的正/反向导通与关断特性的同时增大了载流子注入增强效应，改善了正向导通压降Vceon和关断损耗Eoff之间的折中；缓解了沟槽底部尖角处的电场集中效应，有效提高了器件的击穿电压；降低了器件的栅电容进而提高了器件的开关速度、降低了器件的开关损耗和对栅驱动电路能力的要求；避免了N型电荷存储层掺杂浓度和厚度对器件耐压的限制；降低了饱和电流密度，改善了器件的短路安全工作区；且有效抑制了器件导通时的EMI效应。此外，本发明提供的制作方法与传统CSTBT的制作方法兼容。
Description
技术领域
本发明属于功率半导体器件技术领域，特别涉及一种双向沟槽栅电荷存储型绝缘栅双极型晶体管(Bi-directional CSTBT)。
背景技术
绝缘栅双极型晶体管(IGBT)是在功率MOSFET、BJT和SCR/GTO等的研究基础上，于20世纪70年代末80年代初通过在功率MOSFET结构的背面衬底引入PN结而发明并实现量产的。导通时器件背面PN结引入的电导调制效应使IGBT成为一种MOS场效应晶体管和双极结型晶体管(BJT)复合的新型电力电子器件，也可以等效为双极结型晶体管(BJT)驱动的MOSFET。IGBT结合了MOSFET和BJT二者的特点：不仅具有功率MOSFET的输入阻抗高、控制功率小、易于驱动、开关频率高的优点，而且具有BJT的导通电流大、导通损耗小、稳定性好的优点。由于其优越的器件性能和可靠性，IGBT已成为中高功率电力电子领域的主流功率开关器件，被广泛应用于交通、通信、家用电器及航空航天等各个领域。
从IGBT发明以来，人们一直致力于朝着低损耗，开关速度快，高可靠性和低噪声的方向改善IGBT的性能，经过三十几年的发展业界已相继推出数代IGBT产品。尽管各生产厂商在产品代数划分上迥异，但最新一代产品的结构基本相同：沟槽栅+场阻断/轻穿通/软穿通(FS/LPT/SPT)结构+薄片加工技术+发射极载流子浓度增强技术。最初的非穿通(NPT)型IGBT结构具有对称的正/反向阻断特性，但是其低掺杂的厚漂移区导致器件导通压降很大，使得器件的导通特性较差。后来，在集电区和漂移区之间引入掺杂浓度较高的场阻止(FS)层，在保证同等耐压条件下减薄了漂移区的厚度，从而改善了IGBT器件的导通特性。但是较高掺杂浓度的FS层的缺点在于会降低器件的反向阻断电压，限制了器件在交流应用领域的范围。在需要IGBT具有逆阻能力的应用场合，不得不串联一个高压二极管实现反向耐压，这增加了成本，降低了系统的性能和可靠性。之后，随着沟槽技术的发展和成熟，行业采用沟槽(Trench)栅IGBT结构代替平面栅IGBT结构，从而消除了平面栅IGBT结构的JFET区电阻，进而获得更好的导通特性和更高的MOS沟道密度，使得器件的特性获得显著提高。进一步，人们采取了不同措施来改善漂移区的载流子浓度分布，从而改善正向导通压降(Vceon)和关断损耗(Eoff)之间的折中关系。现代IGBT利用两种主要方法来改善正向导通压降和关断损耗之间的折衷关系：正面注入增强(IE)效应和背面场阻止(FS)技术。考虑到短路的要求，人们开发了具有宽沟槽或浮空P型体区的IGBT结构。然而，宽沟道IGBT具有大的弥勒电容(CGC)和栅电荷(QG)值。较低的CGC对于加快开关过程、降低开关损耗以及防止在高dV/dt瞬态下栅的误开启非常重要；而QG决定了栅极驱动电路所需的驱动能力，降低QG对于减小栅极驱动电路的尺寸和成本以及栅极驱动损耗是至关重要的。另一方面，具有浮空P型体区的IGBT可以提供相对较低的CGC，但是具有非常差的导通EMI噪声可控性。为了抑制EMI噪声，开发了具有独立的浮空P型体区或微P型体区的IGBT结构，但是这又以增加导通损耗Eon或更高的CGC为代价。其他可以提供低CGC的IGBT结构是在N沟道IGBT结构的P型基区下方引入较高掺杂浓度和较大厚度的载流子存储(CS)层，这种结构被称为沟槽栅电荷存储型绝缘栅双极型晶体管(CSTBT)。此外，N型电荷存储层在P型基区下方引入了空穴势垒，使得器件靠近发射极端的空穴浓度大大提升，而根据电中性要求将大大增加此处电子浓度，以此改善整个N-漂移区的载流子浓度分布，增强N-漂移区的电导调制效应，使IGBT获得了更低的正向导通压降以及更优的正向导通压降与关断损耗的折中关系。并且，随着N型电荷存储层的掺杂浓度和厚度越大，CSTBT的电导调制效应改善越大，器件的正向导通特性也就越好。
电能变换是很多电力电子应用的一个基本步骤，是电力装置的基本功能之一，根据负载要求的不同，电力装置可以完成交流到直流(AC-DC)，直流到交流(DC-AC)，直流到直流(DC-DC)和交流到交流(AC-AC)的变换。AC-AC的变换可以采用间接变换即AC-DC-AC方式，也可以采用直接变换即AC-AC的方式。在传统的AC-DC-AC间接变换系统中，需要有大容值的连接电容(电压型变换)或大感值的连接电感(电流型变换)将两部分相对独立的变换系统相连，这类系统体积大，成本高。此外，电容和电感的使用寿命远低于功率器件，这严重影响了系统的可靠性及使用年限。AC-AC直接转换系统避免了传统AC-DC-AC系统中连接电容或电感的使用，但要求功率开关具有双向开关能力。因而，双向开关的开发一直是交流电力变换装置的研究热点，早期的双向开关采用配备了外部强制换流电路的晶闸管。目前双向开关采用得最为广泛的半导体器件是IGBT，由于传统IGBT只具有单向导通和单向阻断的功能，具有双向导通双向阻断功能的IGBT双向开关主要的构成方式有：二极管桥式、共集电极式和共发射极式。后来逆阻型IGBT(RB-IGBT)出现，此类器件具有较大的承受反向电压的能力，使得双向开关可以简化成简单的反并联结构，省去了两个快恢复二极管。但是，以上开关方案都属于组合式开关，需要大量功率芯片，增加了系统成本，此外系统内部各芯片间需要大量连线、较复杂的组合方式增强了系统内部的寄生效应，影响系统可靠性。
在此背景下，为了解决上述问题并实现产品的集成化，业界通过使用键合技术或者双面光刻的方法进行双向IGBT芯片的研制。随着硅-硅键合技术的发展，近几年人们提出了将两个相同的沟槽MOS结构背对背键合在一起成功地在单一芯片中实现了如图1所示具有双向导通及双向阻断功能的双向CSTBT(Bi-directional CSTBT)，双向IGBT的产生极大地缩减了装置的成本，减小了电路的杂散参数。相比于传统单向IGBT，通过控制正、背面栅电压，该双向IGBT可实现对称的正、反向IGBT导通与关断特性。此外，该结构在正面P型基区5和N型漂移区9之间以及背面P型基区25和N型漂移区9之间对称的分别采用了一层比N型漂移区9掺杂浓度高的正面N型电荷存储层6和正面电荷存储N型层26，一方面较于NPT型双向IGBT结构减薄了N-漂移区厚度，降低了漂移区电阻，进而减小了正向导通压降并提高了开关速度，另一方面在任一方向工作时该双向IGBT均为具有载流子存贮层和电场阻止层的IGBT结构，显著提高了器件的性能。此外，该结构采用沟槽栅IGBT结构消除了平面栅IGBT结构的JFET区电阻，进而获得更高了的MOS沟道密度，使得器件的特性获得显著提高。对于图1所示的结构，在正向或反向IGBT工作时，由于作为载流子存贮层的较高掺杂浓度和一定厚度的正面N型电荷存储层6及背面N型电荷存储层26的存在使IGBT器件靠近发射极端的载流子浓度分布得到了极大的改善，提高了N型漂移区的电导调制，改善了整个N型漂移区的载流子浓度分布，使IGBT获得了低的正向导通压降和改善的正向导通压降和关断损耗的折中。
但是，随着电荷存储层掺杂浓度的不断提高，会造成CSTBT器件击穿电压显著降低，这限制了电荷存储层的掺杂浓度和厚度；同时为了避免阈值电压变化，CS层的掺杂分布也必须得到很好的控制。如图1所示的传统双向CSTBT器件结构采用了Trench+FS+CS结构，而为了有效屏蔽N型电荷存储层的不利影响，主要采用如下两种方式：
(1)、加深沟槽栅额深度，通常情况下，沟槽栅的深度大于N型电荷存储层的结深；
(2)、减小元胞宽度，即提高MOS结构沟道密度以获得尽可能小的沟槽栅间距。
但是，上述手段的实施仍然存在明显缺陷：方式(1)的实施会增加栅极-发射极电容和栅极-集电极电容，而IGBT的开关过程本质上就是对栅极电容进行充/放电的过程，故此，栅极电容的增加会使得充/放电时间增长，进而造成开关速度降低。因而，深的沟槽栅将会降低器件开关速度、增加器件开关损耗，影响到器件导通压降和开关损耗的折中特性。而方式(2)的实施一方面会增大器件的栅极电容，导致器件开关速度降低、开关损耗增大，影响器件导通压降与开关损耗的折中特性；另一方面，沟道密度过大还将导致器件的饱和电流密度增加，从而使得器件短路安全工作区(SCSOA)变差。此外，沟槽栅结构中所用栅氧层通常是通过一次热氧化形成在沟槽中，这样为了保证一定的阈值电压就要求整个栅氧化层的厚度较小。然而，器件中MOS电容的大小与栅氧化层的厚度成反比，这样会导致传统CSTBT器件中的栅极电容显著增加，另外，沟槽底部的电场集中效应也会降低器件的击穿电压，造成器件的可靠性较差。
发明内容
鉴于上文所述，本发明的目的在于：针对现有技术存在的不足，提供一种双向沟槽栅电荷存储型IGBT及其制作方法，通过加宽传统沟槽栅结构并采用侧墙栅电极结构形成位于基区下方的台面(mesa)结构，以及引入屏蔽电荷存储层电场的屏蔽沟槽结构，从而在避免电荷存储层掺杂浓度和厚度对器件耐压性能的限制的同时，达到了提高器件击穿电压、改善器件正向导通压降Vceon与关断损耗Eoff之间的折中关系，提高器件的开关性能，改善器件短路安全工作区；此外，本发明提出的制备方法与传统双向沟槽栅电荷存储型IGBT的制作方法兼容。
为了实现上述目的，本发明提供如下技术方案：
一方面，本发明提供一种双向沟槽栅电荷存储型IGBT，其四分之一元胞结构包括分别设置在第二导电类型半导体漂移区9正面和背面的MOS结构；其特征在于：正面MOS结构包括正面发射极金属1、正面隔离介质层2、正面沟槽栅结构、正面屏蔽沟槽结构、正面第二导电类型半导体发射区3、正面第一导电类型半导体发射区4、正面第一导电类型半导体基区5和正面第二导电类型半导体电荷存储层6；背面MOS结构包括背面发射极金属21、背面隔离介质层22、背面沟槽栅结构、背面屏蔽沟槽结构、背面第二导电类型半导体发射区23、背面第一导电类型半导体发射区24、背面第一导电类型半导体基区25和背面第二导电类型半导体电荷存储层26；
所述正面MOS结构中，正面第二导电类型半导体电荷存储层6位于所述正面第二导电类型半导体漂移区9的顶层；所述正面第一导电类型半导体基区5位于正面第二导电类型半导体电荷存储层6的顶层；所述正面第一导电类型半导体发射区4和正面第二导电类型半导体发射区3相互独立且并列设置在正面第一导电类型半导体基区5的顶层；所述第二导电类型半导体漂移区9的顶层还具有沟槽栅结构和屏蔽沟槽结构；所述沟槽栅结构包括侧墙栅电极71及其周侧的栅介质层72，所述侧墙栅电极71向下穿过第二导电类型半导体发射区3和第一导电类型半导体基区5进入第二导电类型半导体电荷存储层6中，即侧墙栅电极71沿器件垂直方向延伸的深度小于第二导电类型半导体电荷存储层6的结深，侧墙栅电极71与第二导电类型半导体发射区3、第一导电类型半导体基区5和第二导电类型半导体电荷存储层6之间通过栅介质层72相连，所述沟槽栅结构沿第二导电类型半导体电荷存储层6顶层延伸的宽度大于第一导电类型半导体发射区4和第二导电类型半导体发射区3二者在第一导电类型半导体基区5顶层延伸的宽度，侧墙栅电极71的表面具有隔离介质层2；所述屏蔽沟槽结构包括屏蔽电极81及其周侧的屏蔽电极介质层82，所述屏蔽沟槽结构与所述沟槽栅结构沿器件顶层延伸的方向不一致，所述屏蔽电极81向下穿过第二导电类型半导体发射区3、第一导电类型半导体发射区4、第一导电类型半导体基区5和第二导电类型半导体电荷存储层6进入第二导电类型半导体漂移区9中，即屏蔽电极81沿器件垂直方向延伸的深度大于第二导电类型半导体电荷存储层6的结深，屏蔽电极81与第二导电类型半导体发射区3、第一导电类型半导体发射区4、第一导电类型半导体基区5、第二导电类型半导体电荷存储层6和第二导电类型半导体漂移区9之间通过屏蔽电极介质层82相连，屏蔽电极81与侧墙栅电极71通过栅介质层72或者屏蔽电极介质层82相连；隔离介质层2、屏蔽沟槽结构、第二导电类型半导体发射区3和第一导电类型半导体发射区4的上表面与发射极金属1相连，屏蔽电极81与发射极金属1等电位；所述背面MOS结构与所述正面MOS结构相同。
进一步地，正面MOS结构与背面MOS结构可以沿第二导电类型半导体漂移区9的横向中线镜像对称，也可以沿第二导电类型半导体漂移区9的横向中线交叉对称，即正面MOS结构与背面MOS结构关于器件中心点中心对称。
进一步地，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，则侧墙栅电极71、271沿x轴或z轴自器件一端延伸至另一端，屏蔽电极81、281沿z轴或者x轴自器件一端延伸至侧墙栅电极71、271侧面的栅介质层72、272，侧墙栅电极71、271与屏蔽电极81、281的延伸方向不一致。
进一步地，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，则屏蔽电极81、281沿x轴或z轴自器件一端延伸至另一端，侧墙栅电极71、271沿z轴或者x轴自器件一端延伸至屏蔽电极81、281侧面的屏蔽电极介质层82、282，屏蔽电极81、281与侧墙栅电极81、281的延伸方向不一致。进一步地，为提供更多负电荷屏蔽电荷存储层的电场，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，为了增强屏蔽沟槽结构对第二导电类型半导体电荷存储层的电场屏蔽作用、减小正向导通时发射极对漂移区过剩少数载流子的抽取面积、同时减小栅极电容，改善漂移区的载流子浓度分布，优选地，屏蔽电极81、281沿z轴方向的宽度大于栅电极71、271沿x轴方向的宽度。
进一步地，所述屏蔽电极介质层82、282的厚度大于所述栅介质层72、272的厚度。
进一步地，所述屏蔽沟槽结构下方还具有第一导电类型半导体层10、210；作为优选方式，第一导电类型半导体层10、210横向延伸至第二导电类型半导体电荷存储层6、26下方或者上方的第二导电类型半导体漂移区9中。
进一步地，器件所用半导体材料为Si、SiC、GaAs和GaN中任意一种或者多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
进一步地，沟槽内的栅电极为多晶硅、SiC、GaAs和GaN中任意一种或者多种，各部分可采用同种材料或者不同种材料相组合。
上述所有技术方案中，第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
另一方面，本发明提供一种双向沟槽栅电荷存储型IGBT的制作方法，其特征在于，包括如下步骤：
步骤一：制作两个相同的第二导电类型半导体漂移区9；
步骤二：通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在第二导电类型半导体漂移区9的正面制作第二导电类型半导体电荷存储层6、26及位于第二导电类型半导体电荷存储层6、26顶层的第一导电类型半导体基区5、25；
步骤三：采用相同的光刻、刻蚀、热氧化、淀积工艺，分别在两个第二导电类型半导体电荷存储层6、26上刻蚀形成第一沟槽，所述第一沟槽的深度大于第二导电类型半导体电荷存储层6、26的结深且沿器件顶层横向方向延伸；在第一沟槽内壁形成屏蔽电极介质层82、282，然后在沟槽内淀积屏蔽电极材料形成屏蔽电极81、281，所述屏蔽电极81、281及其周侧的屏蔽电极介质层82、282形成屏蔽沟槽结构；
步骤四：采用相同的工艺分别在两个第一导电类型半导体基区5、25、屏蔽电极81、281和屏蔽电极介质层82、282上表面形成低应力氮化物层；
步骤五：采用相同的光刻、刻蚀、热氧化、淀积工艺，分别在两个第二导电类型半导体电荷存储层6、26上刻蚀形成第二沟槽，所述第二沟槽的深度小于第二导电类型半导体电荷存储层6、26的结深且沿器件顶层纵向方向延伸，所述第二沟槽与所述第一沟槽互不相通；在第二沟槽内壁形成栅介质层72、272，然后在第二沟槽内淀积栅电极材料，并通过各向异性多晶硅回蚀工艺形成侧墙栅电极71、271，所述侧墙栅电极71、271与周侧的栅介质层72、272形成沟槽栅结构；
步骤六：采用相同的热氧化工艺，分别在两个侧墙栅电极71、271表面形成隔离介质层2、22；
步骤七：剥离表面覆盖的低应力氮化物层，采用相同的光刻、刻蚀、离子注入和高温退火工艺，分别在两个第一导电类型半导体基区5、25的顶层制作相互独立且并列设置的第一导电类型半导体发射区4、24和第二导电类型半导体发射区3、23，所述第二导电类型半导体发射区3、23一侧沿器件顶层横向方向通过栅介质层72、272与侧墙栅电极71、271相连，其另一侧沿器件顶层纵向方向通过屏蔽电极介质层82、282与屏蔽电极81、281相连，所述第一导电类型半导体发射区4、24一侧沿器件顶层纵向方向通过屏蔽电极介质层82、282与屏蔽电极81、281相连；
步骤八：表面淀积金属，采用相同的光刻、刻蚀工艺分别在隔离介质层2、22、第二导电类型半导体发射区3、23、第一导电类型半导体发射区4、24、屏蔽电极81、281和屏蔽电极介质层82、282上形成发射极金属1、21；
步骤九：翻转半导体器件，采用相同的工艺减薄半导体的厚度，然后将这两个完全相同的半导体片背对背采用键合工艺形成双向沟槽栅电荷存储型IGBT器件，至此完成器件的制备。
进一步地，形成屏蔽沟槽结构的步骤与形成第一导电类型半导体基区5、25及第二导电类型半导体电荷存储层6、26的步骤的顺序不分先后，二者可以互换，即本发明也可以先形成屏蔽沟槽结构再形成第一导电类型半导体基区5、25及第二导电类型半导体电荷存储层6、26。
进一步地，形成低应力氮化物层的步骤与形成第二导电类型半导体发射区3、23及第一导电类型半导体发射区4、24的步骤的顺序不分先后，二者可以互换，即本发明也可以先形成第二导电类型半导体发射区3、23及第一导电类型半导体发射区4、24再形成低应力氮化物层进而形成沟槽栅结构。
进一步地，通过改变挖槽方式，使得沟槽栅结构沿器件顶层从器件一端延伸至器件另一端且阻断屏蔽沟槽结构沿器件顶层的延伸或者屏蔽沟槽结构沿器件顶层从器件一端延伸至器件另一端且阻断沟槽栅结构沿器件顶层的延伸。
进一步地，器件所用半导体材料为Si、SiC、GaAs和GaN中任意一种或者多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
进一步地，沟槽内的栅电极为多晶硅、SiC、GaAs和GaN中任意一种或者多种，各部分可采用同种材料或者不同种材料相组合。
上述所有技术方案中，第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
运用本发明提出的器件结构提高了器件的综合性能，改善了器件的可靠性，下面详细阐述本发明器件设计的原理：
本发明在保证器件一定沟槽深度的情况下，通过在漂移区正面和背面对称设置MOS结构，通过在MOS结构中引入Fin-body结构并采用宽的沟槽栅结构，进而在基区下方形成台面(mesa)结构，宽的栅极沟槽和窄台面结构能够起到很好的载流子注入增强作用，从而改善漂移区的载流子浓度分布，改善正向导通压降Vceon和关断损耗Eoff之间的折中，同时采用侧墙栅电极结构，一方面能够保证足够小的栅极电容来维持良好的开关性能，同时也使得栅极与集电极的重叠面积大幅度减小，显著降低了密勒电容CGC和栅电荷QG，从而降低了导通损耗Eon和对栅驱动电路能力的要求，另一方面，侧墙栅电极的存在，使得宽的栅极沟槽内能够淀积金属形成场板(FP)结构，场板结构的引入能够降低峰值电场，缓解栅极沟槽底部尖角处的电场集中效应，进而有效提高器件的击穿电压，改善器件的可靠性，同时，场板(FP)结构的存在还能有效抑制器件导通时的EMI效应；本发明还引入了另一深沟槽结构(即屏蔽沟槽结构)来屏蔽电荷存储层的电场，屏蔽沟槽结构的槽深大于电荷存储层且沟槽内部的电极与发射极等电位，屏蔽沟槽结构对基区下方重掺杂的电荷存储层具有有效的电荷补偿作用，进而屏蔽了电荷存储层的电场，避免了电荷存储层掺杂浓度和厚度对器件耐压的限制；同时，该屏蔽沟槽结构的存在降低了器件的整体栅极电容，从而提高了器件的开关速度，降低了开关损耗和对栅驱动电路能力的要求，进一步改善了器件正向导通压降Vceon与关断损耗Eoff之间的折中；进一步的屏蔽沟槽结构的存在减小了正向导通时发射极对漂移区过剩少数载流子的抽取面积、在减小栅极电容的同时，改善了漂移区的载流子浓度分布，进一步改善器件正向导通压降Vceon与关断损耗Eoff之间的折中关系；本发明通过合理设计屏蔽沟槽结构与阻断沟槽栅结构之间的位置关系，使得屏蔽沟槽结构阻断沟槽栅结构，从而达到减小MOS结构的沟道密度，降低器件的饱和电流密度，改善器件的短路安全工作区(SCSOA)的目的。
本发明的有益效果是：
本发明在实现了器件对称的正/反向导通与关断特性的同时增大了载流子注入增强效应，改善了漂移区载流子浓度分布，改善了正向导通压降Vceon和关断损耗Eoff之间的折中；降低了峰值电场，缓解了沟槽底部尖角处的电场集中效应，有效提高了器件的击穿电压；降低了器件的栅电容尤其是密勒电容CGC以及栅电荷QG，提高了器件的开关速度、降低了器件的开关损耗和对栅驱动电路能力的要求；屏蔽了N型电荷存储层的电场，避免了N型电荷存储层掺杂浓度和厚度对器件耐压的限制；减小了MOS结构的沟道密度，降低了饱和电流密度，改善了器件的短路安全工作区(SCSOA)；有效抑制了器件导通时的EMI效应。此外，本发明提供的制作方法不需要增加额外的工艺步骤，与传统双向沟槽栅电荷存储型IGBT制作方法兼容。
附图说明
图1是传统双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构示意图；
图2是传统双向沟槽栅电荷存储型IGBT器件形成隔离介质层和发射极金属之前的结构示意图；
图3是传统双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿AB线的剖面示意图；
图4是本发明实施例1提供的一种双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构示意图；
图5是本发明实施例1提供的一种双向沟槽栅电荷存储型IGBT器件形成发射极金属之前的结构示意图；
图6是本发明实施例1提供的一种双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿AB线的剖面示意图；
图7是本发明实施例1提供的一种双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿CD线的剖面示意图；
图8是本发明实施例2提供的一种双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构示意图；
图9是本发明实施例2提供的一种双向沟槽栅电荷存储型IGBT器件形成发射极金属之前的结构示意图；
图10是本发明实施例2提供的一种双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿AB线的剖面示意图；
图11是本发明实施例2提供的一种双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿CD线的剖面示意图；
图12是本发明实施例3提供的一种双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构示意图；
图13是本发明实施例3提供的一种双向沟槽栅电荷存储型IGBT器件形成发射极金属之前的结构示意图；
图14是本发明实施例3提供的一种双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿AB线的剖面示意图；
图15是本发明实施例3提供的一种双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿CD线的剖面示意图；
图16是本发明实施例4提供的一种双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构示意图；
图17是本发明实施例4提供的一种双向沟槽栅电荷存储型IGBT器件形成发射极金属之前的结构示意图；
图18是本发明实施例4提供的一种双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿AB线的剖面示意图；
图19是本发明实施例4提供的一种双向沟槽栅电荷存储型IGBT器件的四分之一元胞结构沿CD线的剖面示意图；
图20是本发明实施例1的制造方法中形成屏蔽沟槽结构的沟槽后的四分之一元胞结构示意图；
图21是本发明实施例1的制造方法中形成屏蔽电极介质层后的四分之一元胞结构示意图；
图22是本发明实施例1的制造方法中形成屏蔽电极和低应力氮化物(Nitride)层后的四分之一元胞结构示意图；
图23是本发明实施例1的制造方法中形成沟槽栅结构的沟槽后的四分之一元胞结构示意图；
图24是本发明实施例1的制造方法中形成栅介质层后的四分之一元胞结构示意图；
图25是本发明实施例1的制造方法中形成栅电极后的四分之一元胞结构示意图；
图26是本发明实施例1的制造方法中形成侧墙栅电极后的四分之一元胞结构示意图；
图27是本发明实施例1的制造方法中形成隔离介质层后的四分之一元胞结构示意图；
图28是本发明实施例1的制造方法中形成N+发射区以及P+发射区后的四分之一元胞结构示意图；
图29是本发明实施例1的制造方法中形成发射极金属后的四分之一元胞结构示意图；
图30是本发明实施例1的制造方法中完成全部工序后的四分之一元胞结构示意图；
图31是本发明实施例3的制造方法中形成沟槽栅结构的沟槽后的四分之一元胞结构示意图；
图32是本发明实施例3的制造方法中形成栅介质层后的四分之一元胞结构示意图；
图33是本发明实施例3的制造方法中形成栅电极后的四分之一元胞结构示意图；
图34是本发明实施例3的制造方法中形成侧墙栅电极后的四分之一元胞结构示意图；
图35是本发明实施例3的制造方法中形成隔离介质层后的四分之一元胞结构示意图；
图36是本发明实施例3的制造方法中形成N+发射区以及P+发射区后的四分之一元胞结构示意图；
图37是本发明实施例3的制造方法中形成发射极金属后的四分之一元胞结构示意图；
图38是本发明实施例3的制造方法中完成全部工序后的四分之一元胞结构示意图；
图39是本发明实施例4的制造方法中形成沟槽栅结构的沟槽后的四分之一元胞结构示意图；
图40是本发明实施例4的制造方法中形成栅介质层后的四分之一元胞结构示意图；
图41是本发明实施例4的制造方法中形成栅电极后的四分之一元胞结构示意图；
图42是本发明实施例4的制造方法中形成侧墙栅电极后的四分之一元胞结构示意图；
图43是本发明实施例4的制造方法中形成隔离介质层后的四分之一元胞结构示意图；
图44是本发明实施例4的制造方法中形成屏蔽沟槽结构的沟槽后的四分之一元胞结构示意图；
图45是本发明实施例4的制造方法中形成P型层后的四分之一元胞结构示意图；
图46是本发明实施例4的制造方法中形成屏蔽沟槽的介质层后的四分之一元胞结构示意图；
图47是本发明实施例4的制造方法中形成屏蔽沟槽电极后的四分之一元胞结构示意图；
图48是本发明实施例4的制造方法中形成N+发射区以及P+发射区后的四分之一元胞结构示意图；
图49是本发明实施例4的制造方法中形成发射极金属后的四分之一元胞结构示意图；
图50是本发明实施例4的制造方法中完成全部工序后的四分之一元胞结构示意图；
图中：1为正面发射极金属，2为正面隔离介质层，3为正面N+发射区，4为正面P+发射区，5为正面P型基区，6为正面N型电荷存储层，71为正面侧墙栅电极，72为正面栅介质层，81为正面屏蔽电极，82为正面屏蔽电极介质层，9为N型漂移区，10为正面P型层，21为背面发射极金属，22为背面隔离介质层，23为背面N+发射区，24为背面P+发射区，25为背面P型基区，26为背面N型电荷存储层，271为背面侧墙栅电极，272为背面栅介质层，281为背面屏蔽电极，282为背面屏蔽电极介质层，210为背面P型层。
具体实施方式
下面结合说明书附图和具体实施例对本发明的原理和特性进行详细的阐述：
在附图中相同的标号表示相同或者相似的组件或者元素。本发明提供的双向沟槽栅电荷存储型IGBT器件可以是N沟道器件，也可以是P沟道器件，下面以N沟道器件为例进行说明，所属领域技术人员在公开N沟道器件的基础上能够清楚P沟道器件的结构及工作原理。
实施例1：
本实施例提供一种双向沟槽栅电荷存储型IGBT，其四分之一元胞如图4所示，沿AB线和A'B'线的剖面如图6和图7所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图4；
所述四分之一元胞包括分别设置在N型漂移区9正面和背面的MOS结构；其特征在于：正面MOS结构包括正面发射极金属1、正面隔离介质层2、正面沟槽栅结构、正面屏蔽沟槽结构、正面N+发射区3、正面P+发射区4、正面P型基区5和正面N型电荷存储层6；背面MOS结构包括背面发射极金属21、背面隔离介质层22、背面沟槽栅结构、背面屏蔽沟槽结构、背面N+发射区23、背面P型发射区24、背面P型基区25和背面N型电荷存储层26；
所述正面MOS结构中，正面N型电荷存储层6位于N型漂移区9的顶层；所述正面P型基区5位于正面N型电荷存储层6的顶层；所述正面P+发射区4和正面N+发射区3相互独立且并列设置在正面P型基区5的顶层；所述N型漂移区9的顶层还具有沟槽栅结构和屏蔽沟槽结构；所述屏蔽沟槽结构包括屏蔽电极81及其周侧的屏蔽电极介质层82，所述屏蔽电极81沿x轴方向延伸，从器件一端延伸至另一端，屏蔽电极81向下穿过N+发射区3、P+发射区4、P型基区5和N型电荷存储层6进入N型漂移区9中，即屏蔽电极81沿y轴方向延伸的深度大于N型电荷存储层6的结深，屏蔽电极81与N+发射区3、P+发射区4、P型基区5、N型电荷存储层6和N型漂移区9之间通过屏蔽电极介质层82相连，屏蔽电极81与侧墙栅电极71通过屏蔽电极介质层82相连；所述沟槽栅结构与所述屏蔽沟槽结构沿器件顶层的延伸方向不一致，所述沟槽栅结构包括侧墙栅电极71及其周侧的栅介质层72，所述侧墙栅电极71沿z轴方向延伸，从器件一端延伸至屏蔽电极介质层82，侧墙栅电极71向下穿过N+发射区3和P型基区5进入N型电荷存储层6中，即侧墙栅电极71沿y轴方向延伸的深度小于N型电荷存储层6的结深，侧墙栅电极71与N+发射区3、P型基区5和N型电荷存储层6之间通过栅介质层72相连，并且沟槽栅结构沿x轴方向的宽度大于P+发射区4和N+发射区3沿x轴方向延伸的宽度；侧墙栅电极71的表面具有隔离介质层2；隔离介质层2、屏蔽沟槽结构、N+发射区3和P+发射区4的上表面与发射极金属1相连，屏蔽电极81与发射极金属1等电位；所述背面MOS结构与所述正面MOS结构相同。
本实施例中，P+发射区4沿x轴方向的尺寸为1～5μm，沿y轴方向的尺寸即结深为0.1～0.3μm；所述P型基区5沿x轴方向的尺寸为2～10μm，沿y轴的尺寸即结深为0.3～1μm；所述N型电荷存储层6沿y轴的尺寸即结深为0.5～1μm；所述沟槽栅结构的槽深为0.6～1.8μm；所述屏蔽沟槽结构沿y轴的尺寸即槽深为4～8μm。
实施例2：
本实施例提供一种双向沟槽栅电荷存储型IGBT，其四分之一元胞如图8所示，沿AB线和A'B'线的剖面如图10和图11所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图8；
与实施例1相比，本实施的不同之处在于：在正面屏蔽沟槽结构的底部引入正面P型层10，正面P型层10与正面屏蔽电极81通过正面屏蔽电极介质层82连接，所述背面MOS结构的改进与所述正面MOS结构的改进相同，除此之外其余结构均与实施例1相同，本实施例中，正面P型层10的结深为0.5～1μm。作为优选实施方式，所述正面P型层10向两侧横向延伸至正面N型电荷存储层6下方的N型漂移区9中，以此来屏蔽正面N型电荷存储层6中负电荷的影响，并且进一步降低了栅极电容，同时也有助于改善了沟槽底部电场集中，提高了器件的击穿电压和可靠性。
实施例3：
本实施例提供一种双向沟槽栅电荷存储型IGBT，其四分之一元胞如图12所示，沿AB线和A'B'线的剖面如图14和图15所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图12；
与实施例2相比，本实施的不同之处在于：正面侧墙栅电极71沿z轴自器件一端延伸至另一端，即正面屏蔽沟槽结构上半部分被正面沟槽栅结构沿z轴方向截断，所述背面MOS结构的改进与所述正面MOS结构的改进相同，除此之外其余结构均与实施例2相同。
本实施例的正/背面侧墙栅电极71、271可以从器件两侧引出，减小了栅极连线，从而降低了寄生效应。
实施例4：
本实施例提供一种双向沟槽栅电荷存储型IGBT，其四分之一元胞如图16所示，沿AB线和A'B'线的剖面如图18和图19所示，以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，x，y，z轴的方向参见图16；
本实施例除了在工艺步骤上交换了沟槽栅结构和屏蔽沟槽结构的制作顺序，具体是先制作沟槽栅结构，然后制作屏蔽沟槽结构，并使得屏蔽沟槽结构沿x轴方向截断沟槽栅结构，除此之外其余结构均与实施例3相同。
实施例5：
本实施例提供了一种双向沟槽栅电荷存储型IGBT，其四分之一元胞结构与实施例1的不同之处在于：背面MOS结构与正面MOS结构沿N型漂移区9的横向中线交叉对称，其余结构均与实施例1相同。器件的性能也与实施例1相同。
实施例6：
本实施例以1200V电压等级的双向沟槽栅电荷存储型IGBT为例进行说明，根据本领域常识可根据实际需求制备不同性能参数的器件。
一种双向沟槽栅电荷存储型IGBT的制作方法，其特征在于，包括如下步骤：
步骤1：采用两个相同的N型轻掺杂单晶硅片作为器件的N型漂移区，所选硅片的厚度为300～600μm，掺杂浓度为1013～1014个/cm3；
步骤2：采用相同的工艺分别在两个硅片表面生长一层场氧化层，光刻得到有源区，再生长一层预氧化层，通过离子注入N型杂质制得N型电荷存储层，离子注入的能量为200～500keV，注入剂量为1013～1014个/cm2；再在N型电荷存储层上方通过离子注入P型杂质并退火处理制得P型基区，离子注入的能量为60～120keV，注入剂量为1013～1014个/cm2，退火温度为1100～1150℃，退火时间为10～30分钟，在P型基区顶层通过离子注入P型杂质并退火处理制得P+发射区，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，退火时间为20～30分钟；
步骤3：采用相同的工艺分别在两个硅片表面淀积厚度为700～1000nm的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区上刻蚀形成第一沟槽，第一沟槽从器件右端延伸至器件左端，且第一沟槽的深度大于N型电荷存储层6的结深，如附图20所示，；
步骤4：于1050℃～1150℃的O2气氛下，采用相同的工艺在两个硅片上的第一沟槽内壁分别形成介质层作为屏蔽电极介质层82，如附图21所示；而后于750℃～950℃下，在所述第一沟槽内淀积电极材料形成屏蔽电极81，本实施例采用多晶硅材料作为屏蔽电极材料，第一沟槽内的屏蔽电极81及其周侧的屏蔽电极介质层82形成屏蔽沟槽结构；
步骤5：采用相同的工艺在两个硅片上的P型基区5、屏蔽电极81和屏蔽电极介质层82上表面分别覆盖一层低应力氮化物(Nitride)，如附图22所示；
步骤6：采用相同的工艺分别在两个硅片表面淀积厚度为700～1000nm的TEOS保护层，光刻出窗口进行沟槽硅刻蚀，进而在N型漂移区9上刻蚀形成第二沟槽，如附图23所示，第二沟槽从器件的前端延伸至屏蔽电极介质层82，第二沟槽与第一沟槽空间上相互垂直且互不连通，二者通过屏蔽电极介质层82相连；所述第二沟槽的深度小于N型电荷存储层6的结深；
步骤7：于1050℃～1150℃的O2气氛下，采用相同的工艺在两个硅片上的第二沟槽内壁分别形成介质层作为栅介质层72，如附图24所示；而后于750℃～950℃下，在所述第二沟槽内淀积电极材料作为栅电极71，如附图25所示本实施例采用多晶硅材料作为栅电极材料；通过各向异性多晶硅回蚀工艺形成侧墙栅电极71，如附图,26所示，侧墙栅电极71及其周侧的栅介质层72形成沟槽栅结构；
步骤8：在器件表面淀积介质层，采用相同的工艺光刻、刻蚀工艺，在两个硅片上的侧面栅电极71表面分别形成隔离介质层2，如附图27所示；
步骤9：通过H3PO4湿法腐蚀剥离表面覆盖的低应力氮化物(Nitride)层如附图28所示；采用相同的工艺光刻、离子注入工艺，分别在两个硅片上的P型基区5顶层注入N型杂质和P型杂质，离子注入N型杂质的能量为30～60keV，注入剂量为1015～1016个/cm2，离子注入P型杂质的能量为60～80keV，注入剂量为1015～1016个/cm2，退火温度为900℃，时间为20～30分钟，制得相互接触且并列设置的N+发射区3和P+发射区4；如附图28所示，所述N+发射区3右侧沿器件顶层横向方向与栅介质层72相连，背面侧沿器件顶层纵向方向与屏蔽电极介质层82相连；所述P+发射区4的背面侧沿器件纵向方向与屏蔽电极介质层82相连；
步骤10：在器件表面淀积金属，并采用相同的工艺光刻、刻蚀工艺，在两个硅片上的隔离介质层2、N+发射区3、P+发射区4和屏蔽电极81和屏蔽电极介质层82上表面分别形成发射极金属1，如附图29所示；
步骤11：翻转硅片，采用相同的工艺减薄两个硅片的厚度，然后将这两个完全相同的半导体片背对背采用键合工艺形成双向沟槽栅电荷存储型IGBT器件，如附图30所示，至此完成器件的制备。
进一步地，可以交换步骤2和步骤3的顺序，即先形成屏蔽沟槽结构的步骤后再形成第一导电类型半导体基区5及第二导电类型半导体电荷存储层6。
进一步地，可以将步骤9放在步骤5之前，即离子注入形成N+发射区3和P+发射区4后再覆盖低应力氮化物(Nitride)，然后形成沟槽栅结构。
进一步地，如附图31～38所示，在步骤2中增加P型离子注入工艺，在屏蔽沟槽结构底部形成P型层10，所述P型层10向两侧横向延伸至N型电荷存储层6下方的N-漂移区9中即可形成实施例2所述结构。
更进一步地，如附图39～50所示，通过调整制作沟槽栅结构和制作屏蔽沟槽结构的工艺顺序，先制作沟槽栅结构然后制作阻断沟槽栅结构的屏蔽沟槽结构，并通过改变挖槽方式使得沟槽栅结构沿器件顶层从器件一端延伸至器件另一端阻断屏蔽沟槽结构沿器件顶层的延伸，即屏蔽沟槽结构上半部分被沟槽栅结构沿z轴方向截断，此时屏蔽沟槽结构和沟槽栅结构通过屏蔽沟槽介质层82隔离，进一步通过刻蚀工艺使得屏蔽沟槽结构的形状与沟槽栅结构的形状相近，即可形成实施例4所述结构。
进一步地，器件所用半导体材料为Si、SiC、GaAs和GaN中任意一种或者多种，各结构可采用同种半导体材料或者不同种半导体材料相组合。
进一步地，沟槽内的栅电极为多晶硅、SiC、GaAs和GaN中任意一种或者多种，各部分可采用同种材料或者不同种材料相组合。
以上为本发明的优选实施例，通过上述说明内容，本领域技术人员能够在不偏离本发明技术思想的范围内，进行多种多样的变更以及修改。因此本发明的技术性范围并不局限于说明书的内容，凡依本发明申请专利范围所作的均等变化与修饰，皆应属于本发明的涵盖范围。
Claims (9)
1.一种双向沟槽栅电荷存储型IGBT，其四分之一元胞结构包括分别设置在第二导电类型半导体漂移区(9)正面和背面的MOS结构；其特征在于：正面MOS结构包括正面发射极金属(1)、正面隔离介质层(2)、正面沟槽栅结构、正面屏蔽沟槽结构、正面第二导电类型半导体发射区(3)、正面第一导电类型半导体发射区(4)、正面第一导电类型半导体基区(5)和正面第二导电类型半导体电荷存储层(6)；背面MOS结构包括背面发射极金属(21)、背面隔离介质层(22)、背面沟槽栅结构、背面屏蔽沟槽结构、背面第二导电类型半导体发射区(23)、背面第一导电类型半导体发射区(24)、背面第一导电类型半导体基区(25)和背面第二导电类型半导体电荷存储层(26)；
所述正面MOS结构中，正面第二导电类型半导体电荷存储层(6)位于所述正面第二导电类型半导体漂移区(9)的顶层；所述正面第一导电类型半导体基区(5)位于正面第二导电类型半导体电荷存储层(6)的顶层；所述正面第一导电类型半导体发射区(4)和正面第二导电类型半导体发射区(3)相互独立且并列设置在正面第一导电类型半导体基区(5)的顶层；所述第二导电类型半导体漂移区(9)的顶层还具有沟槽栅结构和屏蔽沟槽结构；所述沟槽栅结构包括侧墙栅电极(71)及其周侧的栅介质层(72)，所述侧墙栅电极(71)向下穿过第二导电类型半导体发射区(3)和第一导电类型半导体基区(5)进入第二导电类型半导体电荷存储层(6)中，即侧墙栅电极(71)沿器件垂直方向延伸的深度小于第二导电类型半导体电荷存储层(6)的结深，侧墙栅电极(71)与第二导电类型半导体发射区(3)、第一导电类型半导体基区(5)和第二导电类型半导体电荷存储层(6)之间通过栅介质层(72)相连，所述沟槽栅结构沿第二导电类型半导体电荷存储层(6)顶层延伸的宽度大于第一导电类型半导体发射区(4)和第二导电类型半导体发射区(3)二者在第一导电类型半导体基区(5)顶层延伸的宽度，侧墙栅电极(71)的表面具有隔离介质层(2)；所述屏蔽沟槽结构包括屏蔽电极(81)及其周侧的屏蔽电极介质层(82)，所述屏蔽沟槽结构与所述沟槽栅结构沿器件顶层延伸的方向不一致，所述屏蔽电极(81)向下穿过第二导电类型半导体发射区(3)、第一导电类型半导体发射区(4)、第一导电类型半导体基区(5)和第二导电类型半导体电荷存储层(6)进入第二导电类型半导体漂移区(9)中，即屏蔽电极(81)沿器件垂直方向延伸的深度大于第二导电类型半导体电荷存储层(6)的结深，屏蔽电极(81)与第二导电类型半导体发射区(3)、第一导电类型半导体发射区(4)、第一导电类型半导体基区(5)、第二导电类型半导体电荷存储层(6)和第二导电类型半导体漂移区(9)之间通过屏蔽电极介质层(82)相连，屏蔽电极(81)与侧墙栅电极(71)通过栅介质层(72)或者屏蔽电极介质层(82)相连；隔离介质层(2)、屏蔽沟槽结构、第二导电类型半导体发射区(3)和第一导电类型半导体发射区(4)的上表面与发射极金属(1)相连，屏蔽电极(81)与发射极金属(1)等电位；所述背面MOS结构与所述正面MOS结构相同。
2.根据权利要求1所述的一种双向沟槽栅电荷存储型IGBT，其特征在于：以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，则侧墙栅电极(71、271)沿x轴或z轴自器件一端延伸至另一端，屏蔽电极(81、281)沿z轴或者x轴自器件一端延伸至侧墙栅电极(71、271)侧面的栅介质层(72、272)，侧墙栅电极(71、271)与屏蔽电极(81、281)的延伸方向不一致。
3.根据权利要求1所述的一种双向沟槽栅电荷存储型IGBT，其特征在于：以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，则屏蔽电极(81、281)沿x轴或z轴自器件一端延伸至另一端，侧墙栅电极(71、271)沿z轴或者x轴自器件一端延伸至屏蔽电极(81、281)侧面的屏蔽电极介质层(82、282)，屏蔽电极(81、281)与侧墙栅电极(71、271)的延伸方向不一致。
4.根据权利要求1所述的一种双向沟槽栅电荷存储型IGBT，其特征在于：以四分之一元胞任一拐点为原点建立三维坐标系，四分之一元胞的底面相交于所述拐点的两条边分别作为x轴和z轴，过所述拐点且垂直于所述底面的直线作为y轴，屏蔽电极沿z轴方向的宽度大于栅电极沿x轴方向的宽度。
5.根据权利要求1所述的一种双向沟槽栅电荷存储型IGBT，其特征在于：正面屏蔽沟槽结构的下方及背面屏蔽沟槽结构的上方还具有第一导电类型半导体层(10、210)；第一导电类型半导体层(10、210)横向延伸至第二导电类型半导体电荷存储层(6、26)下方或者上方的第二导电类型半导体漂移区(9)中。
6.根据权利要求1至5任一项所述的一种双向沟槽栅电荷存储型IGBT，其特征在于：第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
7.根据权利要求6所述的一种双向沟槽栅电荷存储型IGBT，其特征在于：正面MOS结构与背面MOS结构沿第二导电类型半导体漂移区(9)的横向中线镜像对称，也可以沿第二导电类型半导体漂移区(9)的横向中线交叉对称。
8.根据权利要求1所述的一种双向沟槽栅电荷存储型IGBT的制作方法，其特征在于：其特征在于，包括如下步骤：
步骤一：制作两个相同的第二导电类型半导体漂移区(9)；
步骤二：通过预氧化、光刻、刻蚀、离子注入和高温退火工艺，在第二导电类型半导体漂移区(9)的正面制作第二导电类型半导体电荷存储层(6、26)及位于第二导电类型半导体电荷存储层(6、26)顶层的第一导电类型半导体基区(5、25)；
步骤三：采用相同的光刻、刻蚀、热氧化、淀积工艺，分别在两个第二导电类型半导体电荷存储层(6、26)上刻蚀形成第一沟槽，所述第一沟槽的深度大于第二导电类型半导体电荷存储层(6、26)的结深且沿器件顶层横向方向延伸；在第一沟槽内壁形成屏蔽电极介质层(82、282)，然后在沟槽内淀积屏蔽电极材料形成屏蔽电极(81、281)，所述屏蔽电极(81、281)及其周侧的屏蔽电极介质层(82、282)形成屏蔽沟槽结构；
步骤四：采用相同的工艺分别在两个第一导电类型半导体基区(5、25)、屏蔽电极(81、281)和屏蔽电极介质层(82、282)上表面形成低应力氮化物层；
步骤五：采用相同的光刻、刻蚀、热氧化、淀积工艺，分别在两个第二导电类型半导体电荷存储层(6、26)上刻蚀形成第二沟槽，所述第二沟槽的深度小于第二导电类型半导体电荷存储层(6、26)的结深且沿器件顶层纵向方向延伸，所述第二沟槽与所述第一沟槽互不相通；在第二沟槽内壁形成栅介质层(72、272)，然后在第二沟槽内淀积栅电极材料，并通过各向异性多晶硅回蚀工艺形成侧墙栅电极(71、271)，所述侧墙栅电极(71、271)与周侧的栅介质层(72、272)形成沟槽栅结构；
步骤六：采用相同的热氧化工艺，分别在两个侧墙栅电极(71、271)表面形成隔离介质层(2、22)；
步骤七：剥离表面覆盖的低应力氮化物层，采用相同的光刻、刻蚀、离子注入和高温退火工艺，分别在两个第一导电类型半导体基区(5、25)的顶层制作相互独立且并列设置的第一导电类型半导体发射区(4、24)和第二导电类型半导体发射区(3、23)，所述第二导电类型半导体发射区(3、23)一侧沿器件顶层横向方向通过栅介质层(72、272)与侧墙栅电极(71、271)相连，其另一侧沿器件顶层纵向方向通过屏蔽电极介质层(82、282)与屏蔽电极(81、281)相连，所述第一导电类型半导体发射区(4、24)一侧沿器件顶层纵向方向通过屏蔽电极介质层(82、282)与屏蔽电极(81、281)相连；
步骤八：表面淀积金属，采用相同的光刻、刻蚀工艺分别在隔离介质层(2、22)、第二导电类型半导体发射区(3、23)、第一导电类型半导体发射区(4、24)、屏蔽电极(81、281)和屏蔽电极介质层(82、282)上形成发射极金属(1、21)；
步骤九：翻转半导体器件，采用相同的工艺减薄半导体的厚度，然后将这两个完全相同的半导体片背对背采用键合工艺形成双向沟槽栅电荷存储型IGBT器件，至此完成器件的制备。
9.根据权利要求1所述的一种双向沟槽栅电荷存储型IGBT的制作方法，其特征在于：第一导电类型半导体为P型半导体，第二导电类型半导体为N型半导体；或者第一导电类型半导体为N型半导体，第二导电类型半导体为P型半导体。
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