CN114388613A - 一种双向阻断功率mos器件及其制造方法 - Google Patents
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Abstract
本发明提供一种双向阻断功率MOS器件及其制造方法。通过离子注入或多次外延的工艺方式，从而实现正反向均可耐压的功率MOS器件。相比于传统BMS中采用对管或者双管串联的方式，本发明所提出的器件具有以下优点：第一，本发明所提出的器件相较于传统实现方式所占据的面积更小，因此可以实现更高的集成度；第二，本发明所提出的器件仅需单管即可实现双向阻断的功能，相较于传统的双管串联的实现方式，可以获得较低的比导通电阻，减小器件的功率损耗。
Description
技术领域
本发明属于半导体功率器件技术领域，主要涉及一种双向阻断功率MOS器件及其制造方法。
背景技术
功率MOSFET器件具有集成度高、导通电阻低、开关速度快、开关损耗小等特点。但传统的功率MOSFET因其结构的非对称性，无法实现双向阻断的特性，从而限制了功率MOSFET的应用。在诸如BMS(电池管理系统)等需要双向耐压的场合，单个的功率MOSFET无法满足需求。传统的解决方案是将两个功率MOSFET器件的漏极短接，串联使用，从而达到双向阻断的目的。然而，传统的解决方案将两个大面积的功率MOSFET串联起来，增大了器件的面积，极大地降低了系统集成度；其次，两个功率MOSFET器件的串联会导致电路的导通电阻的增大，从而增大了电路的功耗。
本发明为了解决传统的功率MOSFET无法双向阻断的问题，提供了一种双向阻断的功率MOS器件及其制造方法。本发明所提出的器件具有以下优点：第一，本发明所提出的器件与传统功率MOSFET器件相比，只需要一半甚至更小的面积即可实现双向阻断的目的，极大地提升了集成度；第二，本发明所提出的器件与传统功率MOSFET器件相比，仅需单管即可实现双向阻断的功能，相较于传统的双管串联的实现方式，可以获得较低的比导通电阻，减小器件的功率损耗。
发明内容
为了解决传统功率MOSFET所存在的问题，本发明提供了一种双向阻断功率MOS器件及其制造方法，通过高能离子注入或多次外延的方式，实现本发明所提出的器件结构。
为实现上述发明目的，本发明的技术方案如下：
一种双向阻断功率MOS器件，包括：
第一导电类型重掺杂衬底130，位于第一导电类型重掺杂衬底130上的第一导电类型轻掺杂外延100，位于第一导电类型轻掺杂外延100上方的第二导电类型轻掺杂基区200，位于第二导电类型轻掺杂基区200上方的第一导电类型轻掺杂区110，位于第一导电类型轻掺杂区110上方的第一导电类型重掺杂区120，位于第一导电类型轻掺杂区100上方的介质槽，位于介质槽内部的第一介质300，被第一介质300所包围的控制栅多晶硅10，位于控制栅多晶硅10上方同样被第一介质300所包围的多晶硅11，位于第一介质300上方的器件正面金属12，位于第一导电类型重掺杂衬底130下方的器件背面金属13。
本发明还提供一种双向阻断功率MOS器件，其为：
第一导电类型重掺杂衬底130，位于第一导电类型重掺杂衬底130上的第一导电类型轻掺杂区100，位于第一导电类型轻掺杂区100上方的第二导电类型轻掺杂基区200，位于第二导电类型轻掺杂基区200上方的第一导电类型轻掺杂区110，位于第一导电类型轻掺杂区110上方的第一导电类型重掺杂区120，位于第一导电类型轻掺杂外延100上方的介质槽，位于介质槽内部的第一介质300，被第一介质300所包围的控制栅多晶硅10，控制栅多晶硅10的上表面高于第二导电类型轻掺杂基区200的上表面，介质槽的深度比第二导电类型轻掺杂基区200下表面低；还包括位于第一介质300上方的器件正面金属12、位于第一导电类型重掺杂衬底130下方的器件背面金属13。
作为优选方式，控制栅多晶硅10的上表面高于第一导电类型重掺杂区120的下表面。
作为优选方式，器件正面金属12内部设有第二介质310，第二介质310底部和第一介质300接触；
并且/或者所述双向阻断功率MOS器件的耐压通过调整第一导电类型轻掺杂外延100以及第一导电类型轻掺杂区110的厚度来实现；
并且/或者所述双向阻断MOS器件的第二导电类型轻掺杂基区200与第一导电类型轻掺杂外延100以及第一导电类型轻掺杂区110的掺杂为均匀掺杂或为渐变掺杂，以获得更高的器件耐压；
并且/或者在第一导电类型轻掺杂外延100和第一导电类型轻掺杂区110内引入第二导电类型轻掺杂区220，形成超结结构，以降低器件的比导通电阻；
并且/或者所有重掺杂的掺杂浓度大于1E19 cm-3；
并且/或者所有轻掺杂的掺杂浓度小于1E18 cm-3。
作为优选方式，所述双向阻断功率MOS器件的多晶硅11的电位有多种接法：①单独引出接地；②不接电位浮空；③与第二导电类型轻掺杂基区200接相同电位；④与器件正面金属12接相同电位。
作为优选方式，所述双向阻断功率MOS器件的第二导电类型轻掺杂基区200的电位有多种接法：①单独引出接地；②不接电位浮空。
作为优选方式，所述双向阻断功率MOS器件的控制栅多晶硅10的形貌有多种：①字母n型，用于降低器件的控制栅多晶硅10与器件背面金属13之间的电容；②字母U型，用于降低器件的控制栅多晶硅10与器件正面金属12之间的电容；③字母H型，用于降低器件的控制栅多晶硅10与器件正面金属12之间的电容，以及降低器件的控制栅多晶硅10与器件背面金属13之间的电容；④分离型，控制栅多晶硅10被分成了两个部分，分别位于多晶硅11的左右两侧，用于降低器件的控制栅多晶硅10与器件正面金属12之间的电容，以及降低器件的控制栅多晶硅10与器件背面金属13之间的电容；
并且/或者所述双向阻断功率MOS器件的多晶硅11的形貌有多种：①梯形；②阶梯型；③分段矩形；所述双向阻断功率MOS器件的多晶硅11的形貌用于防止器件在多晶硅11上方的漂移区内由于电场集中而提前击穿，即可提升器件的耐压。
本发明还提供一种双向阻断功率MOS器件的制造方法，包括以下步骤：
步骤1，选择第一导电类型重掺杂衬底130，在第一导电类型重掺杂衬底130上生长第一导电类型轻掺杂外延100，在第一导电类型轻掺杂外延100上通过光刻、刻蚀工艺形成沟槽；
步骤2，在沟槽内生长第一介质300，再通过淀积的方式在沟槽内形成控制栅多晶硅10、隔离控制栅多晶硅10与多晶硅11的第一介质300、以及多晶硅11；
步骤3，通过一次或者多次离子注入在第一导电类型轻掺杂外延100内部形成第二导电类型轻掺杂基区200，通过一次或者多次离子注入在第一导电类型轻掺杂外延100的表面形成第一导电类型重掺杂区120；
步骤4，通过淀积、光刻以及刻蚀工艺形成第一介质300和接触孔，再通过淀积的方式形成器件正面金属12以及器件背面金属13。
本发明还提供第二种双向阻断功率MOS器件的制造方法，包括以下步骤：
步骤1，选择第一导电类型重掺杂衬底130，并在第一导电类型重掺杂衬底130上生长第一导电类型轻掺杂外延100，再生长第二导电类型轻掺杂基区200；
步骤2，在第二导电类型轻掺杂基区200上通过一次或者多次离子注入的方式形成第一导电类型轻掺杂区110；
步骤3，通过光刻、刻蚀工艺形成沟槽；在沟槽内生长第一介质300，再通过淀积的方式在沟槽内形成控制栅多晶硅10、隔离控制栅多晶硅10与多晶硅11的第一介质300、以及多晶硅11；
步骤4，通过一次或者多次离子注入，在第一导电类型轻掺杂外延100的表面形成第一导电类型重掺杂区120；
步骤5，通过淀积、光刻以及刻蚀工艺形成第一介质300和接触孔，再通过淀积的方式形成器件正面金属12以及器件背面金属13。
本发明还提供第三种双向阻断功率MOS器件的制造方法，包括以下步骤：
步骤1，选择第一导电类型重掺杂衬底130，并在第一导电类型重掺杂衬底130上生长第一导电类型轻掺杂外延100，再生长第二导电类型轻掺杂基区200，再生长第一导电类型轻掺杂区110；
步骤2，通过光刻、刻蚀工艺形成沟槽；在沟槽内生长第一介质300，再通过淀积的方式在沟槽内形成控制栅多晶硅10、隔离控制栅多晶硅10与多晶硅11的第一介质300、以及多晶硅11；
步骤3，通过一次或者多次离子注入，在第一导电类型轻掺杂外延100的表面形成第一导电类型重掺杂区120；
步骤4，通过淀积、光刻以及刻蚀工艺形成第一介质300和接触孔，再通过淀积的方式形成器件正面金属12以及器件背面金属13。
本发明的有益效果为：第一，本发明所提出的器件相较于传统实现方式所占据的面积更小，因此可以实现更高的集成度；第二，本发明所提出的器件仅需单管即可实现双向阻断的功能，相较于传统的双管串联的实现方式，可以获得较低的比导通电阻，减小器件的功率损耗。
附图说明
图1为传统漏极短接功率VDMOS器件结构图；
图2为传统漏极短接功率VDMOS器件等效电路；
图3为本发明实施例1提出的双向阻断功率MOS器件结构图；
图4为本发明实施例2提出的双向阻断功率MOS器件结构图；
图5为本发明实施例3提出的双向阻断功率MOS器件结构图；
图6为本发明实施例4的的工艺流程图；
图7为本发明实施例5的工艺流程图；
图8为本发明实施例6的工艺流程图；
图9为实施例1的Sentaurus TCAD仿真结构示意图；
图10为实施例1所对应结构的正反向阻断仿真曲线；
图11为实施例1所对应结构的转移特性仿真曲线；
图12为本发明实施例7提出的双向阻断功率MOS器件结构图。
图13为本发明实施例8对应的双向阻断功率MOS器件结构图。
图14为本发明实施例9对应的双向阻断功率MOS器件结构图。
图15为本发明实施例10对应的双向阻断功率MOS器件结构图。
图16为本发明实施例11对应的双向阻断功率MOS器件结构图。
图17为本发明实施例12对应的双向阻断功率MOS器件结构图。
图18为本发明实施例13对应的双向阻断功率MOS器件结构图。
图19为本发明实施例14对应的双向阻断功率MOS器件结构图。
图20为本发明实施例15对应的双向阻断功率MOS器件结构图。
图21为本发明实施例16对应的双向阻断功率MOS器件结构图。
附图标记说明：10为控制栅多晶硅；11为多晶硅；12为器件正面金属；13为器件背面金属；100为第一导电类型轻掺杂外延；110为第一导电类型轻掺杂区；120为第一导电类型重掺杂区；130第一导电类型重掺杂衬底；200为第二导电类型轻掺杂基区；210为第二导电类型重掺杂区；220为第二导电类型轻掺杂区；300为第一介质；310为第二介质。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图3所示，本实施例提供一种双向阻断功率MOS器件，包括：
第一导电类型重掺杂衬底130，位于第一导电类型重掺杂衬底130上的第一导电类型轻掺杂外延100，位于第一导电类型轻掺杂外延100上方的第二导电类型轻掺杂基区200，位于第二导电类型轻掺杂基区200上方的第一导电类型轻掺杂区110，位于第一导电类型轻掺杂区110上方的第一导电类型重掺杂区120，位于第一导电类型轻掺杂区100上方的介质槽，位于介质槽内部的第一介质300，被第一介质300所包围的控制栅多晶硅10，位于控制栅多晶硅10上方同样被第一介质300所包围的多晶硅11，位于第一介质300上方的器件正面金属12，位于器件正面金属12内部的第二介质310，第二介质310底部和第一介质300接触，位于第一导电类型重掺杂衬底130下方的器件背面金属13。
所述双向阻断功率MOS器件的耐压通过调整第一导电类型轻掺杂外延100以及第一导电类型轻掺杂区110的厚度来实现；
所述双向阻断MOS器件的第二导电类型轻掺杂基区200与第一导电类型轻掺杂外延100以及第一导电类型轻掺杂区110的掺杂为均匀掺杂或为渐变掺杂，以获得更高的器件耐压；
所有重掺杂的掺杂浓度大于1E19 cm-3；
所有轻掺杂的掺杂浓度小于1E18 cm-3。
所述双向阻断功率MOS器件的多晶硅11的电位有多种接法：①单独引出接地；②不接电位浮空；③与第二导电类型轻掺杂基区200接相同电位；④与器件正面金属12接相同电位。
所述双向阻断功率MOS器件的第二导电类型轻掺杂基区200的电位有多种接法：①单独引出接地；②不接电位浮空。
在上述双向阻断功率MOS器件中，器件的表面和器件的背面分别可以充当器件的漏极和源极。即当器件耐压时，器件的表面加0电位充当源极时，器件的背面即为漏极承受高压，此时耐压的区域为第一导电类型轻掺杂外延100；当器件的背面加0电位充当源极时，器件的表面即为漏极承受高压，此时耐压的区域为第一导电类型轻掺杂区110。因此，当上述MOS沟道关闭时，不论是器件的表面加高电压或者是器件的背面加高电压，都可以起到阻断的效果，从而实现双向阻断的目的；当上述MOS沟道开启时，电流的方向会随器件外加电压的方向而改变，从而实现电流的双向导通。而位于控制栅多晶硅10上方同样被第一介质300所包围的多晶硅11在第一导电类型轻掺杂区110耐压时可以起到辅助耗尽的作用从而提升器件的耐压。
利用Sentaurus TCAD仿真软件，对本发明所提出的实施例1中的双向阻断功率MOS器件进行了仿真验证。对常规的VDMOS工艺流程进行扩展，实现了双向阻断的特性。仿真所实现的元胞结构如图9所示，其中，元胞的横向宽度为0.8μm、外延的厚度为4μm、外延的电阻率为0.17Ω·cm、沟槽的宽度为0.3μm。对仿真的元胞结构进行了正反向的扫压验证，所得到的元胞外加电压与元胞电流的特性，即元胞的IV特性如图10所示。在正反向加压的情况下，元胞均可耐压至20V以上。同时，元胞的输出特性曲线如图11所示，由输出特性曲线的Vg＝5V曲线的线性区计算可得，该元胞的比导仅为4.4mΩ*mm2，相较于传统的双管漏极短接VDMOS功率器件，比导降低了约37％。
实施例2
如图4所示，本实施例提供一种双向阻断功率MOS器件，包括：
第一导电类型重掺杂衬底130，位于第一导电类型重掺杂衬底130上的第一导电类型轻掺杂区100，位于第一导电类型轻掺杂区100上方的第二导电类型轻掺杂基区200，位于第二导电类型轻掺杂基区200上方的第一导电类型轻掺杂区110，位于第一导电类型轻掺杂区110上方的第一导电类型重掺杂区120，位于第一导电类型轻掺杂外延100上方的介质槽，位于介质槽内部的第一介质300，被第一介质300所包围的控制栅多晶硅10，控制栅多晶硅10的上表面高于第二导电类型轻掺杂基区200的上表面，介质槽的深度比第二导电类型轻掺杂基区200下表面低；还包括位于第一介质300上方的器件正面金属12、位于器件正面金属12内部的第二介质310，第二介质310底部和第一介质300接触，位于第一导电类型重掺杂衬底130下方的器件背面金属13。
该实施例在工艺上的实现与实施例1相比较为简单，因此可以节省工艺成本。
所述双向阻断功率MOS器件的耐压通过调整第一导电类型轻掺杂外延100以及第一导电类型轻掺杂区110的厚度来实现；
所述双向阻断MOS器件的第二导电类型轻掺杂基区200与第一导电类型轻掺杂外延100以及第一导电类型轻掺杂区110的掺杂为均匀掺杂或为渐变掺杂，以获得更高的器件耐压；
所有重掺杂的掺杂浓度大于1E19 cm-3；
所有轻掺杂的掺杂浓度小于1E18 cm-3。
所述双向阻断功率MOS器件的第二导电类型轻掺杂基区200的电位有多种接法：①单独引出接地；②不接电位浮空。
所述双向阻断功率MOS器件的控制栅多晶硅10的形貌有多种：①字母n型，用于降低器件的控制栅多晶硅10与器件背面金属13之间的电容；②字母U型，用于降低器件的控制栅多晶硅10与器件正面金属12之间的电容；③字母H型，用于降低器件的控制栅多晶硅10与器件正面金属12之间的电容，以及降低器件的控制栅多晶硅10与器件背面金属13之间的电容；④分离型，控制栅多晶硅10被分成了两个部分，用于降低器件的控制栅多晶硅10与器件正面金属12之间的电容，以及降低器件的控制栅多晶硅10与器件背面金属13之间的电容。
实施例3
如图5所示，本实施例提供一种双向阻断功率MOS器件，本实施例和实施例2的区别在于：控制栅多晶硅10的上表面高于第一导电类型重掺杂区120的下表面。
该实施例与实施例1的区别在于去掉了多晶硅11，所以该实施例不会由于多晶硅11的引入从而导致提前击穿，因此该实施例与实施例1相比可以用于更高电压等级的应用。
所述双向阻断MOS器件的第二导电类型轻掺杂基区200与第一导电类型轻掺杂外延100以及第一导电类型轻掺杂区110的掺杂为均匀掺杂或为渐变掺杂，以获得更高的器件耐压；
所有重掺杂的掺杂浓度大于1E19 cm-3；
所有轻掺杂的掺杂浓度小于1E18 cm-3。
所述双向阻断功率MOS器件的第二导电类型轻掺杂基区200的电位有多种接法：①单独引出接地；②不接电位浮空。
所述双向阻断功率MOS器件的控制栅多晶硅10的形貌有多种：①字母n型，用于降低器件的控制栅多晶硅10与器件背面金属13之间的电容；②字母U型，用于降低器件的控制栅多晶硅10与器件正面金属12之间的电容；③字母H型，用于降低器件的控制栅多晶硅10与器件正面金属12之间的电容，以及降低器件的控制栅多晶硅10与器件背面金属13之间的电容；④分离型，控制栅多晶硅10被分成了两个部分，用于降低器件的控制栅多晶硅10与器件正面金属12之间的电容，以及降低器件的控制栅多晶硅10与器件背面金属13之间的电容。
实施例4
本实施例为实施例1的一种双向阻断功率MOS器件的制造方法，主要过程如图6所示，包括以下步骤：
步骤1，选择第一导电类型重掺杂衬底130，在第一导电类型重掺杂衬底130上生长第一导电类型轻掺杂外延100，在第一导电类型轻掺杂外延100上通过光刻、刻蚀工艺形成沟槽；
步骤2，在沟槽内生长第一介质300，再通过淀积的方式在沟槽内形成控制栅多晶硅10、隔离控制栅多晶硅10与多晶硅11的第一介质300、以及多晶硅11；
步骤3，通过一次或者多次离子注入在第一导电类型轻掺杂外延100内部形成第二导电类型轻掺杂基区200，通过一次或者多次离子注入在第一导电类型轻掺杂外延100的表面形成第一导电类型重掺杂区120；
步骤4，通过淀积、光刻以及刻蚀工艺形成第一介质300和接触孔，再通过淀积的方式形成器件正面金属12以及器件背面金属13。
实施例5
本实施例为实施例1的一种双向阻断功率MOS器件的制造方法，主要过程如图7所示，包括以下步骤：
步骤1，选择第一导电类型重掺杂衬底130，并在第一导电类型重掺杂衬底130上生长第一导电类型轻掺杂外延100，再生长第二导电类型轻掺杂基区200；
步骤2，在第二导电类型轻掺杂基区200上通过一次或者多次离子注入的方式形成第一导电类型轻掺杂区110；
步骤3，通过光刻、刻蚀工艺形成沟槽；在沟槽内生长第一介质300，再通过淀积的方式在沟槽内形成控制栅多晶硅10、隔离控制栅多晶硅10与多晶硅11的第一介质300、以及多晶硅11；
步骤4，通过一次或者多次离子注入，在第一导电类型轻掺杂外延100的表面形成第一导电类型重掺杂区120；
步骤5，通过淀积、光刻以及刻蚀工艺形成第一介质300和接触孔，再通过淀积的方式形成器件正面金属12以及器件背面金属13。
实施例6
本实施例为实施例1的一种双向阻断功率MOS器件的制造方法，主要过程如图8所示，包括以下步骤：
步骤1，选择第一导电类型重掺杂衬底130，并在第一导电类型重掺杂衬底130上生长第一导电类型轻掺杂外延100，再生长第二导电类型轻掺杂基区200，再生长第一导电类型轻掺杂区110；
步骤2，通过光刻、刻蚀工艺形成沟槽；在沟槽内生长第一介质300，再通过淀积的方式在沟槽内形成控制栅多晶硅10、隔离控制栅多晶硅10与多晶硅11的第一介质300、以及多晶硅11；
步骤3，通过一次或者多次离子注入，在第一导电类型轻掺杂外延100的表面形成第一导电类型重掺杂区120；
步骤4，通过淀积、光刻以及刻蚀工艺形成第一介质300和接触孔，再通过淀积的方式形成器件正面金属12以及器件背面金属13。
实施例7
如图12所示，本实施例的一种双向阻断功率MOS器件，和实施例1的区别在于：
该实施例器件正面金属12内部没有第二介质310，因此器件正面金属12与第一导电类型重掺杂区120具有更大的接触面积，从而可以获得较低的器件正面金属12与第一导电类型重掺杂区120的接触电阻。
实施例8
如图13所示，本实施例提供一种双向阻断功率MOS器件，和实施例1的区别在于：
控制栅多晶硅10的形貌为字母n的形状，因此该实施例相较于实施例1可以获得更低的控制栅多晶硅10与器件背面金属13之间的电容。
实施例9
如图14所示，本实施例提供一种双向阻断功率MOS器件，和实施例1的区别在于：
控制栅多晶硅10的形貌为大写字母U的形状，因此该实施例相较于实施例1可以获得更低的控制栅多晶硅10与器件正面金属12之间的电容。
实施例10
如图15所示，本实施例提供一种双向阻断功率MOS器件，和实施例1的区别在于：
控制栅多晶硅10的形貌为大写字母H的形状，因此该实施例相较于实施例1可以获得更低的控制栅多晶硅10与器件正面金属12之间的电容，同时也可以获得更低的控制栅多晶硅10与器件背面金属13之间的电容。
实施例11
如图16所示，本实施例提供一种双向阻断功率MOS器件，和实施例1的区别在于：
控制栅多晶硅10为分离型，控制栅多晶硅10被分成了两个部分，分别位于多晶硅11的左右两侧，被分成了两个部分，因此该实施例相较于实施例1可以获得更低的控制栅多晶硅10与器件正面金属12之间的电容，同时也可以获得更低的控制栅多晶硅10与器件背面金属13之间的电容。
实施例12
如图17所示，本实施例提供一种双向阻断功率MOS器件，和实施例11的区别在于：
多晶硅11的长度不同，多晶硅11的下表面在控制栅多晶硅10的上方，该实施例与实施例11同样可以降低控制栅多晶硅10与器件正面金属12之间的电容，同时也可以降低控制栅多晶硅10与器件背面金属13之间的电容。
实施例13
如图18所示，本实施例提供一种双向阻断功率MOS器件，和实施例1的区别在于：
该实施例中的多晶硅11的形貌为梯形。由于多晶硅11的形貌为梯形，因此该实施例中的双向阻断功率MOS器件不会发生由于多晶硅11上方的漂移区内电场集中而导致的提前击穿，即该实施例中的双向阻断功率MOS器件相较于实施例1中的双向阻断功率MOS器件可以获得较高的耐压。
实施例14
如图19所示，本实施例提供一种双向阻断功率MOS器件，和实施例1的区别在于：
该实施例中多晶硅11的形貌为阶梯形。与实施例13类似，该实施例同样可以获得较高的耐压。
实施例15
如图20所示，本实施例提供一种双向阻断功率MOS器件，和实施例1的区别在于：
该实施例中多晶硅11的形貌为分段矩形。与实施例13类似，该实施例同样可以获得较高的耐压。
实施例16
如图21所示，本实施例提供一种双向阻断功率MOS器件，和实施例1的区别在于：
在第一导电类型轻掺杂外延100和第一导电类型轻掺杂区110内引入第二导电类型轻掺杂区220，形成超结结构；超结的引入可以在不影响器件耐压的情况下降低器件的导通电阻，从而降低器件的功耗。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种双向阻断功率MOS器件，其特征在于包括：
第一导电类型重掺杂衬底(130)，位于第一导电类型重掺杂衬底(130)上的第一导电类型轻掺杂外延(100)，位于第一导电类型轻掺杂外延(100)上方的第二导电类型轻掺杂基区(200)，位于第二导电类型轻掺杂基区(200)上方的第一导电类型轻掺杂区(110)，位于第一导电类型轻掺杂区(110)上方的第一导电类型重掺杂区(120)，位于第一导电类型轻掺杂区(100)上方的介质槽，位于介质槽内部的第一介质(300)，被第一介质(300)所包围的控制栅多晶硅(10)，位于控制栅多晶硅(10)上方同样被第一介质(300)所包围的多晶硅(11)，位于第一介质(300)上方的器件正面金属(12)，位于第一导电类型重掺杂衬底(130)下方的器件背面金属(13)。
2.根据权利要求1所述的一种双向阻断功率MOS器件，其特征在于包括：
第一导电类型重掺杂衬底(130)，位于第一导电类型重掺杂衬底(130)上的第一导电类型轻掺杂区(100)，位于第一导电类型轻掺杂区(100)上方的第二导电类型轻掺杂基区(200)，位于第二导电类型轻掺杂基区(200)上方的第一导电类型轻掺杂区(110)，位于第一导电类型轻掺杂区(110)上方的第一导电类型重掺杂区(120)，位于第一导电类型轻掺杂外延(100)上方的介质槽，位于介质槽内部的第一介质(300)，被第一介质(300)所包围的控制栅多晶硅(10)，控制栅多晶硅(10)的上表面高于第二导电类型轻掺杂基区(200)的上表面，介质槽的深度比第二导电类型轻掺杂基区(200)下表面低；还包括位于第一介质(300)上方的器件正面金属(12)、位于第一导电类型重掺杂衬底(130)下方的器件背面金属(13)。
3.根据权利要求2所述的一种双向阻断功率MOS器件，其特征在于：
控制栅多晶硅(10)的上表面高于第一导电类型重掺杂区(120)的下表面。
4.如权利要求1至3任意一项所述的一种双向阻断功率MOS器件，其特征在于：
器件正面金属(12)内部设有第二介质(310)，第二介质(310)底部和第一介质(300)接触；
并且/或者所述双向阻断功率MOS器件的耐压通过调整第一导电类型轻掺杂外延(100)以及第一导电类型轻掺杂区(110)的厚度来实现；
并且/或者所述双向阻断MOS器件的第二导电类型轻掺杂基区(200)与第一导电类型轻掺杂外延(100)以及第一导电类型轻掺杂区(110)的掺杂为均匀掺杂或为渐变掺杂，以获得更高的器件耐压；
并且/或者在第一导电类型轻掺杂外延(100)和第一导电类型轻掺杂区(110)内引入第二导电类型轻掺杂区(220)，形成超结结构，以降低器件的比导通电阻；
并且/或者所有重掺杂的掺杂浓度大于1E19 cm-3；
并且/或者所有轻掺杂的掺杂浓度小于1E18 cm-3。
5.如权利要求1所述的一种双向阻断功率MOS器件，其特征在于：
所述双向阻断功率MOS器件的多晶硅(11)的电位有多种接法：①单独引出接地；②不接电位浮空；③与第二导电类型轻掺杂基区(200)接相同电位；④与器件正面金属(12)接相同电位。
6.如权利要求1至3任意一项所述的一种双向阻断功率MOS器件，其特征在于：
所述双向阻断功率MOS器件的第二导电类型轻掺杂基区(200)的电位有多种接法：①单独引出接地；②不接电位浮空。
7.如权利要求1所述的一种双向阻断功率MOS器件，其特征在于：
所述双向阻断功率MOS器件的控制栅多晶硅(10)的形貌有多种：①字母n型，用于降低器件的控制栅多晶硅(10)与器件背面金属(13)之间的电容；②字母U型，用于降低器件的控制栅多晶硅(10)与器件正面金属(12)之间的电容；③字母H型，用于降低器件的控制栅多晶硅(10)与器件正面金属(12)之间的电容，以及降低器件的控制栅多晶硅(10)与器件背面金属(13)之间的电容；④分离型，控制栅多晶硅(10)被分成了两个部分，分别位于多晶硅(11)的左右两侧，用于降低器件的控制栅多晶硅(10)与器件正面金属(12)之间的电容，以及降低器件的控制栅多晶硅(10)与器件背面金属(13)之间的电容；
并且/或者所述双向阻断功率MOS器件的多晶硅(11)的形貌有多种：①梯形；②阶梯型；③分段矩形；所述双向阻断功率MOS器件的多晶硅(11)的形貌用于防止器件在多晶硅(11)上方的漂移区内由于电场集中而提前击穿，即可提升器件的耐压。
8.一种双向阻断功率MOS器件的制造方法，其特征在于包括以下步骤：
步骤1，选择第一导电类型重掺杂衬底(130)，在第一导电类型重掺杂衬底(130)上生长第一导电类型轻掺杂外延(100)，在第一导电类型轻掺杂外延(100)上通过光刻、刻蚀工艺形成沟槽；
步骤2，在沟槽内生长第一介质(300)，再通过淀积的方式在沟槽内形成控制栅多晶硅(10)、隔离控制栅多晶硅(10)与多晶硅(11)的第一介质(300)、以及多晶硅(11)；
步骤3，通过一次或者多次离子注入在第一导电类型轻掺杂外延(100)内部形成第二导电类型轻掺杂基区(200)，通过一次或者多次离子注入在第一导电类型轻掺杂外延(100)的表面形成第一导电类型重掺杂区(120)；
步骤4，通过淀积、光刻以及刻蚀工艺形成第一介质(300)和接触孔，再通过淀积的方式形成器件正面金属(12)以及器件背面金属(13)。
9.一种双向阻断功率MOS器件的制造方法，其特征在于包括以下步骤：
步骤1，选择第一导电类型重掺杂衬底(130)，并在第一导电类型重掺杂衬底(130)上生长第一导电类型轻掺杂外延(100)，再生长第二导电类型轻掺杂基区(200)；
步骤2，在第二导电类型轻掺杂基区(200)上通过一次或者多次离子注入的方式形成第一导电类型轻掺杂区(110)；
步骤3，通过光刻、刻蚀工艺形成沟槽；在沟槽内生长第一介质(300)，再通过淀积的方式在沟槽内形成控制栅多晶硅(10)、隔离控制栅多晶硅(10)与多晶硅(11)的第一介质(300)、以及多晶硅(11)；
步骤4，通过一次或者多次离子注入，在第一导电类型轻掺杂外延(100)的表面形成第一导电类型重掺杂区(120)；
步骤5，通过淀积、光刻以及刻蚀工艺形成第一介质(300)和接触孔，再通过淀积的方式形成器件正面金属(12)以及器件背面金属(13)。
10.一种双向阻断功率MOS器件的制造方法，其特征在于包括以下步骤：
步骤1，选择第一导电类型重掺杂衬底(130)，并在第一导电类型重掺杂衬底(130)上生长第一导电类型轻掺杂外延(100)，再生长第二导电类型轻掺杂基区(200)，再生长第一导电类型轻掺杂区(110)；
步骤2，通过光刻、刻蚀工艺形成沟槽；在沟槽内生长第一介质(300)，再通过淀积的方式在沟槽内形成控制栅多晶硅(10)、隔离控制栅多晶硅(10)与多晶硅(11)的第一介质(300)、以及多晶硅(11)；
步骤3，通过一次或者多次离子注入，在第一导电类型轻掺杂外延(100)的表面形成第一导电类型重掺杂区(120)；
步骤4，通过淀积、光刻以及刻蚀工艺形成第一介质(300)和接触孔，再通过淀积的方式形成器件正面金属(12)以及器件背面金属(13)。
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