CN110676305A - 具有低栅电荷特性的垂直沟道器件及制造方法 - Google Patents
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Abstract
本发明提供一种具有低栅电荷特性的垂直沟道器件及制造方法，包括第一导电类型衬底，第一导电类型漂移区，第一导电类型源极接触区，第二导电类型阱区，第二导电类型源端接触区，源极金属接触，第一介质氧化层，第二介质氧化层，第三介质氧化层，第四介质氧化层，控制栅多晶硅电极、分离栅多晶硅电极；本发明采用“栅极多晶硅自对准倾斜注入”的方法，实现了第一导电类型源极接触区的制造，使得源极接触区边界随着控制栅多晶硅电极高度的变化而改变，本发明可较为精确地控制源极接触区的边界，防止器件断沟，同时大大缩小控制栅和源极接触区的交叠面积，降低栅电荷，提高器件的动态特性。
Description
技术领域
本发明属于半导体工艺制造技术领域，具体涉及一种具有低栅电荷特性的垂直沟道器件及其制造方法。
背景技术
功率半导体器件由于具有输入阻抗高、损耗低、开关速度快、无二次击穿、安全工作区宽等特性，已被广泛应用于消费电子、计算机及外设、网络通信，电子专用设备与仪器仪表、汽车电子、LED显示屏以及电子照明等多个方面。其中垂直沟道器件由于导通电阻小，版图面积小，引起了众多研究者的关注。通过将器件的沟道和漂移区从横向转移到纵向，使得器件的面积缩小，同时增加器件的沟道密度，从而大大降低芯片的导通电阻，使得其在功率系统中获得了广泛的应用。目前常通过缩小栅源交叠面积的方法来减小器件的栅电荷，提高垂直沟道器件的动态性能，其中最常用的手段是缩短控制栅的高度。但是，现有垂直沟道器件的制造工艺无法精确控制源极接触区的边界，使得缩短控制栅存在断沟的风险，导致器件的动态特性不能得到进一步的优化。
发明内容
本发明针对背景技术存在的缺陷，提出一种具有低栅电荷特性的垂直沟道器件及其制造方法，能较为精确控制栅源交叠面积、保证不断沟的同时缩短控制栅高度、提高器件动态特性的垂直沟道器件制造方法。
为实现上述发明目的，本发明技术方案如下：
一种具有低栅电荷特性的垂直沟道器件，包括第一导电类型衬底152，第一导电类型漂移区111，第一导电类型源极接触区151，第二导电类型阱区122，第二导电类型源端接触区121，源极金属接触130，第一介质氧化层141，第二介质氧化层142，第三介质氧化层143，第四介质氧化层144，控制栅多晶硅电极131、分离栅多晶硅电极132；
第一导电类型漂移区111位于第一导电类型衬底152上方，第二导电类型阱区122位于第一导电类型漂移区111上方，第一导电类型源极接触区151位于第二导电类型阱区122上方，源极金属130将第二导电类型源端接触区121和第一导电类型源极接触区151短接；由第一介质氧化层141、第二介质氧化层142、第三介质氧化层143、第四介质氧化层144和控制栅多晶硅电极131、分离栅多晶硅电极132组成的槽型结构位于第一导电类型衬底152和第一导电类型漂移区111的两侧，其中第一介质氧化层141、第二介质氧化层142、第三介质氧化层143包围着控制栅多晶硅电极131，第三介质氧化层143、第四介质氧化层144包围着分离栅多晶硅电极132，第三介质氧化层143位于控制栅多晶硅电极131和分离栅多晶硅电极132的中间；第一导电类型源极接触区151的下边界和控制栅多晶硅电极131上边界相切。
本发明还提供第二种具有低栅电荷特性的垂直沟道器件，包括第一导电类型衬底152，第一导电类型漂移区111，第一导电类型源极接触区151，第二导电类型阱区122，第二导电类型源端接触区121，源极金属接触130，第一介质氧化层141，第二介质氧化层142，控制栅多晶硅电极131；
第一导电类型漂移区111位于第一导电类型衬底152上方，第二导电类型阱区122位于第一导电类型漂移区111上方，第一导电类型源极接触区151位于第二导电类型阱区122上方，源极金属130将第二导电类型源端接触区121和第一导电类型源极接触区151短接；由第一介质氧化层141、第二介质氧化层142和控制栅多晶硅电极131组成的槽型结构位于第一导电类型衬底152和第一导电类型漂移区111的两侧，其中第一介质氧化层141和第二介质氧化层142包围着控制栅多晶硅电极131；第一导电类型源极接触区151的下边界和控制栅多晶硅电极131上边界相切。
本发明还提供上述两种具有低栅电荷特性的垂直沟道器件的制造方法，包括如下步骤：
步骤1：在槽内淀积栅极多晶硅并刻蚀，形成控制栅多晶硅电极131；
步骤2：垂直器件表面，通过高能离子注入并推结，形成第二导电类型阱区122；
步骤3：以控制栅多晶硅电极131为掩膜版，选择5-30度的倾斜角度，通过倾斜的高能离子注入形成第一导电类型源极接触区151，使得第一导电类型源极接触区151的下边界和控制栅多晶硅电极131上边界相切。
作为优选方式，上述第一种具有低栅电荷特性的垂直沟道器件的制造方法，包括如下步骤：
步骤1：在第一导电类型衬底152上外延第一导电类型漂移区111；
步骤2：在步骤1的结构基础上通过掩膜版光刻形成槽，并生长第四介质氧化层144；
步骤3：在槽内淀积多晶硅；
步骤4：在步骤3的基础上刻蚀多晶硅和氧化层，形成分离栅多晶硅电极132；
步骤5：通过热生长形成第二介质氧化层142；
步骤6：淀积栅极多晶硅并刻蚀，形成控制栅多晶硅电极131；
步骤7：在步骤6的基础上，垂直器件表面，通过高能离子注入第二导电类型半导体杂质并推结，形成第二导电类型阱区122；
步骤8：以控制栅多晶硅电极131为掩膜版，选择5-30度的倾斜角度，通过倾斜的高能离子注入形成第一导电类型源极接触区151，使得第一导电类型源极接触区151的下边界和控制栅多晶硅电极131上边界相切；
步骤9：在步骤8的基础上淀积介质氧化层后刻蚀氧化层和半导体，形成源极接触槽；
步骤10：在步骤9的基础上，利用自对准工艺，通过离子注入第二类导电类型半导体杂质，形成第二导电类型源端接触区121，并淀积金属及CMP，形成源极金属接触130，最后形成表面氧化层与钝化层。
作为优选方式，上述第二种具有低栅电荷特性的垂直沟道器件的制造方法，包括如下步骤：
步骤1：在第一导电类型衬底152上外延第一导电类型漂移区111；
步骤2：在步骤1的结构基础上通过掩膜版光刻形成槽，并生长第二介质氧化层142；
步骤3：在槽内淀积多晶硅，再刻蚀多晶硅形成控制栅多晶硅电极131；
步骤4：在步骤3的基础上，垂直器件表面，通过高能离子注入第二导电类型半导体杂质并推结，形成第二导电类型阱区122；
步骤5：以控制栅多晶硅电极131为掩膜版，选择5-30度的倾斜角度，通过倾斜的高能离子注入形成第一导电类型源极接触区151，使得第一导电类型源极接触区151的下边界和控制栅多晶硅电极131上边界相切；
步骤6：在步骤5的基础上淀积介质氧化层后刻蚀氧化层和半导体，形成源极接触槽；
步骤7：在步骤6的基础上，利用自对准工艺，通过离子注入第二类导电类型半导体杂质，形成第二导电类型源端接触区121，并淀积金属及CMP，形成源极金属接触130，最后形成表面氧化层与钝化层。
作为优选方式，第一导电类型是N型，第二导电类型是P型；或者第一导电类型是P型，第二导电类型是N型。
本发明的有益效果为：本发明采用“栅极多晶硅自对准倾斜注入”的方法，实现了第一导电类型源极接触区151的制造，使得源极接触区边界随着控制栅多晶硅电极131高度的变化而改变。本发明可以较为精确地控制源极接触区的边界，防止器件断沟，同时大大缩小控制栅和源极接触区的交叠面积，降低栅电荷，提高器件的动态特性。
附图说明
图1为常规工艺制造的分离栅VDMOS器件结构；
图2为常规工艺制造的Trench VDMOS器件结构；
图3为本发明实施例1的分离栅VDMOS器件结构示意图；
图4为本发明实施例2的Trench VDMOS器件结构示意图；
图5为实施例1的分离栅VDMOS器件的工艺制造流程图；
图6(a)-图6(j)为实施例1的分离栅VDMOS器件的工艺制造示意图；
图7为实施例2的Trench VDMOS器件的工艺制造流程图；
图8(a)-图8(g)为实施例2的Trench VDMOS器件的工艺制造示意图；
图1和图2中，11为第一导电类型漂移区，21为第二导电类型源端接触区，22为第二导电类型阱区，30为源极金属接触，31为控制栅多晶硅电极、32为分离栅多晶硅电极；41为第一介质氧化层，42为第二介质氧化层，43为第三介质氧化层，44为第四介质氧化层，51 为第一导电类型源极接触区，52为第一导电类型衬底；
图3-图8中，152为第一导电类型衬底，111为第一导电类型漂移区，151为第一导电类型源极接触区，122为第二导电类型阱区，121为第二导电类型源端接触区，130为源极金属接触，141为第一介质氧化层，142为第二介质氧化层，143为第三介质氧化层，144为第四介质氧化层，131为控制栅多晶硅电极，132为分离栅多晶硅电极。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如图1和图2所示，为传统工艺制造的典型垂直沟道器件结构剖面图，其特点在于第一导电类型源极接触区51通过垂直的高能离子注入形成，其深度不可精确控制。为了防止断沟，需保留较高的控制栅多晶硅电极31，留出足够的栅源交叠裕度，但这导致较大的栅源电容，阻碍器件动态特性的优化。
实施例1
如图3为本发明实施例1的分离栅VDMOS器件结构剖面图，具体包括：第一导电类型衬底152，第一导电类型漂移区111，第一导电类型源极接触区151，第二导电类型阱区122，第二导电类型源端接触区121，源极金属接触130，第一介质氧化层141，第二介质氧化层142，第三介质氧化层143，第四介质氧化层144，控制栅多晶硅电极131、分离栅多晶硅电极132；
第一导电类型漂移区111位于第一导电类型衬底152上方，第二导电类型阱区122位于第一导电类型漂移区111上方，第一导电类型源极接触区151位于第二导电类型阱区122上方，源极金属130将第二导电类型源端接触区121和第一导电类型源极接触区151短接；由第一介质氧化层141、第二介质氧化层142、第三介质氧化层143、第四介质氧化层144和控制栅多晶硅电极131、分离栅多晶硅电极132组成的槽型结构位于第一导电类型衬底152和第一导电类型漂移区111的两侧，其中第一介质氧化层141、第二介质氧化层142、第三介质氧化层143包围着控制栅多晶硅电极131，第三介质氧化层143、第四介质氧化层144包围着分离栅多晶硅电极132，第三介质氧化层143位于控制栅多晶硅电极131和分离栅多晶硅电极132的中间；第一导电类型源极接触区151下边界的深度随控制栅多晶硅电极131上边界的深度的变化而发生改变，第一导电类型源极接触区151的下边界和控制栅多晶硅电极131 上边界相切，避免出现断沟的情况，并大大缩小栅源交叠面积，减小器件栅源电容，优化动态性能。
本实施例的具有低栅电荷特性的垂直沟道器件，具体工艺流程如图5，具体包括如下步骤，如图6(a)-6(j)所示：
步骤1：在第一导电类型衬底152上外延第一导电类型漂移区111，如图6(a)所示；
步骤2：在6(a)的结构基础上通过掩膜版光刻形成槽，并生长第四介质氧化层144，如图 6(b)所示；
步骤3：在槽内淀积多晶硅，如图6(c)所示；
步骤4：在图6(c)的基础上刻蚀多晶硅和氧化层，形成分离栅多晶硅电极132，如图6(d)；
步骤5：通过热生长形成第二介质氧化层142，如图6(e)所示；
步骤6：淀积栅极多晶硅并刻蚀，形成控制栅多晶硅电极131，如图6(f)所示；
步骤7：在图6(g)的基础上，垂直器件表面，通过高能离子注入第二导电类型半导体杂质并推结，形成第二导电类型阱区122；如图6(g)；
步骤8：在图6(g)的基础上,以控制栅多晶硅电极131为掩膜版，选择5-30度的倾斜角度，通过倾斜的高能离子注入形成第一导电类型源极接触区151，使得第一导电类型源极接触区 151的下边界和控制栅多晶硅电极131上边界相切；如图6(h)；
步骤9：在图6(h)的基础上淀积介质氧化层后刻蚀氧化层和半导体，形成源极接触槽，如图6(i)；
步骤10：在图6(i)的基础上，利用自对准工艺，通过离子注入第二类导电类型半导体杂质，形成第二导电类型源端接触区121，并淀积金属及CMP，形成源极金属接触130，最后形成表面氧化层与钝化层，如图6(j)所示。
进一步地，步骤2中刻槽深度与形成的氧化层厚度可以根据需求调整；
进一步地，步骤4中刻蚀多晶硅和氧化层的深度可以根据需求调整；
进一步地，步骤5中第二介质氧化层厚度可以根据需求调整；
进一步地，步骤6和步骤7的注入剂量与能量可以根据需要调整；
进一步地，结构中所有第一类导电类型半导体杂质和第二类导电类型半导体杂质都可以互换；
进一步地，本发明所述的制造方法可以应用于各种具有槽型控制栅的垂直沟道器件的制造。
实施例2
图4为本发明实施例2的Trench VDMOS器件结构剖面图，具体包括：
包括第一导电类型衬底152，第一导电类型漂移区111，第一导电类型源极接触区151，第二导电类型阱区122，第二导电类型源端接触区121，源极金属接触130，第一介质氧化层 141，第二介质氧化层142，控制栅多晶硅电极131；
第一导电类型漂移区111位于第一导电类型衬底152上方，第二导电类型阱区122位于第一导电类型漂移区111上方，第一导电类型源极接触区151位于第二导电类型阱区122上方，源极金属130将第二导电类型源端接触区121和第一导电类型源极接触区151短接；由第一介质氧化层141、第二介质氧化层142和控制栅多晶硅电极131组成的槽型结构位于第一导电类型衬底152和第一导电类型漂移区111的两侧，其中第一介质氧化层141和第二介质氧化层142包围着控制栅多晶硅电极131；第一导电类型源极接触区151下边界的深度随控制栅多晶硅电极131上边界的深度的变化而发生改变，第一导电类型源极接触区151的下边界和控制栅多晶硅电极131上边界相切。避免出现断沟的情况，并大大缩小栅源交叠面积，减小器件栅源电容，优化动态性能。
本实施例的Trench VDMOS器件，具体工艺流程如图7，具体包括如下步骤，如图8(a)-8(g) 所示：
步骤1：在第一导电类型衬底152上外延第一导电类型漂移区111，如图8(a)所示；
步骤2：在8(a)的结构基础上通过掩膜版光刻形成槽，并生长第二介质氧化层142，如图 8(b)所示；
步骤3：在槽内淀积多晶硅，再刻蚀多晶硅形成多晶硅栅极，如图8(c)所示；
步骤4：在图8(c)的基础上，垂直器件表面，通过高能离子注入第二导电类型半导体杂质并推结，形成第二导电类型阱区122；如图8(d)；
步骤5：在图8(d)的基础上,以控制栅多晶硅电极131为掩膜版，选择5-30度的倾斜角度，通过倾斜的高能离子注入形成第一导电类型源极接触区151，使得第一导电类型源极接触区151的下边界和控制栅多晶硅电极131上边界相切；如图8(e)；
步骤6：在图8(e)的基础上淀积介质氧化层后刻蚀氧化层和半导体，形成源极接触槽，如图8(f)；
步骤7：在图8(f)的基础上，利用自对准工艺，通过离子注入第二类导电类型半导体杂质，形成第二导电类型源端接触区121，并淀积金属及CMP，形成源极金属接触130，最后形成表面氧化层与钝化层。如图8(g)所示。
进一步地，步骤2中刻槽深度与形成的第四介质氧化层厚度可以根据需求调整；
进一步地，步骤3中刻蚀多晶硅的深度可以根据需求调整；
进一步地，步骤4和步骤5的注入剂量与能量可以根据需要调整；
进一步地，结构中所有第一类导电类型半导体杂质和第二类导电类型半导体杂质都可以互换；
进一步地，本发明所述的制造方法可以应用于各种垂直沟道器件的制造；
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (6)
1.一种具有低栅电荷特性的垂直沟道器件，其特征在于：包括第一导电类型衬底(152)，第一导电类型漂移区(111)，第一导电类型源极接触区(151)，第二导电类型阱区(122)，第二导电类型源端接触区(121)，源极金属接触(130)，第一介质氧化层(141)，第二介质氧化层(142)，第三介质氧化层(143)，第四介质氧化层(144)，控制栅多晶硅电极(131)、分离栅多晶硅电极(132)；
第一导电类型漂移区(111)位于第一导电类型衬底(152)上方，第二导电类型阱区(122)位于第一导电类型漂移区(111)上方，第一导电类型源极接触区(151)位于第二导电类型阱区(122)上方，源极金属(130)将第二导电类型源端接触区(121)和第一导电类型源极接触区(151)短接；由第一介质氧化层(141)、第二介质氧化层(142)、第三介质氧化层(143)、第四介质氧化层(144)和控制栅多晶硅电极(131)、分离栅多晶硅电极(132)组成的槽型结构位于第一导电类型衬底(152)和第一导电类型漂移区(111)的两侧，其中第一介质氧化层(141)、第二介质氧化层(142)、第三介质氧化层(143)包围着控制栅多晶硅电极(131)，第三介质氧化层(143)、第四介质氧化层(144)包围着分离栅多晶硅电极(132)，第三介质氧化层(143)位于控制栅多晶硅电极(131)和分离栅多晶硅电极(132)的中间；第一导电类型源极接触区(151)的下边界和控制栅多晶硅电极(131)上边界相切。
2.一种具有低栅电荷特性的垂直沟道器件，其特征在于：包括第一导电类型衬底(152)，第一导电类型漂移区(111)，第一导电类型源极接触区(151)，第二导电类型阱区(122)，第二导电类型源端接触区(121)，源极金属接触(130)，第一介质氧化层(141)，第二介质氧化层(142)，控制栅多晶硅电极(131)；
第一导电类型漂移区(111)位于第一导电类型衬底(152)上方，第二导电类型阱区(122)位于第一导电类型漂移区(111)上方，第一导电类型源极接触区(151)位于第二导电类型阱区(122)上方，源极金属(130)将第二导电类型源端接触区(121)和第一导电类型源极接触区(151)短接；由第一介质氧化层(141)、第二介质氧化层(142)和控制栅多晶硅电极(131)组成的槽型结构位于第一导电类型衬底(152)和第一导电类型漂移区(111)的两侧，其中第一介质氧化层(141)和第二介质氧化层(142)包围着控制栅多晶硅电极(131)；第一导电类型源极接触区(151)的下边界和控制栅多晶硅电极(131)上边界相切。
3.权利要求1或2所述的一种具有低栅电荷特性的垂直沟道器件的制造方法，其特征在于包括如下步骤：
步骤1：在槽内淀积栅极多晶硅并刻蚀，形成控制栅多晶硅电极(131)；
步骤2：垂直器件表面，通过高能离子注入并推结，形成第二导电类型阱区(122)；
步骤3：以控制栅多晶硅电极(131)为掩膜版，选择5-30度的倾斜角度，通过倾斜的高能离子注入形成第一导电类型源极接触区(151)，使得第一导电类型源极接触区(151)的下边界和控制栅多晶硅电极(131)上边界相切。
4.权利要求1所述的一种具有低栅电荷特性的垂直沟道器件的制造方法，其特征在于包括如下步骤：
步骤1：在第一导电类型衬底(152)上外延第一导电类型漂移区(111)；
步骤2：在步骤1的结构基础上通过掩膜版光刻形成槽，并生长第四介质氧化层(144)；
步骤3：在槽内淀积多晶硅；
步骤4：在步骤3的基础上刻蚀多晶硅和氧化层，形成分离栅多晶硅电极(132)；
步骤5：通过热生长形成第二介质氧化层(142)；
步骤6：淀积栅极多晶硅并刻蚀，形成控制栅多晶硅电极(131)；
步骤7：在步骤6的基础上，垂直器件表面，通过高能离子注入第二导电类型半导体杂质并推结，形成第二导电类型阱区(122)；
步骤8：以控制栅多晶硅电极(131)为掩膜版，选择5-30度的倾斜角度，通过倾斜的高能离子注入形成第一导电类型源极接触区(151)，使得第一导电类型源极接触区(151)的下边界和控制栅多晶硅电极(131)上边界相切；
步骤9：在步骤8的基础上淀积介质氧化层后刻蚀氧化层和半导体，形成源极接触槽；
步骤10：在步骤9的基础上，利用自对准工艺，通过离子注入第二类导电类型半导体杂质，形成第二导电类型源端接触区(121)，并淀积金属及CMP，形成源极金属接触(130)，最后形成表面氧化层与钝化层。
5.权利要求2所述的一种具有低栅电荷特性的垂直沟道器件的制造方法，其特征在于包括如下步骤：
步骤1：在第一导电类型衬底(152)上外延第一导电类型漂移区(111)；
步骤2：在步骤1的结构基础上通过掩膜版光刻形成槽，并生长第二介质氧化层(142)；
步骤3：在槽内淀积多晶硅，再刻蚀多晶硅形成控制栅多晶硅电极(131)；
步骤4：在步骤3的基础上，垂直器件表面，通过高能离子注入第二导电类型半导体杂质并推结，形成第二导电类型阱区(122)；
步骤5：以控制栅多晶硅电极(131)为掩膜版，选择5-30度的倾斜角度，通过倾斜的高能离子注入形成第一导电类型源极接触区(151)，使得第一导电类型源极接触区(151)的下边界和控制栅多晶硅电极(131)上边界相切；
步骤6：在步骤5的基础上淀积介质氧化层后刻蚀氧化层和半导体，形成源极接触槽；
步骤7：在步骤6的基础上，利用自对准工艺，通过离子注入第二类导电类型半导体杂质，形成第二导电类型源端接触区(121)，并淀积金属及CMP，形成源极金属接触(130)，最后形成表面氧化层与钝化层。
6.根据权利要求1或2所述的具有低栅电荷特性的垂直沟道器件，其特征在于：第一导电类型是N型，第二导电类型是P型；或者第一导电类型是P型，第二导电类型是N型。
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| CN201910819842.2A CN110676305A (zh) | 2019-08-31 | 2019-08-31 | 具有低栅电荷特性的垂直沟道器件及制造方法 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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2019
- 2019-08-31 CN CN201910819842.2A patent/CN110676305A/zh active Pending
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