CN113284954B - 一种高沟道密度的碳化硅mosfet及其制备方法 - Google Patents
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Abstract
本发明涉及一种高沟道密度的碳化硅MOSFET及其制备方法，属于功率半导体器件技术领域。本发明通过优化的版图设计方法，使得在碳化硅MOSFET元胞中源极金属仅在局部与N+源区接触，这样可以使得至少一个方向上的元胞尺寸得到缩减，元胞尺寸缩减的大小为源极金属与N+源区交叠部分宽度的两倍；此外本发明通过优化的工艺设计方法，分别采用两次自对准工艺形成MOSFET的P‑base区，从而完全消除单次自对准工艺中带来的P‑base间距的限制，使得元胞尺寸得到缩减，缩减尺寸大小为P‑base注入时的窗口间距。采用本发明的版图设计方法和工艺设计方法可以较大程度提高碳化硅MOSFET的沟道密度，从而降低比导通电阻。
Description
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种高沟道密度的碳化硅MOSFET及其制备方法。
背景技术
宽禁带半导体材料SiC是制备高压电力电子器件的理想材料，相对于Si材料，SiC材料具有击穿电场强度高（4×106V/cm）、载流子饱和漂移速度高(2×107cm/s)、热导率高、热稳定性好等优点，因此特别适合用于大功率、高压、高温和抗辐射的电子器件中。
SiC VDMOS是SiC功率器件中较为常用的一种器件，相对于双极型的器件，由于SiCVDMOS没有电荷存储效应，所以其拥有更好的频率特性以及更低的开关损耗。同时SiC材料的宽禁带使得SiC VDMOS的工作温度可以高达300℃。
比导通电阻是SiC MOSFET一个重要的性能指标，它反映了单位面积的电阻大小，比导通电阻越小，则实现相同导通电阻所需要的芯片面积越小，单颗芯片的成本越低。更小的比导通电阻是目前全球各大厂商努力的方向。
SiC MOSFET的比导通电阻与沟道密度密切相关，为了提高器件的沟道密度，需要更小的元胞尺寸，目前SiC MOSFET以平面结构为主，在平面结构中，为了减小元胞尺寸唯一的做法就是缩小元胞内的图形尺寸。然而，现有降低SiC MOSFET的比导通电阻的方式强烈依赖于工艺制程（最小线宽缩小才能使得元胞缩小），从而提高了工艺难度。因此，亟需一种方式可以在不改变工艺制程的前提下缩小SiC MOSFET的元胞尺寸。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，提供一种高沟道密度的碳化硅MOSFET及其制备方法，可以在不改变现有工艺精度的情况下，通过优化工艺流程和优化版图设计，提高SiC MOSFET的沟道密度，从而降低SiC MOSFET的比导通电阻。
为解决上述技术问题，本发明实施例提供一种高沟道密度的碳化硅MOSFET，包括由下至上依次层叠设置的漏极金属1、N+型碳化硅衬底2和N-型碳化硅外延层3；所述N-型碳化硅外延层3中具有P+型源极接触区4、P-base区5和N+源区6；
以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向；所述P+型源极接触区4沿所述y轴方向间隔设置在所述N-型碳化硅外延层3的顶层，所述P-base区5位于所述P+型源极接触区4的两侧，所述N+源区6位于所述P-base区5顶层的一侧，且所述P+型源极接触区4的两侧面与所述P-base区5的第一侧面和所述N+源区6的第一侧面接触，所述P+型源极接触区4的间隔区域中具有所述N+源区6；
所述N+源区6的第一部分、所述P-base区5和所述N-型碳化硅外延层3上具有栅氧化层7，所述栅氧化层7上具有多晶硅8，所述N+源区6的第二部分和所述多晶硅8上具有层间介质9，所述层间介质9和所述P+型源极接触区4上具有源极金属10。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，所述P-base区5的第二侧面与N+源区6的第二侧面之间的距离为a，所述P+型源极接触区4的宽度b等于2a，且所述a的取值范围为0.3um~0.8um；所述P-base区5的第二侧面与所述P-base区5的第一侧面相对，所述N+源区6的第二侧面与所述N+源区6的第一侧面相对。
进一步的，所述P+型源极接触区4采用Al离子注入形成，其结深为1.0um~1.5um。
为解决上述技术问题，本发明实施例提供一种高沟道密度的碳化硅MOSFET的制备方法，包括以下步骤：
步骤1：在N+型碳化硅衬底2上形成N-型碳化硅外延层3 ；
步骤2：采用化学气相沉积工艺，在所述N-型碳化硅外延层3上形成第一阻挡层11，光刻形成第一离子注入窗口1-1；
步骤3：采用Al离子注入，在所述N-型碳化硅外延层3的顶层形成第一P-base区15；
步骤4：采用化学气相沉积工艺，在第一阻挡层11和第一P-base区15上形成第二阻挡层12，光刻形成第二离子注入窗口1-2；
步骤5：采用磷或氮离子注入，在所述第一P-base区15的顶层形成第一N+源区16；
步骤6：去除所述第一阻挡层11和所述第二阻挡层12；
步骤7：采用化学气相沉积工艺，在所述N-型碳化硅外延层3、第一P-base区15和第一N+源区16上形成第三阻挡层13，光刻形成第三离子注入窗口2-1；
步骤8：重复步骤3~6，在所述N-型碳化硅外延层3的顶层形成第二P-base区25，在所述第二P-base区25的顶层形成第二N+源区26，第一P-base区15和第二P-base区25相邻且侧面相互接触，第一N+源区16和第二N+源区26的间距为第一离子注入窗口1-1的宽度与第二离子注入窗口1-2的宽度之差；
步骤9：采用化学气相沉积工艺，在所述N-型碳化硅外延层3、第一P-base区15、第一N+源区16、第二P-base区25和第二N+源区26上形成第四阻挡层14，光刻形成第四离子注入窗口，第四离子注入窗口的位置位于第一N+源区16和第二N+源区26之间，第四离子注入窗口的宽度为第一N+源区16和第二N+源区26的间距；
步骤10：采用Al离子注入，在第一N+源区16和第二N+源区26之间以及第一P-base区15和第二P-base区25中形成P+源极接触区4，去除第四阻挡层14；
步骤11：采用热氧化工艺形成栅氧化层7，并在栅氧化层7上淀积多晶硅8，刻蚀多晶硅8形成栅极；
步骤12：在栅氧化层7和多晶硅8上淀积层间介质9，光刻层间介质9形成源极接触孔；
步骤13：在P+源极接触区4和层间介质9上形成源极金属10；
步骤14：在N+型碳化硅衬底2的背面形成漏极金属1。
与现有技术相比，本发明的有益效果是：
1.在不改变工艺精度（即最小线宽不变）的情况下，采用双自对准工艺形成元胞的Pbase区以及沟道，使P+源区的宽度得到显著缩减，从而通过工艺流程优化的方法，使SiCMOSFET的P+源区宽度得到缩小，使得元胞尺寸得到缩减，从而提高SiC MOSFET的沟道密度。
2.在不改变工艺精度（即最小线宽不变）的情况下，通过在一个方向上去除源极金属和N+源区的交叠，使得至少在一个方向上的元胞宽度得到缩减，从而通过版图设计优化的方法，使SiC MOSFET的源极通孔仅在局部与N+源区产生交叠，使得元胞尺寸至少在一个方向上得到缩减，从而提高SiC MOSFET的沟道密度。
附图说明
图1 为本发明第一实施例的一种高沟道密度的碳化硅MOSFET的主视剖面图；
图2 为本发明第一实施例的一种高沟道密度的碳化硅MOSFET去除源极金属后的俯视图；
图3 为沿着图2中的剖面线AA’所绘的一种高沟道密度的碳化硅MOSFET的侧视图；
图4 为沿着图2中的剖面线BB’所绘的一种高沟道密度的碳化硅MOSFET的侧视图；
图5 为本发明第一实施例的一种高沟道密度的碳化硅MOSFET的元胞与传统版图所制作的元胞尺寸对比示意图，其中（a）为本发明实施例的一种高沟道密度的碳化硅MOSFET的元胞；（b）为传统版图所制作的元胞；
图6（a）-图6（m） 为本发明第二实施例的一种高沟道密度的碳化硅MOSFET的制备方法的工艺流程示意图。
附图中，各标号所代表的部件列表如下：
1、漏极金属，2、N+型碳化硅衬底，3、N-型碳化硅外延层，4、P+型源极接触区，5、P-base区，6、N+源区，7、栅氧化层，8、多晶硅，9、层间介质，10、源极金属，11、第一阻挡层，12、第二阻挡层，13、第三阻挡层，14、第四阻挡层，15、第一P-base区，16、第一N+源区，25、第二P-base区，26、第二N+源区。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图1-图4所示，本发明第一实施例提供的一种高沟道密度的碳化硅MOSFET，包括由下至上依次层叠设置的漏极金属1、N+型碳化硅衬底2和N-型碳化硅外延层3；所述N-型碳化硅外延层3中具有P+型源极接触区4、P-base区5和N+源区6；
以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向；所述P+型源极接触区4沿所述y轴方向间隔设置在所述N-型碳化硅外延层3的顶层，所述P-base区5位于所述P+型源极接触区4的两侧，所述N+源区6位于所述P-base区5顶层的一侧，且所述P+型源极接触区4的两侧面与所述P-base区5的第一侧面和所述N+源区6的第一侧面接触，所述P+型源极接触区4的间隔区域中具有所述N+源区6；
所述N+源区6的第一部分、所述P-base区5和所述N-型碳化硅外延层3上具有栅氧化层7，所述栅氧化层7上具有多晶硅8，所述N+源区6的第二部分和所述多晶硅8上具有层间介质9，所述层间介质9和所述P+型源极接触区4上具有源极金属10。
上述实施例中，由图3可知，N+源区6与源极金属10在剖面线AA’方向上没有产生交叠部分，而实际上N+源区6与源极金属10发生交叠的部分位于如图（4）所示的剖面线BB’方向上。这样所带来的好处是，至少在如图3所示的剖面方向上，本发明的版图设计相对于传统的版图设计方法，元胞尺寸减小了两倍源极金属与N+源区交叠部分的宽度，如图5所示，图5中c为元胞宽度，d为源极金属与N+源区交叠部分的宽度。
可选地，如图1所示，所述P-base区5的第二侧面与N+源区6的第二侧面之间的距离为a，所述P+型源极接触区4的宽度b等于2a，且所述a的取值范围为0.3um~0.8um；所述P-base区5的第二侧面与所述P-base区5的第一侧面相对，所述N+源区6的第二侧面与所述N+源区6的第一侧面相对。
可选地，所述P+型源极接触区4采用Al离子注入形成，其结深为1.0um~1.5um。
为了进一步缩减SiC MOSFET的元胞尺寸，如图6（a）-图6（m）所示，本发明第二实施例提供的一种高沟道密度的碳化硅MOSFET的制备方法，包括以下步骤：
步骤1：在N+型碳化硅衬底2上形成N-型碳化硅外延层3 ；
步骤2：采用化学气相沉积工艺，在所述N-型碳化硅外延层3上形成第一阻挡层11，光刻形成第一离子注入窗口1-1；
步骤3：采用Al离子注入，在所述N-型碳化硅外延层3的顶层形成第一P-base区15；
步骤4：采用化学气相沉积工艺，在第一阻挡层11和第一P-base区15上形成第二阻挡层12，光刻形成第二离子注入窗口1-2；
步骤5：采用磷或氮离子注入，在所述第一P-base区15的顶层形成第一N+源区16；
步骤6：去除所述第一阻挡层11和所述第二阻挡层12；
步骤7：采用化学气相沉积工艺，在所述N-型碳化硅外延层3、第一P-base区15和第一N+源区16上形成第三阻挡层13，光刻形成第三离子注入窗口2-1；
步骤8：重复步骤3~6，在所述N-型碳化硅外延层3的顶层形成第二P-base区25，在所述第二P-base区25的顶层形成第二N+源区26，第一P-base区15和第二P-base区25相邻且侧面相互接触，第一N+源区16和第二N+源区26的间距为第一离子注入窗口1-1的宽度与第二离子注入窗口1-2的宽度之差；
步骤9：采用化学气相沉积工艺，在所述N-型碳化硅外延层3、第一P-base区15、第一N+源区16、第二P-base区25和第二N+源区26上形成第四阻挡层14，光刻形成第四离子注入窗口，第四离子注入窗口的位置位于第一N+源区16和第二N+源区26之间，第四离子注入窗口的宽度为第一N+源区16和第二N+源区26的间距；
步骤10：采用Al离子注入，在第一N+源区16和第二N+源区26之间以及第一P-base区15和第二P-base区25中形成P+源极接触区4，去除第四阻挡层14；
步骤11：采用热氧化工艺形成栅氧化层7，并在栅氧化层7上淀积多晶硅8，刻蚀多晶硅8形成栅极；
步骤12：在栅氧化层7和多晶硅8上淀积层间介质9，光刻层间介质9形成源极接触孔；
步骤13：在P+源极接触区4和层间介质9上形成源极金属10；
步骤14：在N+型碳化硅衬底2的背面形成漏极金属1。
上述实施例中，相对于传统的自对准工艺，本发明的一种高沟道密度的碳化硅MOSFET拥有更窄的P+源区接触区宽度，原因在于在传统的自对准工艺中两个P-base注入是同时形成的，两个注入窗口之间存在最小距离限制，该距离限制一般不小于1.5um。而本发明的一种高沟道密度的碳化硅MOSFET通过两次自对准，将两个P-base区完全连接在一起，从而采用优化工艺的碳化硅MOSFET元胞尺寸相对于传统自对准工艺，可以降低至少1.5um。。
本发明通过优化的版图设计方法，使得在碳化硅MOSFET元胞中源极金属仅在局部与N+源区接触，这样可以使得至少一个方向上的元胞尺寸得到缩减，元胞尺寸缩减的大小为源极金属与N+源区交叠部分宽度的两倍；此外本发明通过优化的工艺设计方法，分别采用两次自对准工艺形成MOSFET的P-base区，从而完全消除单次自对准工艺中带来的P-base间距的限制，使得元胞尺寸得到缩减，缩减尺寸大小为P-base注入时的窗口间距。采用本发明的版图设计方法和工艺设计方法可以较大程度提高碳化硅MOSFET的沟道密度，从而降低比导通电阻。当同时采用优化的版图设计和工艺流程时，理论上可以将碳化硅MOSFET的元胞尺寸降低2.5um左右，从而在极大程度上提高碳化硅MOSFET的沟道密度。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (3)
1.一种高沟道密度的碳化硅MOSFET，其特征在于，包括由下至上依次层叠设置的漏极金属（1）、N+型碳化硅衬底（2）和N-型碳化硅外延层（3）；所述N-型碳化硅外延层（3）中具有P+型源极接触区（4）、P-base区（5）和N+源区（6）；
以三维直角坐标系对器件的三维方向进行定义：定义器件横向方向为x轴方向、器件垂直方向为y轴方向、器件纵向方向即第三维方向为z轴方向；所述P+型源极接触区（4）沿所述y轴方向间隔设置在所述N-型碳化硅外延层（3）的顶层，所述P-base区（5）位于所述P+型源极接触区（4）的两侧，所述N+源区（6）位于所述P-base区（5）顶层的一侧，且所述P+型源极接触区（4）的两侧面与所述P-base区（5）的第一侧面和所述N+源区（6）的第一侧面接触，所述P+型源极接触区（4）的间隔区域中具有所述N+源区（6）；
所述N+源区（6）的第一部分、所述P-base区（5）和所述N-型碳化硅外延层（3）上具有栅氧化层（7），所述栅氧化层（7）上具有多晶硅（8），所述N+源区（6）的第二部分和所述多晶硅（8）上具有层间介质（9），所述层间介质（9）和所述P+型源极接触区（4）上具有源极金属（10）；
所述P-base区（5）的第二侧面与N+源区（6）的第二侧面之间的距离为a，所述P+型源极接触区（4）的宽度b等于2a，且所述a的取值范围为0.3um~0.8um；所述P-base区（5）的第二侧面与所述P-base区（5）的第一侧面相对，所述N+源区（6）的第二侧面与所述N+源区（6）的第一侧面相对。
2.根据权利要求1所述的一种高沟道密度的碳化硅MOSFET，其特征在于，所述P+型源极接触区（4）采用Al离子注入形成，其结深为1.0um~1.5um。
3.一种高沟道密度的碳化硅MOSFET的制备方法，其特征在于，包括以下步骤：
步骤1：在N+型碳化硅衬底（2）上形成N-型碳化硅外延层（3） ；
步骤2：采用化学气相沉积工艺，在所述N-型碳化硅外延层（3）上形成第一阻挡层（11），光刻形成第一离子注入窗口（1-1）；
步骤3：采用Al离子注入，在所述N-型碳化硅外延层（3）的顶层形成第一P-base区（15）；
步骤4：采用化学气相沉积工艺，在第一阻挡层（11）和第一P-base区（15）上形成第二阻挡层（12），光刻形成第二离子注入窗口（1-2）；
步骤5：采用磷或氮离子注入，在所述第一P-base区（15）的顶层形成第一N+源区（16）；
步骤6：去除所述第一阻挡层（11）和所述第二阻挡层（12）；
步骤7：采用化学气相沉积工艺，在所述N-型碳化硅外延层（3）、第一P-base区（15）和第一N+源区（16）上形成第三阻挡层（13），光刻形成第三离子注入窗口（2-1）；
步骤8：重复步骤3~6，在所述N-型碳化硅外延层（3）的顶层形成第二P-base区（25），在所述第二P-base区（25）的顶层形成第二N+源区（26），第一P-base区（15）和第二P-base区（25）相邻且侧面相互接触，第一N+源区（16）和第二N+源区（26）的间距为第一离子注入窗口（1-1）的宽度与第二离子注入窗口（1-2）的宽度之差；
步骤9：采用化学气相沉积工艺，在所述N-型碳化硅外延层（3）、第一P-base区（15）、第一N+源区（16）、第二P-base区（25）和第二N+源区（26）上形成第四阻挡层（14），光刻形成第四离子注入窗口，第四离子注入窗口的位置位于第一N+源区（16）和第二N+源区（26）之间，第四离子注入窗口的宽度为第一N+源区（16）和第二N+源区（26）的间距；
步骤10：采用Al离子注入，在第一N+源区（16）和第二N+源区（26）之间以及第一P-base区（15）和第二P-base区（25）中形成P+源极接触区（4），去除第四阻挡层（14）；
步骤11：采用热氧化工艺形成栅氧化层（7），并在栅氧化层（7）上淀积多晶硅（8），刻蚀多晶硅（8）形成栅极；
步骤12：在栅氧化层（7）和多晶硅（8）上淀积层间介质（9），光刻层间介质（9）形成源极接触孔；
步骤13：在P+源极接触区（4）和层间介质（9）上形成源极金属（10）；
步骤14：在N+型碳化硅衬底（2）的背面形成漏极金属（1）。
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