CN109148587A - 具有低比导通电阻的分离栅vdmos器件及其制造方法 - Google Patents
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Abstract
本发明提供一种具有低比导通电阻的分离栅VDMOS器件及其制造方法，其元胞结构包括：第一导电类型半导体衬底、第一层第一导电类型半导体漂移区、第二层第一导电类型半导体漂移区、第二导电类型半导体阱区、第一导电类型半导体接触区、第二导电类型半导体接触区、多晶硅栅极、多晶硅分离栅电极、金属源电极、第一氧化层介质、第二氧化层介质、第三氧化层介质、第四氧化层介质、深槽；本发明优化漂移区浓度分布从而优化电场分布，在相同耐压条件下缩小比导通电阻，当器件工作在开关态切换状态下时，由于积累层漂移区浓度的降低可以使MOS电容耗尽区延伸更宽，对应栅漏电容更小，因此器件的动态损耗更小，本发明具有更宽的安全工作区。
Description
技术领域
本发明属于功率半导体领域。主要提出了一种具有多层漂移区的分离栅VDMOS器件及其制造方法。通过引入多层漂移区，优化器件关态电场分布，改善分离栅器件的击穿电压和比导通电阻的矛盾关系。
背景技术
相对于常规VDMOS器件，具有分离栅结构的VDMOS器件因为分离栅的引入具有更优的性能。和常规VDMOS器件相比，引入的分离栅与源极短接，可视作体内场板，通过MOS耗尽的方式对漂移区电场进行调制，使得相同耐压下漂移区浓度可以更高，比导通电阻更低。另一方面，由于分离栅的存在，屏蔽了栅极与漏极间的电容，因此分离栅器件具有更低的栅电荷。对于漂移区尺寸较长的分离栅VDMOS器件，漂移区对称轴电场由于类似RESURF原理具有两个电场峰值，而漂移区中间区域电场较低，可以进一步优化。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有低比导通电阻的分离栅VDMOS器件及其制造方法
为实现上述发明目的，本发明技术方案如下：
一种具有低比导通电阻的分离栅VDMOS器件，其元胞结构包括：
第一导电类型半导体衬底152、第一层第一导电类型半导体漂移区111、第二层第一导电类型半导体漂移区112、第二导电类型半导体阱区122、第一导电类型半导体接触区151、第二导电类型半导体接触区121、多晶硅栅极131、多晶硅分离栅电极132、金属源电极130、第一氧化层介质141、第二氧化层介质142、第三氧化层介质143、第四氧化层介质144、深槽16；
第一层第一导电类型半导体漂移区111置于第一导电类型半导体衬底152上方，第二层第一导电类型半导体漂移区112置于第一层第一导电类型半导体漂移区111上方，所述的第一层第一导电类型半导体漂移区111和第二层第一导电类型半导体漂移区112掺杂浓度不相同，深槽16位于元胞两侧，伸入第一导电类型半导体衬底152内，多晶硅栅极131位于槽16内且第一氧化层介质141、第二氧化层介质142和第三氧化层介质143封闭多晶硅栅极131，多晶硅分离栅电极132位于槽16内且第三氧化层介质143和第四氧化层介质144封闭多晶硅分离栅电极132，第二导电类型半导体接触区121伸入到第二导电类型半导体阱区122内，金属源电极130位于两个第一氧化层介质141之间隔离第一导电类型半导体接触区151且深入到第二导电类型半导体接触区121内，第二导电类型半导体接触区121伸入到第二导电类型半导体阱区122内，第二导电类型半导体接触区121和第一导电类型半导体接触区151采用重掺杂，通过金属源电极130将第二导电类型半导体接触区121和第一导电类型半导体接触区151短接。
作为优选方式，第二层第一导电类型半导体漂移区112和第二导电类型半导体阱区122之间设有第三层第一导电类型半导体漂移区113、第四层第一导电类型半导体漂移区114…第n层第一导电类型半导体漂移区11n，形成多层漂移区。
作为优选方式，金属源电极130位于半导体表面上方第一氧化层介质141之间，金属源电极130在半导体表面将第二导电类型半导体接触区121和第一导电类型半导体接触区151短接，第二导电类型半导体接触区121深度可调。
作为优选方式，多晶硅分离栅电极132上表面直角变为圆角，多晶硅栅极131下表面直角变为向下延伸的尖角。
作为优选方式，深槽16底端未深入至第一导电类型半导体衬底152，而是位于第1层第一导电类型半导体漂移区至第n层第一导电类型半导体漂移区之间。
作为优选方式，第一类导电类型半导体是N型，第二类导电类型半导体是P型，或者第一类导电类型半导体是P型，第二类导电类型半导体是N型。
作为优选方式，其半导体是硅，或者碳化硅。
作为优选方式，其中多层漂移区的制造方法步骤包括：
第一步，在衬底材料外延第一层第一导电类型半导体漂移区111；
第二步，在已有第一层第一导电类型半导体漂移区111基础上外延第二层第一导电类型半导体漂移区112；
重复上一步，在已有第i-1层漂移区基础上外延第i层第一导电类型半导体漂移区11i；
重复上一步直至形成第n层第一导电类型半导体漂移区11n。
为实现上述发明目的，本发明还提供一种具有低比导通电阻的分离栅VDMOS器件的制造方法，其中多层漂移区的制造方法步骤包括：
第一步，在衬底材料外延第一层第一导电类型半导体漂移区111；
第二步，在已有第一层第一导电类型半导体漂移区111基础上通过高能离子注入及推结形成第二层第一导电类型半导体漂移区112；
重复上一步，在已有第i-1层漂移区基础上通过高能离子注入及推结形成第i层第一导电类型半导体漂移区11i；
重复上一步直至形成第n层第一导电类型半导体漂移区11n。
作为优选方式，所述制造方法中：每一层漂移区通过外延或离子注入及推结实现，最终形成n层漂移区。
本发明的有益效果为：本发明实质是根据分离栅器件在相同介质氧化层厚度条件下，当工作在关态时，靠近衬底一侧的漂移区和靠近沟道一侧的漂移区电位不同，分离栅与介质氧化层和漂移区所构成的MOS结构耗尽能力不同，优化漂移区浓度分布从而优化电场分布，在相同耐压条件下缩小比导通电阻。另一方面，当器件工作在开关态切换状态下时，由于积累层漂移区浓度的降低可以使MOS电容耗尽区延伸更宽，对应栅漏电容更小，因此器件的动态损耗更小。此外，本发明具有更宽的安全工作区。
附图说明
图1为常规的分离栅VDMOS器件结构；
图2为实施例1的具有双层漂移区的分离栅VDMOS器件结构示意图；
图3为实施例2的具有多层漂移区的分离栅VDMOS器件结构示意图；
图4为实施例3的具有多层漂移区的分离栅VDMOS器件结构示意图；
图5为实施例4的具有多层漂移区的分离栅VDMOS器件结构示意图；
图6为实施例2的具有多层漂移区的分离栅VDMOS器件中多层漂移区的工艺制造流示意图；
图7为实施例2的具有多层漂移区的分离栅VDMOS器件的工艺制造流程图；
图8(a)-8(j)为实施例2的具有n层漂移区的分离栅VDMOS器件的工艺制造示意图；
图9是实施例2的具有多层漂移区的分离栅VDMOS器件和常规分离栅器件的漂移区浓度分布对比图；
图10是实施例2的具有多层漂移区的分离栅VDMOS器件和常规分离栅器件的漂移区电场分布对比图；
图11是实施例2的具有多层漂移区的分离栅VDMOS器件和常规分离栅器件的击穿电压对比图；
图12是实施例2的具有多层漂移区的分离栅VDMOS器件和常规分离栅器件的电流能力对比图；
图13是实施例2的具有多层漂移区的分离栅VDMOS器件和常规分离栅器件的栅电荷仿真对比图；
其中，111为第一层第一导电类型半导体漂移区，112为第二层第一导电类型半导体漂移区，113为第三层第一导电类型半导体漂移区、114为第四层第一导电类型半导体漂移区…11n为第n层第一导电类型半导体漂移区，121为第二导电类型半导体接触区，122为第二导电类型半导体阱区，130为金属源电极，131为多晶硅栅极，132为多晶硅分离栅电极，141为第一氧化层介质，142为第二氧化层介质，143为第三氧化层介质，144为第四氧化层介质，151为第一导电类型半导体接触区，152为第一导电类型半导体衬底，16为深槽。
图1中，11为第一导电类型半导体漂移区，21为第二导电类型半导体接触区，22为第二导电类型半导体阱区，30为金属源电极，31为多晶硅栅极，32为多晶硅分离栅电极，41为A氧化层介质，42为B氧化层介质，43为C氧化层介质，44为D氧化层介质，51为第一导电类型半导体接触区，52为第一导电类型半导体衬底。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如图1所示，为传统的分离栅VDMOS器件结构剖面图，器件包括：第一导电类型半导体衬底52、第一导电类型半导体漂移区11、第一导电类型半导体接触区51、第二导电类型半导体阱区22、第二导电类型半导体接触区21、多晶硅栅极31、多晶硅分离栅电极32、金属源电极30、A氧化层介质41、B氧化层介质42、C氧化层介质43、D氧化层介质44。其中，第一导电类型半导体衬底52、第二导电类型半导体接触区21和第一导电类型半导体接触区51一般采用重掺杂，多晶硅分离栅电极32通过其他位置引出和源电极短接，B氧化层介质43和D氧化层介质44将多晶硅分离栅电极32包围住。
实施例1
如图2所示，一种具有低比导通电阻的分离栅VDMOS器件，其元胞结构包括：
第一导电类型半导体衬底152、第一层第一导电类型半导体漂移区111、第二层第一导电类型半导体漂移区112、第二导电类型半导体阱区122、第一导电类型半导体接触区151、第二导电类型半导体接触区121、多晶硅栅极131、多晶硅分离栅电极132、金属源电极130、第一氧化层介质141、第二氧化层介质142、第三氧化层介质143、第四氧化层介质144、深槽16；
第一层第一导电类型半导体漂移区111置于第一导电类型半导体衬底152上方，第二层第一导电类型半导体漂移区112置于第一层第一导电类型半导体漂移区111上方，所述的第一层第一导电类型半导体漂移区111和第二层第一导电类型半导体漂移区112掺杂浓度不相同，深槽16位于元胞两侧，伸入第一导电类型半导体衬底152内，多晶硅栅极131位于槽16内且第一氧化层介质141、第二氧化层介质142和第三氧化层介质143封闭多晶硅栅极131，多晶硅分离栅电极132位于槽16内且第三氧化层介质143和第四氧化层介质144封闭多晶硅分离栅电极132，第二导电类型半导体接触区121深入到第二导电类型半导体阱区122内，金属源电极130位于两个第一氧化层介质141之间隔离第一导电类型半导体接触区151且深入到第二导电类型半导体接触区121内，第二导电类型半导体接触区121和第一导电类型半导体接触区151采用重掺杂，通过金属源电极130将第二导电类型半导体接触区121和第一导电类型半导体接触区151短接。
第四氧化层介质和第三氧化层介质143可通过淀积形成，也可以通过热生长方式形成，第二氧化层介质142一般通过热生长方式形成，第一氧化层介质141一般通过淀积形成。
作为优选方式，第一类导电类型半导体是N型，第二类导电类型半导体是P型，或者第一类导电类型半导体是P型，第二类导电类型半导体是N型。
作为优选方式，其半导体是硅，或者碳化硅。
其基本工作原理如下：以第一类导电类型半导体材料为N型为例，当栅极偏置为大于阈值电压时，第二导电类型半导体阱区122靠近介质的表面出现反型电子层，在漏端Vd的作用下，形成从第一导电类型半导体衬底152-第一层第一导电类型半导体漂移区111-第二层第一导电类型半导体漂移区112-第二导电类型半导体阱区122界面-第一导电类型半导体接触区151-金属源电极130的电流通路。由于掺杂浓度不同，第一导电类型半导体接触区151和第一导电类型半导体衬底152均为重掺杂，上述该电流通路的电流大小主要由两层漂移区第一层第一导电类型半导体漂移区111和第二层第一导电类型半导体漂移区112决定。当栅极偏置为0时，漏极偏置为Vd，Pwell区和第二层漂移区Nepi2构成的PN结在反向电压Vd作用下开始耗尽，由于分离栅电极接0，在第一层第一导电类型半导体漂移区111和第二层第一导电类型半导体漂移区112靠近介质处开始耗尽，随着漏端电压逐渐升高，PN结和MOS耗尽两种方式使得耗尽区逐渐朝漏端扩展；最终Vd主要降落在耗尽区内，常规的分离栅VDMOS器件电场分布在Pwell/Nepi结和底部耗尽区边界NN+两个峰值，而本发明提出的结构由于Nepi1/Nepi2存在浓度差新增加一个电场峰值，因此，相比较传统分离栅器件而言，在相同击穿电压条件下，本发明提出的结构漂移区尺寸可以更短，比导通电阻更低。
实施例2
如图3所示，本实施例和实施例1的区别在于：第二层第一导电类型半导体漂移区112和第二导电类型半导体阱区122之间设有第三层第一导电类型半导体漂移区113、第四层第一导电类型半导体漂移区114…第n层第一导电类型半导体漂移区11n，形成多层漂移区。
本例与实施例1的结构不同之处在于，有n(n＞2)个漂移区耐压层，工作原理和效果与实施例1基本相同，相比传统分离栅VDMOS，实施例2的漂移区中可以增加n-1个电场峰值，通过进一步优化漂移区电场分布来降低比导通电阻。
如图6所示，为形成n层漂移区的的工艺制造示意图，具体地：
第一种多层漂移区制造工艺包括图6(a)-图6(d)，包括以下步骤：
第一步，在衬底材料外延第一层第一导电类型半导体漂移区111；如图6(a)；
第二步，在已有第一层第一导电类型半导体漂移区111基础上外延第二层第一导电类型半导体漂移区112；如图6(b)；
重复上一步，在已有第i-1层漂移区基础上外延第i层第一导电类型半导体漂移区11i；如图6(c)；
重复上一步直至形成第n层第一导电类型半导体漂移区11n。如图6(d)；
第二种多层漂移区制造工艺包括图6(e)-图6(h)，包括以下步骤：
第一步，在衬底材料外延第一层第一导电类型半导体漂移区111；
第二步，在已有第一层第一导电类型半导体漂移区111基础上通过高能离子注入及推结形成第二层第一导电类型半导体漂移区112；
重复上一步，在已有第i-1层漂移区基础上通过高能离子注入及推结形成第i层第一导电类型半导体漂移区11i；
重复上一步直至形成第n层第一导电类型半导体漂移区11n。
优选的，所述制造方法中：每一层漂移区通过外延或离子注入及推结实现，最终形成n层漂移区。
如图7和图8所示，实施例2的具有多层漂移区的分离栅VDMOS器件结构工艺制造流程图，具体包括以下步骤：
第一步，根据已有衬底材料外延第一层第一导电类型半导体漂移区111，如图8(a)所示；
第二步，在第一层第一导电类型半导体漂移区111基础上通过上述图6方式形成具有多层漂移区结构112-11n，如图8(b)所示；
第三步，在多层漂移区结构基础上通过掩膜版光刻形成槽，如图8(c)所示；
第四步，在槽内淀积氧化层并刻蚀形成槽内第四氧化层介质144，在槽内淀积多晶硅，形成多晶硅分离栅电极，如图8(d)所示；
第五步，在图8(d)基础上淀积并刻蚀氧化层，形成栅极与分离栅之间的第三氧化层介质143，如图8(e)所示；
第六步，通过热生长形成第二氧化层介质142，如图8(f)所示；
第七步，淀积多晶硅并刻蚀表面多晶硅，形成多晶硅栅极131，如图8(g)所示；
第八步，在图8(g)的基础上，通过离子注入第二导电类型半导体杂质，并推结形成第二导电类型半导体阱区122，再通过离子注入第一类导电类型半导体杂质，形成第一导电类型半导体接触区151，如图8(h)；
第九步，在图8(h)的基础上淀积介质氧化层后刻蚀氧化层和半导体，形成源极接触槽，如图8(i)；
第十步，在图8(i)的基础上，利用自对准工艺，通过离子注入第二类导电类型半导体杂质，形成第二导电类型半导体接触区121，并淀积金属及CMP，形成金属源电极130，如图8(j)所示。
需要注意的是：
本发明所提出的具有多层漂移区的分离栅VDMOS器件的制造工艺中，在n层漂移区形成后，也可以先注入第二导电类型半导体阱区122，注入第二导电类型半导体接触区121和第一导电类型半导体接触区151之后再刻蚀槽形成第四氧化层介质144、多晶硅分离栅电极132、第三氧化层介质143、第二氧化层介质142、多晶硅栅极131。
本发明所提出的n层漂移区可以为有限个也可以为无穷个，当n无限个时其对应的结构中的一种特殊结构为线性变掺杂漂移区。
下面图9-图13给出本发明实施例2与传统VDMOS器件的对比，具体说明本发明的优异之处。
如图9所示，为本发明实施例2和传统分离栅VDMOS结构在相同器件尺寸条件下的漂移区浓度分布，示例结构中漂移区浓度分布分为3个区域，分别为3.5×1016cm-3、8×1016cm-3和15×1016cm-3，对应常规分离栅VDMOS器件为同一器件尺寸的最优浓度条件8×1016cm-3。
如图10所示，为本发明实施例2和传统分离栅VDMOS结构在相同器件尺寸条件下的漂移区电场分布，如图所示，本发明示例的电场分布中由于多层漂移区的存在，在浓度变化处引入了两个电场峰值，相比传统分离栅VDMOS器件，PN结处和NN+结处的电场都更低。因此，本发明示例中漂移区电场分布更优。
如图11所示，为本发明实施例2和传统分离栅VDMOS器件的关态IV曲线，如图所示，可以看到，本发明示例将传统VDMOS器件的击穿电压从55V左右提高到67V。
如图12所示，本发明实施例2和传统分离栅VDMOS器件的开态IV曲线，如图可知，本发明示例结构具有更宽的安全工作区，另一方面，本发明示例比导通电阻更小，相比传统VDMOS器件，线性区电流从1.47mA提升至1.65mA,对应比导通电阻从8.15mΩ.mm2降低至6.76mΩ.mm2。本发明实施例和传统分离栅VDMOS器件相比，其优值函数FOM＝BV2/Ron,sp从37.12MW/cm2提升至66.4MW/cm2，FOM提高79％。
如图13所示，为本发明实施例2和传统分离栅VDMOS器件的栅电荷仿真曲线，如图可知，给栅电极充电至相同的栅压如图所示为10V时，本发明所提出的结构所需要的充电时间更短，意味着本发明实施例的栅电荷更小。
在其他的实施例中，深槽16底端未深入至第一导电类型半导体衬底152，而是位于第1层第一导电类型半导体漂移区至第n层第一导电类型半导体漂移区之间。
实施例3
如图4所示，本实施例相比实施例2的结构不同之处在于，金属源电极130未伸入半导体材料中，在半导体表面将第二导电类型半导体接触区121尺寸和第一导电类型半导体接触区151短接。第二导电类型半导体接触区121深度可变，可以将第二导电类型半导体阱区122隔断，甚至深入第n层第一导电类型半导体漂移区中，有效防止沟道穿通，示例图中为第二导电类型半导体接触区121与第n层第一导电类型半导体漂移区11n相接。本实施例工作原理和效果与实施例2基本相同。
实施例4
如图5所示，本实施例和实施例3的区别在于：多晶硅分离栅电极132上表面直角变为圆角，多晶硅栅极131下表面直角变为向下延伸的尖角。
相比实施例2的结构，其不同之处在于槽内栅极多晶硅的形貌，实施例2中的具有多层漂移区的分离栅VDMOS器件结构，第n层第一导电类型半导体漂移区11n的优化浓度较低，对应积累层电阻相对较大，而如图5所示多晶硅栅极131的尖角的存在能够增加产生积累层的厚度和浓度，降低漂移区的电阻。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种具有低比导通电阻的分离栅VDMOS器件，其元胞结构包括：
第一导电类型半导体衬底(152)、第一层第一导电类型半导体漂移区(111)、第二层第一导电类型半导体漂移区(112)、第二导电类型半导体阱区(122)、第一导电类型半导体接触区(151)、第二导电类型半导体接触区(121)、多晶硅栅极(131)、多晶硅分离栅电极(132)、金属源电极(130)、第一氧化层介质(141)、第二氧化层介质(142)、第三氧化层介质(143)、第四氧化层介质(144)、深槽(16)；
第一层第一导电类型半导体漂移区(111)置于第一导电类型半导体衬底(152)上方，第二层第一导电类型半导体漂移区(112)置于第一层第一导电类型半导体漂移区(111)上方，所述的第一层第一导电类型半导体漂移区(111)和第二层第一导电类型半导体漂移区(112)掺杂浓度不相同，深槽(16)位于元胞两侧，伸入第一导电类型半导体衬底(152)内，多晶硅栅极(131)位于槽(16)内且第一氧化层介质(141)、第二氧化层介质(142)和第三氧化层介质(143)封闭多晶硅栅极(131)，多晶硅分离栅电极(132)位于槽(16)内且第三氧化层介质(143)和第四氧化层介质(144)封闭多晶硅分离栅电极(132)，第二导电类型半导体接触区(121)深入到第二导电类型半导体阱区(122)内，金属源电极(130)位于两个第一氧化层介质(141)之间隔离第一导电类型半导体接触区(151)且深入到第二导电类型半导体接触区(121)内，第二导电类型半导体接触区(121)和第一导电类型半导体接触区(151)采用重掺杂，通过金属源电极(130)将第二导电类型半导体接触区(121)和第一导电类型半导体接触区(151)短接。
2.根据权利要求1所述的具有低比导通电阻的分离栅VDMOS器件，其特征在于：第二层第一导电类型半导体漂移区(112)和第二导电类型半导体阱区(122)之间设有第三层第一导电类型半导体漂移区(113)、第四层第一导电类型半导体漂移区(114)…第n层第一导电类型半导体漂移区(11n)，形成多层漂移区。
3.根据权利要求1所述的具有低比导通电阻的分离栅VDMOS器件，其特征在于：金属源电极(130)位于半导体表面上方第一氧化层介质(141)之间，金属源电极(130)在半导体表面将第二导电类型半导体源接触区(121)和第一导电类型半导体接触区(151)短接，第二导电类型半导体接触区(121)深度可调。
4.根据权利要求1所述的具有低比导通电阻的分离栅VDMOS器件，其特征在于：多晶硅分离栅电极(132)上表面直角变为圆角，多晶硅栅极(131)下表面直角变为向下延伸的尖角。
5.根据权利要求1所述的具有低比导通电阻的分离栅VDMOS器件，其特征在于：深槽(16)底端未深入至第一导电类型半导体衬底(152)，而是位于第1层第一导电类型半导体漂移区至第n层第一导电类型半导体漂移区之间。
6.根据权利要求1至5任意一项所述的具有低比导通电阻的分离栅VDMOS器件，其特征在于：第一类导电类型半导体是N型，第二类导电类型半导体是P型，或者第一类导电类型半导体是P型，第二类导电类型半导体是N型。
7.根据权利要求1至5任意一项所述的具有低比导通电阻的分离栅VDMOS器件，其特征在于：其半导体是硅，或者碳化硅。
8.根据权利要求2所述的具有低比导通电阻的分离栅VDMOS器件，其特征在于：其中多层漂移区的制造方法步骤包括：
第一步，在衬底材料外延第一层第一导电类型半导体漂移区(111)；
第二步，在已有第一层第一导电类型半导体漂移区(111)基础上外延第二层第一导电类型半导体漂移区(112)；
重复上一步，在已有第i-1层漂移区基础上外延第i层第一导电类型半导体漂移区(11i)；
重复上一步直至形成第n层第一导电类型半导体漂移区(11n)。
9.根据权利要求2所述的一种具有低比导通电阻的分离栅VDMOS器件的制造方法，其特征在于：其中多层漂移区的制造方法步骤包括：
第一步，在衬底材料外延第一层第一导电类型半导体漂移区(111)；
第二步，在已有第一层第一导电类型半导体漂移区(111)基础上通过高能离子注入及推结形成第二层第一导电类型半导体漂移区(112)；
重复上一步，在已有第i-1层漂移区基础上通过高能离子注入及推结形成第i层第一导电类型半导体漂移区(11i)；
重复上一步直至形成第n层第一导电类型半导体漂移区(11n)。
10.根据权利要求2所述的一种具有低比导通电阻的分离栅VDMOS器件的制造方法，其特征在于：每一层漂移区通过外延或离子注入及推结实现，最终形成n层漂移区。
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