CN110504322A - 分离栅vdmos器件的终端结构 - Google Patents

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Abstract

本发明提供一种分离栅VDMOS器件的终端结构，包括有源区结构和终端区结构，本发明通过将分离栅深槽与第一道终端深槽相连，二者共用接触孔进行引出，减少了设计器件版图结构时所要考虑的参数，简化器件的版图结构设计，同时将三维耗尽转化为二维耗尽，并对分离栅深槽和第一道终端深槽连接处的结构进行特殊设计，进一步缓解曲率效应，优化电荷平衡，提高终端结构的耐压。

Description

分离栅VDMOS器件的终端结构
技术领域
本发明属于功率半导体领域，具体涉及一种分离栅VDMOS器件的终端结构。
背景技术
功率半导体器件由于具有输入阻抗高、损耗低、开关速度快、无二次击穿、安全工作区宽等特性，已被广泛应用于消费电子、计算机及外设、网络通信，电子专用设备与仪器仪表、汽车电子、LED显示屏以及电子照明等多个方面。相对于常规VDMOS器件，具有分离栅结构的VDMOS器件因为分离栅的引入具有更优的性能。分离栅VDMOS器件引入的分离栅电极与源极短接，可视作体内场板，通过MOS耗尽的方式对漂移区电场进行调制，使得相同耐压下漂移区浓度可以更高，比导通电阻更低。另一方面，由于分离栅的存在，屏蔽了栅极与漏极间的电容，因此分离栅器件具有更低的栅电荷。目前，在常规分离栅VDMOS器件的版图结构中，分离栅深槽与终端第一道深槽没有连通，需要单独设计二者的引出，以及二者间距等参数，使得设计难度增加。此外，该区域的三维耗尽效应变得显著，电荷平衡变得复杂。上述两点原因不仅使得该区域可能发生提前击穿影响器件耐压，更对器件的版图设计提出了新的挑战。
发明内容
本发明针对背景技术存在的缺陷，为了简化分离栅VDMOS的终端设计以及优化终端区的电荷平衡，提出了一种新型分离栅VDMOS器件的终端结构。
为实现上述发明目的，本发明技术方案如下：
一种分离栅VDMOS器件的终端结构，包括有源区结构和终端区结构：
所述有源区结构包括：第一导电类型衬底152，第一导电类型漂移区111，第一导电类型源极接触区151，第二导电类型阱区122，第二导电类型源端接触区121，源极金属接触130，第一介质氧化层141、第二介质氧化层142、第三介质氧化层143，控制栅多晶硅电极131、分离栅多晶硅电极132；第一导电类型漂移区111位于第一导电类型衬底152上方，第二导电类型阱区122位于第一导电类型漂移区111上方，第一导电类型源极接触区151位于第二导电类型阱区122上方，源极金属接触30将第二导电类型源端接触区区121和第一导电类型源极接触区151短接；由第一介质氧化层141、第二介质氧化层142、第三介质氧化层143和控制栅多晶硅电极131、分离栅多晶硅电极132组成的槽型结构位于第一导电类型衬底152和第一导电类型漂移区111的两侧，其中第一介质氧化层141、第二介质氧化层142包围着控制栅多晶硅电极131，第二介质氧化层142、第三介质氧化层143包围着分离栅多晶硅电极132，第三介质氧化层143位于控制栅多晶硅电极131和分离栅多晶硅电极132的中间，第三介质氧化层143和分离栅多晶硅电极132构成有源区末端的分离栅深槽；
所述终端区结构包括第四介质氧化层144、第五介质氧化层145、第一终端多晶硅电极133、第二终端多晶硅电极134；其中第四介质氧化层144和第一终端多晶硅电极133构成第一道终端深槽，第五介质氧化层145和第二终端多晶硅电极134构成第二道终端深槽；
分离栅深槽和第一道终端深槽连通，其中分离栅多晶硅电极132和第一终端多晶硅电极133连通，第三介质氧化层143和第四介质氧化层144连通，二者共用接触孔与外部电路相连。
作为优选方式，分离栅深槽和第一道终端深槽的连接处为直角。
作为优选方式，分离栅深槽和第一道终端深槽的连接处为圆弧。
作为优选方式，分离栅深槽和第一道终端深槽连接处的圆弧直径，等于分离栅深槽的间距。
作为优选方式，分离栅深槽和第一道终端深槽连接处的圆弧直径，大于分离栅深槽的间距。
作为优选方式，终端区结构的终端深槽数目大于2。
作为优选方式，终端区结构包括有第二导电类型阱区122，位于第一导电类型漂移区111上方。
本发明的有益效果为：通过将分离栅深槽与第一道终端深槽相连，二者共用接触孔进行引出，减少了设计器件版图结构时所要考虑的参数，简化器件的版图结构设计。同时将三维耗尽转化为二维耗尽，并对分离栅深槽和第一道终端深槽连接处的结构进行特殊设计，进一步缓解曲率效应，优化电荷平衡，提高终端结构的耐压。。
附图说明
图1为常规分离栅VDMOS器件整体结构示意图；
图2为常规分离栅VDMOS器件终端结构示意图；
图3为本发明实施例1的分离栅VDMOS器件整体结构示意图；
图4为本发明实施例1的分离栅VDMOS器件终端结构示意图；
图5为本发明实施例2的分离栅VDMOS器件终端结构示意图；
图6为本发明实施例3的分离栅VDMOS器件终端结构示意图；
111为第一导电类型漂移区，121为第二导电类型源端接触区，122为第二导电类型阱区，130为源极金属接触，131为控制栅多晶硅电极，132为分离栅多晶硅电极，133为第一终端多晶硅电极，134为第二终端多晶硅电极，141为第一介质氧化层，142为第二介质氧化层，143为第三介质氧化层，144为第四介质氧化层、145为第五介质氧化层、151为第一导电类型源极接触区，152为第一导电类型衬底。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如图1和图2所示，为常规分离栅VDMOS器件的结构示意图，其特点在于分离栅深槽没有和第一道终端深槽相连，需要单独设计分离栅多晶硅电极132和第一终端多晶硅电极133的引出，并需要根据该区域的电荷平衡合理设置二者的间距。此外，分离栅深槽和第一道终端深槽之间存在间距，使得该区域的三维耗尽效应变得显著，电荷平衡变得复杂。上述两点原因使得终端设计变得更加复杂，且存在电荷平衡不优化、发生提前击穿的可能。
实施例1
如图3和图4所示，为本发明实施例1的分离栅VDMOS器件的结构示意图，包括有源区结构和终端区结构：
所述有源区结构包括：第一导电类型衬底152，第一导电类型漂移区111，第一导电类型源极接触区151，第二导电类型阱区122，第二导电类型源端接触区121，源极金属接触130，第一介质氧化层141、第二介质氧化层142、第三介质氧化层143，控制栅多晶硅电极131、分离栅多晶硅电极132；第一导电类型漂移区111位于第一导电类型衬底152上方，第二导电类型阱区122位于第一导电类型漂移区111上方，第一导电类型源极接触区151位于第二导电类型阱区122上方，源极金属接触30将第二导电类型源端接触区区121和第一导电类型源极接触区151短接；由第一介质氧化层141、第二介质氧化层142、第三介质氧化层143和控制栅多晶硅电极131、分离栅多晶硅电极132组成的槽型结构位于第一导电类型衬底152和第一导电类型漂移区111的两侧，其中第一介质氧化层141、第二介质氧化层142包围着控制栅多晶硅电极131，第二介质氧化层142、第三介质氧化层143包围着分离栅多晶硅电极132，第三介质氧化层143位于控制栅多晶硅电极131和分离栅多晶硅电极132的中间，第三介质氧化层143和分离栅多晶硅电极132构成有源区末端的分离栅深槽；
所述终端区结构包括第四介质氧化层144、第五介质氧化层145、第一终端多晶硅电极133、第二终端多晶硅电极134；其中第四介质氧化层144和第一终端多晶硅电极133构成第一道终端深槽，第五介质氧化层145和第二终端多晶硅电极134构成第二道终端深槽；
分离栅深槽和第一道终端深槽连通，其中分离栅多晶硅电极132和第一终端多晶硅电极133连通，第三介质氧化层143和第四介质氧化层144连通，二者共用接触孔与外部电路相连。
分离栅深槽和第一道终端深槽通过分离栅多晶硅电极132和第一终端多晶硅电极实现电气连通，二者共用接触孔与外部电路相连，减少了设计器件版图结构时所要考虑的参数，简化器件的版图结构设计。同时对分离栅深槽与第一道终端深槽连接处的结构进行倒角设计，缓解曲率效应，进一步优化电荷平衡，提高终端结构的耐压。
此外，分离栅深槽和第一道终端深槽的连接处为圆弧，连接处的圆弧直径，等于分离栅深槽的间距，优化该处的曲率效应，避免提前击穿。
进一步的，终端区的深槽数目可以增加也可以减少。
进一步的，终端区结构包括有第二导电类型阱区122，位于第一导电类型漂移区111上方。
实施例2
如图5所示，为本发明实施例2的分离栅VDMOS器件终端结构示意图，本例与实施例1的不同之处在于，分离栅深槽和第一道终端深槽连接处的圆弧直径，大于分离栅深槽的间距。旨在进一步缓解曲率效应，优化电荷平衡，其原理与实施例1基本相同。
实施例3
如图6所示，为本发明实施例3的分离栅VDMOS器件终端结构示意图，本例与实施例1的不同之处在于，分离栅深槽和第一道终端深槽的连接处为直角，未对连接处结构进行倒角设计，旨在降低设计难度与制造难度，其原理与实施例1基本相同。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (7)

1.一种分离栅VDMOS器件的终端结构，其特征在于：包括有源区结构和终端区结构：
所述有源区结构包括：第一导电类型衬底(152)，第一导电类型漂移区(111)，第一导电类型源极接触区(151)，第二导电类型阱区(122)，第二导电类型源端接触区(121)，源极金属接触(130)，第一介质氧化层(141)、第二介质氧化层(142)、第三介质氧化层(143)，控制栅多晶硅电极(131)、分离栅多晶硅电极(132)；第一导电类型漂移区(111)位于第一导电类型衬底(152)上方，第二导电类型阱区(122)位于第一导电类型漂移区(111)上方，第一导电类型源极接触区(151)位于第二导电类型阱区(122)上方，源极金属接触(30)将第二导电类型源端接触区区(121)和第一导电类型源极接触区(151)短接；由第一介质氧化层(141)、第二介质氧化层(142)、第三介质氧化层(143)和控制栅多晶硅电极(131)、分离栅多晶硅电极(132)组成的槽型结构位于第一导电类型衬底(152)和第一导电类型漂移区(111)的两侧，其中第一介质氧化层(141)、第二介质氧化层(142)包围着控制栅多晶硅电极(131)，第二介质氧化层(142)、第三介质氧化层(143)包围着分离栅多晶硅电极(132)，第三介质氧化层(143)位于控制栅多晶硅电极(131)和分离栅多晶硅电极(132)的中间，第三介质氧化层(143)和分离栅多晶硅电极(132)构成有源区末端的分离栅深槽；
所述终端区结构包括第四介质氧化层(144)、第五介质氧化层(145)、第一终端多晶硅电极(133)、第二终端多晶硅电极(134)；其中第四介质氧化层(144)和第一终端多晶硅电极(133)构成第一道终端深槽，第五介质氧化层(145)和第二终端多晶硅电极(134)构成第二道终端深槽；
分离栅深槽和第一道终端深槽连通，其中分离栅多晶硅电极(132)和第一终端多晶硅电极(133)连通，第三介质氧化层(143)和第四介质氧化层(144)连通，二者共用接触孔与外部电路相连。
2.根据权利要求1所述的一种分离栅VDMOS器件的终端结构，其特征在于：分离栅深槽和第一道终端深槽的连接处为直角。
3.根据权利要求1所述的一种分离栅VDMOS器件的终端结构，其特征在于：分离栅深槽和第一道终端深槽的连接处为圆弧。
4.根据权利要求3所述的一种分离栅VDMOS器件的终端结构，其特征在于：分离栅深槽和第一道终端深槽连接处的圆弧直径，等于分离栅深槽的间距。
5.根据权利要求3所述的一种分离栅VDMOS器件的终端结构，其特征在于：分离栅深槽和第一道终端深槽连接处的圆弧直径，大于分离栅深槽的间距。
6.根据权利要求1所述的一种分离栅VDMOS器件的终端结构，其特征在于：终端区结构的终端深槽数目大于2。
7.根据权利要求1所述的一种分离栅VDMOS器件的终端结构，其特征在于：终端区结构包括有第二导电类型阱区(122)，位于第一导电类型漂移区(111)上方。
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