CN103022004B - 一种高压集成电路的互连结构 - Google Patents

一种高压集成电路的互连结构 Download PDF

Info

Publication number
CN103022004B
CN103022004B CN201210432010.3A CN201210432010A CN103022004B CN 103022004 B CN103022004 B CN 103022004B CN 201210432010 A CN201210432010 A CN 201210432010A CN 103022004 B CN103022004 B CN 103022004B
Authority
CN
China
Prior art keywords
high voltage
voltage
power device
interconnection structure
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201210432010.3A
Other languages
English (en)
Other versions
CN103022004A (zh
Inventor
乔明
张昕
许琬
李燕妃
周锌
吴文杰
张波
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Electronic Science and Technology of China
Original Assignee
University of Electronic Science and Technology of China
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Electronic Science and Technology of China filed Critical University of Electronic Science and Technology of China
Priority to CN201210432010.3A priority Critical patent/CN103022004B/zh
Publication of CN103022004A publication Critical patent/CN103022004A/zh
Application granted granted Critical
Publication of CN103022004B publication Critical patent/CN103022004B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/4238—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the surface lay-out
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

一种高压集成电路的互连结构，属于半导体功率器件技术领域。本发明在具有横向高压功率器件的高压集成电路中，采用多条窄线宽的金属连线连接横向高压功率器件的漏极（或阳极）和高压电路，多条窄线宽的金属连线共同分担横向高压功率器件所承载的电流大小，各条窄线宽的金属连线之间具有相应的间距。本发明可以大大减小高压互连线场致电荷的产生，有效屏蔽互连线电位对器件表面电场的影响，增强了器件在具有高压互连线时的耐压，提高了器件的性能。本发明可用于具有单RESURF、双RESURF结构的LDMOS、LIGBT或3D RESURF LDMOS等功率器件的高压集成电路中。

Description

一种高压集成电路的互连结构
技术领域
该发明属于半导体功率器件技术领域，具体涉及高压集成电路互连结构。
背景技术
高压集成电路HVIC（High Voltage Integrated Circuit）已经在电源管理、马达控制、电子镇流器等领域取得巨大的进展，并将受到更广泛的关注。HVIC将高、低压器件集成在同一芯片后，为了实现将低压端控制信号传输到高压端等功能，高压互连线（High VoltageInterconnection，HVI）常常需要跨过高压器件，如横向双扩散金属氧化物半导体场效应晶体管LDMOS  （Lateral Double-Diffused MOSFET）、横向绝缘栅双极型晶体管LIGBT（LateralInsulated Gate Bipolar Transistor），也常常需要跨越隔离区表面局部区域，这样有可能会导致电力线局部集中，在器件的表面产生场致电荷，使表面电场急剧增大，严重时会影响器件的击穿电压，产生高低压互连线效应。
为降低高压互连线效应，研究者们提出了各种屏蔽措施，包括单层多晶浮空场板、偏置多晶硅阻性场板、半绝缘多晶硅阻性场板、卷形阻性场板或厚SiO2层等多种结构。其中，单层多晶浮空场板不能有效地屏蔽互连线的影响；偏置多晶硅阻性场板、半绝缘多晶硅阻性场板、卷形阻性场板存在工艺难度大，成本高，有较大的反向漏电流等不足。而采用较厚的场氧化层，不仅工艺难度大，过高的表面台阶还会导致断铝等问题。
发明内容
本发明针对在高压互连电路中，互连线跨过高压功率器件或隔离区表面时，导致电力线局部集中，在器件表面产生感应电荷，使漂移区难以完全耗尽，造成器件击穿电压降低的技术问题，提供一种高压互连结构。本发明能够使高压功率器件表面电场不会过于集中，减小互连线对器件耐压的影响。与现有的各种高压互连的屏蔽技术相比，本发明没有引入降场层或场板等其他结构，因此在不增加工艺复杂性、不增加器件成本的情况下，能够实现高压集成电路电平位移结构的集成，且兼容了VLSI工艺的特点。本发明可用于具有单RESURF（REduced SURface Field）、双RESURF结构的LDMOS、LIGBT、3D RESURF LDMOS等功率器件中。
本发明技术方案是：
一种高压集成电路的互连结构，用于具有横向高压功率器件的高压集成电路中，包括多条窄线宽的金属连线；所述多条窄线宽的金属连线一端与横向高压功率器件的漏极或阳极相连，另一端与高压集成电路的高压电路相连。多条窄线宽的金属连线共同分担横向高压功率器件所承载的电流大小，各条窄线宽的金属连线之间具有相应的间距。
上述技术方案中，高压集成电路中的横向高压功率器件可以是圆形横向高压功率器件（如图2所示），也可以是椭圆跑道型横向高压功率器件（如图3所示）。
上述技术方案中的新型高压互连结构可用于各种现有的N型沟道或P型沟道的横向功率器件之中。仅以N型沟道型器件为例，可以与单RESURF LDMOS组合实现高压集成（如图4所示）；可以与双RESURF LDMOS组合实现高压集成（如图5所示）；可以与LIGBT组合实现高压集成（如图6所示）；可以与3D RESURF LDMOS组合实现高压集成（如图7所示）。
在本发明所述的多条窄线宽金属线的高压互连结构中，所述窄线宽的金属连线的数量、线宽和间距，可相同或不相同。
下面通过高压互连线对器件影响的模型分析说明本发明专利的原理。
以图4所示的具有高压互连线的N型单RESURF LDMOS器件为例。图中的高压互连线金属、器件体硅与二者之间的空气构成一个寄生的类似MOS电容，其中互连线金属与体硅分别充当电容的电极，空气为介质层。设任意△x长度内的寄生MOS电容为Ci，电势差为△Ui=VHVI-Vi，其中VHVI表示高压互连线的电压，由于互连线往往和漏极相连，因此具有很高的电位；Vi表示x=i处器件硅表面电势，在靠近源区的器件表面，Vi的值会非常小，因此△Ui的值将会很大。根据电容原理ΔQi=Cix△Ui，在硅表面感应产生的负电荷（互连线相对器件表面带正电）电量△Qi将会很大。该场致电荷的存在，会抑制器件在漏端加高压的情况下N型外延层的耗尽，致使器件在N型外延层未完全耗尽时就发生了雪崩击穿，降低了器件的耐压。
对于△x长度内的寄生MOS电容，其电容值Ci与互连线和器件表面的距离成反比，与互连线的宽度成正比，本发明通过减小高压互连线的宽度，从而减小高压互连线与器件表面之间的寄生电容值，进而减小引入的电荷量来改善器件的击穿特性，降低高压互连线对器件耐压的有害影响。本发明与传统高压互连结构相比，互连线对表面电场的影响明显降低，起到了有效的电场屏蔽的作用。
随着高压互连线宽度的降低，单条互连线的电流能力也会降低，此时通过增加高压互连线的数量保证器件开态的电流能力。实际应用中，在满足电流能力的条件下并不需要较大的互连线宽度。因此，本发明中互连线宽度与条数根据实际应用存在一个折衷值。
综上所述，本发明提供了一种高压互连结构，使用了多条窄线宽的高压互连线，多条互连线之间相互间隔相应的距离，此时互连线的宽度和条数依据其所承载的电流大小进行分配，使用多个窄线宽的互连线也可以增加器件的电流能力。与传统高压互连技术相比，减小了互连线电位对器件表面电场的影响，大大增强了器件在具有高压互连线时的耐压。与现有的各种高压互连的屏蔽技术相比，本发明没有引入降场层或场板等其他结构，从而不会增加工艺复杂性与器件成本。本发明可用于具有N型或P型沟道的单RESURF LDMOS、双RESURFLDMOS、LIGBT、3D RESURF LDMOS等结构的功率器件中。
附图说明
图1所示为常用电平位移结构的高压集成结构。
图2所示为本发明用于圆形结构横向高压功率器件的高压互连结构。
图3所示为本发明用于跑道型圆形结构横向高压功率器件的高压互连结构。
图4所示为本发明与单RESURF LDMOS组合使用的高压互连结构。
图5所示为本发明与双RESURF LDMOS组合使用的高压互连结构。
图6所示为本发明与LIGBT组合使用的高压互连结构。
图7所示为本发明与3D RESURF LDMOS组合使用的高压互连结构。
具体实施方式
为了使本发明所要解决的技术问题、技术方案及有益效果更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
本发明提供一种高压互连结构，改变了传统功率器件的高压互连方式，采用多条线宽较窄的高压互连线，能够明显减小互连线对器件耐压的影响，从而使器件表面电场不会过于集中，大大增强了器件在具有高压互连线时的耐压。与现有的各种高压互连的屏蔽技术相比，本发明没有引入降场层或场板等其他结构，从而不会增加工艺复杂性与器件成本。本发明根据实际应用可选择圆形横向功率器件或跑道形功率器件，如图2、图3所示。本发明可用于具有N型沟道或P型沟道的单RESURF LDMOS、双RESURF LDMOS、LIGBT、3D RESURFLDMOS等结构的功率器件中，如图4-图7所示。
图1为常用电平位移电路中的高压集成结构。其中1是基于逻辑地的低压端电路，2是横向高压功率器件，3是横向高压功率器件的栅极，4是高压互连线，5是横向高压功率器件的高压结终端，6是基于浮动地的高压端电路。对于这种传统结构，高压互连线连接了横向高压功率器件的高压端与电平位移电路中的高压部分，因此具有较高电位，当互连线跨过高压器件或隔离区表面时，会导致该区域电力线局部集中，在器件表面产生场致电荷，抑制功率器件漂移区的耗尽，使器件在漂移区未完全耗尽时发生雪崩击穿，导致器件耐压严重降低。
图2所示为本发明用于圆形结构横向高压功率器件的高压互连结构。其中1是横向高压功率器件的漏极（或阳极），2是窄线宽高压互连线，3是横向高压功率器件的栅极，4是横向高压功率器件的漂移区，5是横向高压功率器件的源极（或阴极）。
图3所示为本发明用于跑道型圆形结构横向高压功率器件的高压互连结构。其中1是横向高压功率器件的漏极（或阳极），2是窄线宽高压互连线，3是横向高压功率器件的栅极，4是横向功率器件的漂移区，5是横向高压功率器件的源极（或阴极）。
图4所示为本发明与单RESURF LDMOS组合使用的高压互连结构。以N型沟道器件为例，其中1为P型衬底，2为N型外延层，3、4分别是器件的漏端和源端的N型杂质重掺杂区，5是源端的P型杂质重掺杂区，6是P型阱区，7是多晶硅漏电极，8是多晶硅栅电极，9是多晶硅源电极，10是栅氧化层，11是多条窄线宽高压互连线。本发明中采用的线宽较窄的高压互连线，使跨过器件表面的金属互连线的表面积减小，因此互连线与器件之间的寄生类MOS电容会减小，从而有效地降低了器件表面产生的场致电荷量，使器件的漂移区可以正常耗尽，保护了器件的耐压。
图5所示为本发明与双RESURF LDMOS组合使用的高压互连结构。以N型沟道器件为例，其中1为P型衬底，2为N型外延层，3、4分别是器件的漏端和源端的N型杂质重掺杂区，5是源端的P型杂质重掺杂区，6是P型阱区，7是多晶硅漏电极，8是多晶硅栅电极，9是多晶硅源电极，10是栅氧化层，11是多条窄线宽高压互连线，12为P型注入，形成双RESURF器件的P型降场层。
图6所示为本发明与LIGBT组合使用的高压互连结构。以N型沟道器件为例，其中1为P型衬底，2为N型外延层，3是器件的集电极P型杂质重掺杂区，4、5分别是发射极的P型杂质重掺杂区和N型杂质重掺杂区，6是P型阱区，7是多晶硅集电极，8是多晶硅栅电极，9是多晶硅发射极，10是栅氧化层，11是多条窄线宽高压互连线，12为N型轻掺杂区。
图7所示为本发明与3D RESURF LDMOS组合使用的高压互连结构。以N型沟道器件为例，其中1为P型衬底，2为N型外延层，3、4分别是器件的漏端和源端的N型杂质重掺杂区，5是源端的P型杂质重掺杂区，6是P型阱区，7是多晶硅漏电极，8是多晶硅栅电极，9是多晶硅源电极，10是栅氧化层，11是多条窄线宽高压互连线，12为表面3D RESURF层的P型注入区，13为表面3D RESURF层的N型注入区。
综上所述，本发明提供了一种高压互连结构，与传统高压互连技术相比，采用多条线宽较窄的高压互连线，减小互连线电位对器件表面电场的影响，大大增强了器件在具有高压互连线时的耐压。与现有的各种高压互连的屏蔽技术相比，本发明没有引入降场层或场板等其他结构，从而不会增加工艺复杂性与器件成本。本发明可用于具有N型沟道或P型沟道的单RESURF LDMOS、双RESURF LDMOS、LIGBT、3D RESURF LDMOS等结构的功率器件中。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡是本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (4)

1.一种高压集成电路的互连结构，用于具有横向高压功率器件的高压集成电路中，包括多条窄线宽的金属连线；所述多条窄线宽的金属连线一端与横向高压功率器件的漏极或阳极相连，另一端与高压集成电路的高压电路相连；多条窄线宽的金属连线共同分担横向高压功率器件所承载的电流大小，各条窄线宽的金属连线之间具有相应的间距。
2.根据权利要求1所述的高压集成电路的互连结构，其特征在于，所述横向高压功率器件是圆形横向高压功率器件或椭圆跑道型横向高压功率器件。
3.根据权利要求1所述的高压集成电路的互连结构，其特征在于，所述横向高压功率器件是N沟道或P沟道的单RESURF LDMOS、双RESURF LDMOS、LIGBT或3D RESURFLDMOS。
4.根据权利要求1所述的高压集成电路的互连结构，其特征在于，所述窄线宽的金属连线的数量、线宽和间距，可相同或不相同。
CN201210432010.3A 2012-11-02 2012-11-02 一种高压集成电路的互连结构 Expired - Fee Related CN103022004B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210432010.3A CN103022004B (zh) 2012-11-02 2012-11-02 一种高压集成电路的互连结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210432010.3A CN103022004B (zh) 2012-11-02 2012-11-02 一种高压集成电路的互连结构

Publications (2)

Publication Number Publication Date
CN103022004A CN103022004A (zh) 2013-04-03
CN103022004B true CN103022004B (zh) 2015-06-17

Family

ID=47970430

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210432010.3A Expired - Fee Related CN103022004B (zh) 2012-11-02 2012-11-02 一种高压集成电路的互连结构

Country Status (1)

Country Link
CN (1) CN103022004B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107564954B (zh) * 2016-06-30 2020-11-10 株洲中车时代半导体有限公司 一种功率半导体
CN107368635B (zh) * 2017-07-05 2021-07-02 上海华虹宏力半导体制造有限公司 检测低压阱区和高压阱区混接的方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6424006B1 (en) * 1995-06-20 2002-07-23 Infineon Technologies Ag Semiconductor component
CN101969072A (zh) * 2010-08-27 2011-02-09 东南大学 降压用耗尽型n型横向双扩散金属氧化物半导体管
CN201853710U (zh) * 2010-08-27 2011-06-01 东南大学 降压用耗尽型n型横向双扩散金属氧化物半导体管
CN102246305A (zh) * 2008-12-22 2011-11-16 剑桥硅无线电通信有限公司 改善的rf cmos晶体管设计

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6424006B1 (en) * 1995-06-20 2002-07-23 Infineon Technologies Ag Semiconductor component
CN102246305A (zh) * 2008-12-22 2011-11-16 剑桥硅无线电通信有限公司 改善的rf cmos晶体管设计
CN101969072A (zh) * 2010-08-27 2011-02-09 东南大学 降压用耗尽型n型横向双扩散金属氧化物半导体管
CN201853710U (zh) * 2010-08-27 2011-06-01 东南大学 降压用耗尽型n型横向双扩散金属氧化物半导体管

Also Published As

Publication number Publication date
CN103022004A (zh) 2013-04-03

Similar Documents

Publication Publication Date Title
CN202695453U (zh) 一种横向晶体管
JP5891023B2 (ja) 半導体装置及びそれを用いた電力変換装置
CN103165678B (zh) 一种超结ldmos器件
CN102969358B (zh) 一种横向高压功率半导体器件
CN103715238B (zh) 一种超低比导通电阻的横向高压器件
CN102969355B (zh) 一种soi基pmosfet功率器件
CN103887331A (zh) 高压igbt器件的vld终端及其制备方法
CN102201445A (zh) 一种psoi横向超结功率半导体器件
CN102832213B (zh) 一种具有esd保护功能的ligbt器件
CN103022004B (zh) 一种高压集成电路的互连结构
CN108110057B (zh) 超结金属氧化物场效应晶体管
WO2023071308A1 (zh) 一种半导体器件及集成电路
CN107359195B (zh) 一种高耐压横向超结器件
CN101777584A (zh) p沟道横向双扩散金属氧化物半导体器件
CN106847923B (zh) 超结器件及其制造方法
CN213958962U (zh) 屏蔽栅功率器件的版图结构
CN112186028A (zh) 一种集成npn穿通三极管的屏蔽栅mosfet器件
CN108767001B (zh) 具有屏蔽栅的沟槽型igbt器件
CN102945839B (zh) 一种部分场板屏蔽的高压互连结构
CN102945838A (zh) 一种高压互连结构
CN107863378B (zh) 超结mos器件及其制造方法
CN114649407B (zh) 一种igbt器件结构
CN213026134U (zh) 一种集成npn穿通三极管的屏蔽栅mosfet器件
CN105140279B (zh) 具备载流子存储的平面栅igbt器件
CN102184911A (zh) 大功率高频器件密勒寄生电容屏蔽结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150617

Termination date: 20151102

EXPY Termination of patent right or utility model