CN111129152B - 沟槽mosfet结构及其制造方法 - Google Patents

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Abstract

公开了一种制造沟槽MOSFET结构及其制造方法。包括：第一掺杂类型的半导体层；从半导体层的上表面延伸至其内部的沟槽；位于所述沟槽内的绝缘层和电极导体；位于所述半导体层邻近所述沟槽的上部区域，并与所述沟槽相邻的第二掺杂类型的体区；以及位于所述半导体层邻近所述沟槽两侧的预定位置的第一掺杂类型的浮动区，其中，所述浮动区位于所述体区的下方，且不与所述体区接触。本发明提供的沟槽MOSFET结构在对其击穿电压的影响较小的情况下降低了其导通电阻。

Description

沟槽MOSFET结构及其制造方法
技术领域
本发明涉及半导体技术，更具体地，涉及一种沟槽MOSFET结构以及一种制造沟槽MOSFET的方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)作为功率半导体器件已经得到了广泛的应用，例如在功率变换器中作为开关。然而，在传统的沟槽MOSFET器件中，存在击穿电压和导通电阻之间相互制约的问题，通常不能同时实现击穿电压的提高和导通电阻的降低，需要获得一个很好的折中，就会导致器件在大电压下工作时会有很大的能量损耗。
发明内容
有鉴于此，本发明的目的在于提供一种沟槽MOSFET结构及其制造方法，以在不影响沟槽MOSFET结构的击穿电压的情况下，降低其导通电阻。
根据本发明的第一方面，提供一种沟槽MOSFET结构，包括：第一掺杂类型的半导体层；从半导体层的上表面延伸至其内部的沟槽；位于所述沟槽内的绝缘层和电极导体；位于所述半导体层邻近所述沟槽的上部区域，并与所述沟槽相邻的第二掺杂类型的体区；以及位于所述半导体层邻近所述沟槽两侧的预定位置的第一掺杂类型的浮动区，其中，所述浮动区位于所述体区的下方，且不与所述体区接触。
优选地，所述浮动区不低于所述沟槽的底部表面。
优选地，所述沟槽内的绝缘层包括覆盖所述沟槽下部分内表面的第一绝缘层，覆盖所述沟槽上部分内表面第二绝缘层，以及位于所述第一绝缘层与第二绝缘层之间的第三绝缘层，其中，所述第一绝缘层的厚度大于所述第二绝缘层的厚度。
优选地，所述沟槽内的电极导体包括位于所述沟槽下部分的第一导体和位于所述沟槽上部分的第二导体，其中，所述第一绝缘层将所述第一导体与所述半导体层隔开，所述第二绝缘层将所述第二导体与所述半导体层隔开，所述第三绝缘层将所述第一导体与所述第二导体隔离。
优选地，所述浮动区的掺杂浓度越大，所述浮动区与所述体区底表面的距离越大。
优选地，所述浮动区的掺杂浓度越大，所述浮动区与所述沟槽底部表面的距离越大。
优选地，所述浮动区不高于所述第一导体的上表面，所述浮动区不低于所述第一导体的下表面。
优选地，所述浮动区的上表面与所述体区底表面的距离和所述浮动区的下表面与所述沟槽底部表面的距离相等。
优选地，所述浮动区的上表面与所述体区底表面的距离小于所述浮动区的下表面与所述沟槽底部表面的距离。
优选地，所述浮动区包括至少一个子浮动区，所述至少一个子浮动区在所述沟槽MOSFET结构的纵向方向上依次排列。
优选地，所述沟槽深度越深，所述子浮动区的个数越多。
优选地，所述浮动区的平均掺杂浓度不大于1e12，不小于1e14。
优选地，所述子浮动区的掺杂浓度都相同。
优选地，越靠近所述体区底表面和所述沟槽底部表面的所述子浮动区，其掺杂浓度越小。
优选地，还包括：位于所述体区中的源区，所述源区为所述第一掺杂类型；位于所述源区上方的层间介质层；以及位于所述层间介质层上方的源极电极。
优选地，还包括：位于所述半导体层的下表面的半导体衬底，所述半导体层的上表面与所述下表面相对；以及位于所述半导体衬底的下表面的漏极电极。
优选地，还包括：位于所述体区中的第二掺杂类型的体接触区；以及穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
根据本发明的第二方面，提供一种制造沟槽MOSFET的方法，包括：通过离子注入在半导体层中的预定位置形成浮动区，所述浮动区为第一掺杂类型；在所述半导体层中形成从上表面延伸至其内部的沟槽，所述半导体层为所述第一掺杂类型；在所述沟槽内的形成绝缘层和电极导体；在所述半导体层邻近所述沟槽的上部区域中形成体区，所述体区为第二掺杂类型，其中所述第二掺杂类型与所述第一掺杂类型相反，其中，所述浮动区位于所述半导体层邻近所述沟槽两侧的区域，所述浮动区位于所述体区的下方，且不与所述体区接触。
优选地，所述浮动区不低于所述沟槽的底部表面。
优选地，形成所述绝缘层和所述电极导体的步骤包括：在所述沟槽的下部形成第一绝缘层和第一导体，所述第一绝缘层位于所述沟槽的下部侧壁和底部，且将所述第一导体与所述半导体层隔开；在所述第一导体的顶部形成第三绝缘层；在所述沟槽的上部形成第二绝缘层和第二导体，所述第二绝缘层位于所述沟槽的上部侧壁，且将所述第二导体与所述半导体层隔开；其中，所述绝缘层包括所述第一绝缘层，所述第二绝缘层，以及所述第三绝缘层；所述电极导体包括所述第一导体和所述第二导体。
优选地，所述浮动区的注入能量越大，所述浮动区在所述半导体层中的深度越深。
优选地，所述浮动区包括至少一个子浮动区。
优选地，沿所述半导体层下表面至其上表面的方向，依次通过离子注入工艺形成所述至少一个子浮动区，其中，沿所述半导体层下表面至其上表面的方向，所述子浮动区的注入能量依次减小。
优选地，还包括：在所述体区中形成源区，所述源区为所述第一掺杂类型；在所述源区上方形成层间介质层；在层间介质层上方形成源极电极。
优选地，还包括：在半导体衬底上表面形成所述半导体层；以及在所述半导体衬底的下表面形成漏极电极，所述半导体衬底的下表面与所述上表面彼此相对。
优选地，在形成所述源极电极之前，还包括：在所述体区中形成第二掺杂类型的体接触区；穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
根据本发明的实施例的提供的沟槽MOSFET及其制造方法，通过在半导体层中提供第一掺杂类型的浮动区，使得所述沟槽MOSFET的导通电阻降低，同时通过设置所述浮动区的位置使得所述浮动区对所述沟槽MOSFET的击穿电压影响较小。具体地，所述浮动区的掺杂浓度越大，设置所述浮动区与所述体区底表面的距离越大，设置所述浮动区与所述沟槽底部表面的距离也越大，减小其对所述沟槽MOSFET电场强度最大的位置处的半导体层掺杂浓度的影响，进而减小其对所述沟槽MOSFET击穿电压的影响。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出根据本发明的第一实施例的沟槽MOSFET的截面图；
图2示出根据本发明的第二实施例的沟槽MOSFET的截面图；以及
图3示出根据本发明的实施例的制造沟槽MOSFET的方法流程图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。术语“横向延伸”是指沿着大致垂直于沟槽深度方向的方向延伸。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
除非在下文中特别指出，半导体器件的各个部分可以由本领域的技术人员公知的材料构成。半导体材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge。栅极导体可以由能够导电的各种材料形成，例如金属层、掺杂多晶硅层、或包括金属层和掺杂多晶硅层的叠层栅极导体或者是其他导电材料，例如为TaC、TiN、TaSiN、HfSiN、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSix、Ni3Si、Pt、Ru、W、和所述各种导电材料的组合。栅极电介质可以由SiO2或介电常数大于SiO2的材料构成，例如包括氧化物、氮化物、氧氮化物、硅酸盐、铝酸盐、钛酸盐。并且，栅极电介质不仅可以由本领域的技术人员公知的材料形成，也可以采用将来开发的用于栅极电介质的材料。
本发明提供一种沟槽MOSFET结构，包括：第一掺杂类型的半导体层；从半导体层的上表面延伸至其内部的沟槽；位于所述沟槽内的绝缘层和电极导体；位于所述半导体层邻近所述沟槽的上部区域，并与所述沟槽相邻的第二掺杂类型的体区；以及位于所述半导体层邻近所述沟槽两侧的预定位置的第一掺杂类型的浮动区，其中，所述浮动区位于所述体区的下方，且不与所述体区接触，更进一步地，所述浮动区不低于所述沟槽的底部表面。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1示出根据本发明的第一实施例的沟槽MOSFET的截面图。
在本申请中，所述半导体层为第一掺杂类型，第一掺杂类型是N型和P型中的一种，第二掺杂类型是N型和P型中的另一种。为了形成N型外延半导体层或区域，可以在外延半导体层和区域中注入N型掺杂剂(例如P、As)。为了形成P型外延半导体层或区域，可以在外延半导体层和区域中掺入P型掺杂剂(例如B)。在一个示例中，所述半导体层是N型掺杂。
具体的，所述沟槽MOSFET包括半导体衬底101和位于其上的半导体层111，在本实施例中，所述半导体层111为外延半导体层，所述半导体衬底为N型掺杂。所述外延半导体层111位于半导体衬底101与漏极电极124相对的表面上(即，半导体衬底101的第一表面上)。外延半导体层111例如由硅组成。外延半导体层111相对于半导体衬底101是轻掺杂层。通过减薄技术减薄半导体衬底的第二表面，并在所述第二表面上形成漏极电极124。在一些实施例中，在所述半导体衬底101和外延半导体层111之间还设置有缓冲层，所述缓冲层的掺杂类型与半导体衬底相同，为了减小因为衬底的缺陷导致半导体衬底与外延半导体层界面不稳定。
所述沟槽MOSFET还包括从外延半导体层111的上表面延伸进入其内部的沟槽112；位于所述沟槽内部的绝缘层和电极导体；位于所述半导体层邻近所述沟槽的上部区域，并与所述沟槽相邻的第二掺杂类型的体区119；以及位于所述半导体层邻近所述沟槽两侧的预定位置的第一掺杂类型的浮动区125，其中，所述沟槽终止于外延半导体层111中。所述浮动区125位于所述体区119的下方，且不与所述体区接触，所述浮动区125同时也不低于所述沟槽112的底部表面，即所述浮动区125位于所述体区119与所述沟槽112底部表面之间的半导体层中。
具体地，所述沟槽内的绝缘层包括覆盖所述沟槽下部分内表面的第一绝缘层113，覆盖所述沟槽上部分内表面第二绝缘层117，以及位于所述第一绝缘层113与第二绝缘层117之间的第三绝缘层115，其中，所述第一绝缘层113的厚度大于所述第二绝缘层117的厚度。所述沟槽内的电极导体包括位于所述沟槽下部分的第一导体114和位于所述沟槽上部分的第二导体118，其中，所述第一绝缘层113将所述第一导体114与所述外延半导体层111隔开，所述第二绝缘层117将所述第二导体118与所述外延半导体层111隔开。在本实施例中，所述第一导体为屏蔽导体，所述第二导体为栅极导体，所述第二绝缘层为栅介质层，所述第三绝缘层115将所述屏蔽导体114和所述栅极导体118隔离。其中，所述体区119的结深深度不超过所述栅极导体118在沟槽中延伸的深度。另外，可以进一步设置所述浮动区不高于所述第一导体的上表面，且不低于所述第一导体的下表面。
所述沟槽MOSFET还包括在体区119中形成第一掺杂类型的源区121；在体区119中形成第二掺杂类型的体接触区120；在源区121和栅极导体118上方形成的层间介质层122；在紧邻源区121处形成穿透层间介质层122以及源区121到达体接触区120的导电通道；在层间介质层122上方形成的源极电极123，源极电极经由导电通道连接至体接触区120。其中，层间介质层122可以是具有一定厚度的氧化物层，例如，氧化硅。
在本实施例中，所述浮动区的掺杂浓度越大，设置所述浮动区与所述体区底表面的距离越大，设置所述浮动区与所述沟槽底部表面的距离也越大，减小其对所述沟槽MOSFET电场强度最大的位置处的外延半导体层的掺杂浓度的影响，进而减小其对所述沟槽MOSFET击穿电压的影响。在本实施例中，所述沟槽MOSFET电场强度最大的位置为沟槽的底部和体区底部。优选地，所述浮动区位于所述体区底表面与所述沟槽底部表面之间中心的位置。当所述沟槽为垂直沟槽时，所述浮动区的上表面与所述体区底表面的距离和所述浮动区的下表面与所述沟槽底部表面的距离相等；当所述沟槽为斜角度沟槽(即上宽下窄的梯形沟槽)，所述浮动区的上表面与所述体区底表面的距离小于所述浮动区的下表面与所述沟槽底部表面的距离。
需要注意的是，所述浮动区与所述沟槽的外侧面可以接触，也可以不接触，在此不作限定。所述浮动区的掺杂浓度范围可以为1e12-1e14，优选地，可以选择为1e13。
本发明通过在半导体层中提供第一掺杂类型的浮动区，使得所述沟槽MOSFET的导通电阻降低，同时通过设置所述浮动区的位置使得所述浮动区对所述沟槽MOSFET的击穿电压影响较小。具体地，所述浮动区的掺杂浓度越大，设置所述浮动区与所述体区底表面的距离越大，设置所述浮动区与所述沟槽底部表面的距离也越大，减小其对所述沟槽MOSFET电场强度最大的位置处的半导体层的掺杂浓度的影响，进而减小其对所述沟槽MOSFET击穿电压的影响。
图2示出根据本发明的第二实施例的沟槽MOSFET的截面图。
本发明的第二实施例除了浮动区结构，其他结构与所述第一实施例的沟槽MOSFET结构都相同，在此不再赘述。
在本实施例中，所述浮动区包括至少一个子浮动区125-1，所述至少一个子浮动区125-1在所述沟槽MOSFET结构的纵向方向上依次排列。所述多个子浮动区125-1之间可以接触，也可以不接触。通常所述沟槽MOSFET的击穿电压越高，所述沟槽越深，所述子浮动区的个数可以设置的越多。其中，所述子浮动区的掺杂浓度都设置为相同的。而在其他实施例中，越远离所述体区底表面和所述沟槽底部表面的所述子浮动区，其掺杂浓度可以设置的越大。
本实施例中对所述子浮动区125-1的个数不作限制，本领域的技术人员可以根据浮动区的掺杂浓度，器件的电压要求和导通电阻等要求设置所述浮动区的个数。
图3示出根据本发明的实施例制造沟槽MOSFET的方法流程图。
本发明还提供了一种制造沟槽MOSFET的方法，具体步骤如下：
S1：通过离子注入在半导体层中的预定位置形成浮动区，所述浮动区为第一掺杂类型；
S2：在所述半导体层中形成从上表面延伸至其内部的沟槽，所述半导体层为所述第一掺杂类型，所述浮动区位于所述半导体层邻近所述沟槽两侧的区域；
S3：在所述沟槽内的形成绝缘层和电极导体；
S4：在所述半导体层邻近所述沟槽的上部区域中形成体区，所述体区为第二掺杂类型，其中所述第二掺杂类型与所述第一掺杂类型相反，
其中，所述浮动区位于所述体区的下方，且不与所述体区接触；所述浮动区不低于所述沟槽的底部表面。
具体地，在步骤S1中，在所述半导体层的上表面生长一层绝缘层，然后再通过离子注入在半导体层中的预定位置形成所述浮动区。所述绝缘层用于在离子注入过程中保护所述半导体层的表面。在形成所述浮动区后，去除所述绝缘层。
其中，所述浮动区的注入能量越大，所述浮动区在所述半导体层中的深度越深。所述浮动区的掺杂浓度范围为1e12-1e14。在其他实施例中，所述浮动区可以包括至少一个子浮动区，沿所述半导体层下表面至其上表面的方向，依次通过离子注入工艺形成所述至少一个子浮动区，其中，沿所述半导体层下表面至其上表面的方向，所述子浮动区的注入能量依次减小。
进一步地，如图1所示，在步骤S2中，在本申请中，所述沟槽MOSFET包括半导体衬底101和位于所述半导体衬底101上的半导体层111，所述半导体层为外延半导体层；在所述外延半导体层111上形成氧化物层。然后，在氧化物层上形成光致抗蚀剂层，然后进行刻蚀。该刻蚀可以采用干法刻蚀，例如离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀，或者通过使用刻蚀溶液的选择型的湿法刻蚀，从光致抗蚀剂掩膜中的开口向下刻蚀，在氧化物层中形成开口，从而将氧化物层图案化成第一硬掩膜。由于刻蚀的选择，该刻蚀可以停止在外延半导体层111的表面。在形成第一硬掩膜之后，通过在溶剂中的溶解或灰化去除光致抗蚀剂层。
采用所述第一硬掩膜，通过上述已知的刻蚀工艺，进一步刻蚀外延半导体层111，进一步在外延半导体层111中形成沟槽112。该沟槽从外延半导体层111的上表面延伸进入外延半导体层111中。例如控制刻蚀的时间，可以控制沟槽的深度。沟槽终止于外延半导体层111中。在形成沟槽之后，可以通过选择性的刻蚀剂，相对于外延半导体层去除所述第一硬掩膜。
在步骤S3中，在所述沟槽的下部形成第一绝缘层和第一导体，所述第一绝缘层位于所述沟槽的下部侧壁和底部，且将所述第一导体与所述半导体层隔开；在所述第一导体的顶部形成第三绝缘层；在所述沟槽的上部形成第二绝缘层和第二导体，所述第二绝缘层位于所述沟槽的上部侧壁，且将所述第二导体与所述半导体层隔开；其中，所述绝缘层包括所述第一绝缘层，所述第二绝缘层，以及所述第三绝缘层；所述电极导体包括所述第一导体和所述第二导体。在本实施例中，所述第一导体为屏蔽导体，所述第二导体为栅极导体，所述第二绝缘层为栅介质层。
具体地，通过热氧化或化学气相沉积的方式，在沟槽的内部以及外延半导体层111的上表面形成第一绝缘层，即所述第一绝缘层覆盖所述沟槽的底部，侧壁，以及所述外延半导体层的上表面；第一绝缘层可以由氧化物或者氮化物组成，例如，氧化硅或者氮化硅。
随后，通过低压化学气相沉积的方式，在沟槽的内部以及外延半导体层111的上表面形成屏蔽导体。第一绝缘层将屏蔽导体与外延半导体层111隔开。
首先对屏蔽导体进行化学机械研磨，然后采用相对于第一绝缘层选择性的回刻蚀屏蔽导体，使得外延半导体层111上表面以及沟槽上部的屏蔽导体去除，剩余的屏蔽导体部分为图1中的屏蔽导体114。该回刻蚀可采用干法刻蚀，所述屏蔽导体114可以由多晶硅组成。
随后，采用上述已知的刻蚀工艺，相对于外延半导体层111选择性的刻蚀第一绝缘层，去除位于外延半导体层111上表面以及沟槽上部的第一绝缘层，使得第一绝缘层113位于沟槽侧壁与屏蔽导体104之间，并且第一绝缘层113未覆盖屏蔽导体104顶部，例如，第一绝缘层113的表面低于屏蔽导体114的表面。该刻蚀工艺可以是湿法刻蚀，主要在较为平整的膜面上刻出绒面，从而增加光程，减少光的反射，湿法刻蚀可用稀释的HF或BOE(Buffered-Oxide-Etch，缓冲氧化物刻蚀液)等。在其他实施例中，这一步的刻蚀工艺也可以省略，使得所述第一绝缘层与后续形成的第三绝缘层形成共形，然后再一起被刻蚀。具体这一步的刻蚀工艺是否省略，本领域的技术人员可根据实际工艺要求决定。
随后，通过等离子体增强化学气相沉积方法，在屏蔽导体114和第一绝缘层113的顶部形成共形的所述第三绝缘层。第三绝缘层覆盖屏蔽导体和第一绝缘层的顶部，并且位于沟槽上部侧壁以及外延半导体层的上表面。第三绝缘层可以由氧化物或者氮化物组成，例如，氧化硅或者氮化硅。
随后，采用CMP(化学机械研磨)工艺去除所述外延层上表面的第三绝缘层，然后采用BOE(Buffered-Oxide-Etch，缓冲氧化物刻蚀液)溶液回刻蚀所述沟槽内的第三绝缘层，使得在所述屏蔽导体114的顶部保留一定厚度的第三绝缘层115。在本申请中，对所述第三绝缘层的形成方法不作限定，本领域的技术人员可根据实际情况选择合适的方法形成所述第三绝缘层。
随后，采用热氧化技术，形成位于沟槽上部的侧壁的氧化层，为栅极介质层117，使得沟槽侧壁被所形成的栅极介质层117覆盖。其中热氧化技术一般为硅与含有氧化物质的气体，例如水汽和氧气在高温下进行化学反应，而在硅片表面产生一层致密的二氧化硅(SiO2)薄膜，是硅平面技术中一项重要的工艺。
进一步地，采用低压化学气相沉积的方式，在覆盖有栅极介质层117的沟槽中填充多晶硅，形成栅极导体118，栅极导体118包括位于沟槽的第一部分和位于上表面上的第二部分。然后采用回刻蚀或化学机械平面化，去除栅极导体位于外延半导体层上表面的第一部分，使得栅极导体118的上端终止于沟槽的开口处。可选择地，采用相对于外延半导体层111选择性去除形成栅极导体118的导体层，回刻蚀该导体层，使得在沟槽中的栅极导体118位于外延半导体层上表面处。所述第三绝缘层115使得屏蔽导体114以及栅极导体118彼此绝缘，并且第三绝缘层115具有一定的质量和厚度支持可能存在于屏蔽导体114以及栅极导体118之间的电势差。
在步骤S4中，采用常规的体注入和驱入技术，进行第一次离子注入，形成在外延半导体层111邻近沟槽的上部区域中的第二掺杂类型的体区119。
进一步地，进行第二次离子注入，在体区1119中形成第一掺杂类型的源区121。第二类掺杂类型的体区119与第一类掺杂类型的外延半导体层111类型相反。通过控制离子注入的参数，例如注入能量和剂量，可以达到所需要的深度和获得所需的掺杂浓度，所述体区119的深度不超过所述栅极导体118在沟槽中的延伸深度。采用附加的光致抗蚀剂掩模，可以控制体区111和源区113的横向延伸区域。优选地，体区119和源区121分别与沟槽相邻接，由栅极介质117与栅极导体118之间隔开。
随后，通过上述已知的沉积工艺，形成位于源区121上方的层间介质层122，并且如果需要，进一步进行化学机械平面化，以获得平整的表面。层间介质层122覆盖源区121和栅极导体118的顶部表面，所述栅氧化层位于所述外延半导体层上表面的部分可以选择在形成源区后以刻蚀的方式去除，也可以选择不去除，与所述层间介质层122共形，位于所述源区121的上方。通过上述已知的刻蚀工艺及离子注入工艺，在体区119中形成第二掺杂类型的体接触区120，通过上述已知的刻蚀工艺，形成穿透层间介质层122以及源区121到达体接触区120的导电通道，以及在层间介质层114上方形成源极电极123，源极电极123经由导电通道连接至体接触区120。
随后，通过上述已知的沉积工艺，在通过减薄技术减薄的半导体衬底101的第二表面上形成漏极电极124。
上述实施例中，源极电极123、栅极导体118、屏蔽导体114、以及漏极电极124可以分别由导电材料形成，包括诸如铝合金或铜之类的金属材料。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (13)

1.一种沟槽MOSFET结构，包括：
第一掺杂类型的半导体层；
从半导体层的上表面延伸至其内部的沟槽；
位于所述沟槽内的绝缘层和电极导体；
位于所述半导体层邻近所述沟槽的上部区域，并与所述沟槽相邻的第二掺杂类型的体区；以及
位于所述半导体层邻近所述沟槽两侧的预定位置的第一掺杂类型的浮动区，其中，所述浮动区位于所述体区的下方，且不与所述体区接触；
其中，当所述沟槽为垂直沟槽时，所述浮动区的掺杂浓度越大，与所述体区底表面的距离越大和与所述沟槽底部表面的距离越大；当所述沟槽为斜角度沟槽，所述浮动区的上表面与所述体区底表面的距离小于所述浮动区的下表面与所述沟槽底部表面的距离。
2.根据权利要求1所述的沟槽MOSFET结构，其特征在于，所述浮动区不低于所述沟槽的底部表面。
3.根据权利要求1所述的沟槽MOSFET结构，其特征在于，
所述沟槽内的绝缘层包括覆盖所述沟槽下部分内表面的第一绝缘层，覆盖所述沟槽上部分内表面第二绝缘层，以及位于所述第一绝缘层与第二绝缘层之间的第三绝缘层，其中，所述第一绝缘层的厚度大于所述第二绝缘层的厚度。
4.根据权利要求3所述的沟槽MOSFET结构，其特征在于，
所述沟槽内的电极导体包括位于所述沟槽下部分的第一导体和位于所述沟槽上部分的第二导体，其中，所述第一绝缘层将所述第一导体与所述半导体层隔开，所述第二绝缘层将所述第二导体与所述半导体层隔开，所述第三绝缘层将所述第一导体与所述第二导体隔离。
5.根据权利要求4所述的沟槽MOSFET结构，其特征在于，所述浮动区不高于所述第一导体的上表面，所述浮动区不低于所述第一导体的下表面。
6.根据权利要求1所述的沟槽MOSFET结构，其特征在于，所述浮动区包括至少一个子浮动区，所述至少一个子浮动区在所述沟槽MOSFET结构的纵向方向上依次排列。
7.根据权利要求6所述的沟槽MOSFET结构，其特征在于，所述沟槽深度越深，所述子浮动区的个数越多。
8.根据权利要求1所述的沟槽MOSFET结构，其特征在于，所述浮动区的平均掺杂浓度不大于1e12，不小于1e14。
9.根据权利要求6所述的沟槽MOSFET结构，其特征在于，所述子浮动区的掺杂浓度都相同。
10.根据权利要求6所述的沟槽MOSFET结构，其特征在于，越靠近所述体区底表面和所述沟槽底部表面的所述子浮动区，其掺杂浓度越小。
11.根据权利要求6所述的沟槽MOSFET结构，其特征在于，还包括：
位于所述体区中的源区，所述源区为所述第一掺杂类型；
位于所述源区上方的层间介质层；以及
位于所述层间介质层上方的源极电极。
12.根据权利要求1所述的沟槽MOSFET结构，其特征在于，还包括：
位于所述半导体层的下表面的半导体衬底，所述半导体层的上表面与所述下表面相对；以及
位于所述半导体衬底的下表面的漏极电极。
13.根据权利要求11所述的沟槽MOSFET结构，其特征在于，还包括：
位于所述体区中的第二掺杂类型的体接触区；以及
穿透所述层间介质层以及源区到达所述体接触区的导电通道，所述源极电极经由所述导电通道连接至所述体接触区。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11355630B2 (en) * 2020-09-11 2022-06-07 Wolfspeed, Inc. Trench bottom shielding methods and approaches for trenched semiconductor device structures
CN114023812B (zh) * 2021-10-20 2023-08-22 上海华虹宏力半导体制造有限公司 屏蔽栅沟槽型mosfet器件及其制作方法
CN114420565A (zh) * 2022-03-28 2022-04-29 深圳市美浦森半导体有限公司 增强型分离栅沟槽mos器件及其制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107170801A (zh) * 2017-06-08 2017-09-15 电子科技大学 一种提高雪崩耐量的屏蔽栅vdmos器件
US20180358433A1 (en) * 2017-06-12 2018-12-13 Alpha And Omega Semiconductor (Cayman) Ltd. Method of manufacturing lv/mv super junction trench power mosfets
CN109148587A (zh) * 2018-08-23 2019-01-04 电子科技大学 具有低比导通电阻的分离栅vdmos器件及其制造方法

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6818513B2 (en) * 2001-01-30 2004-11-16 Fairchild Semiconductor Corporation Method of forming a field effect transistor having a lateral depletion structure
US6882000B2 (en) * 2001-08-10 2005-04-19 Siliconix Incorporated Trench MIS device with reduced gate-to-drain capacitance
KR100720483B1 (ko) * 2005-12-09 2007-05-22 동부일렉트로닉스 주식회사 수직 칼라 필터 검출기단 및 그 제조방법
DE102007020657B4 (de) * 2007-04-30 2012-10-04 Infineon Technologies Austria Ag Halbleiterbauelement mit einem Halbleiterkörper und Verfahren zur Herstellung desselben
US7772668B2 (en) * 2007-12-26 2010-08-10 Fairchild Semiconductor Corporation Shielded gate trench FET with multiple channels
EP2133918B1 (en) * 2008-06-09 2015-01-28 Sony Corporation Solid-state imaging device, drive method thereof and electronic apparatus
US8247296B2 (en) * 2009-12-09 2012-08-21 Semiconductor Components Industries, Llc Method of forming an insulated gate field effect transistor device having a shield electrode structure
US8354711B2 (en) * 2010-01-11 2013-01-15 Maxpower Semiconductor, Inc. Power MOSFET and its edge termination
US20140159149A1 (en) * 2012-12-12 2014-06-12 Force Mos Technology Co., Ltd. Short channel trench mosfets
CN103413765B (zh) * 2013-08-27 2016-08-10 矽力杰半导体技术(杭州)有限公司 沟槽mosfet器件及其制作方法
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
US9356134B2 (en) * 2014-06-24 2016-05-31 Alpha And Omega Semiconductor Incorporated Charged balanced devices with shielded gate trench
US9269779B2 (en) * 2014-07-21 2016-02-23 Semiconductor Components Industries, Llc Insulated gate semiconductor device having a shield electrode structure
US9178027B1 (en) * 2014-08-12 2015-11-03 Freescale Semiconductor, Inc. Bidirectional trench FET with gate-based resurf
CN107078161A (zh) * 2014-08-19 2017-08-18 维西埃-硅化物公司 电子电路
CN104241376B (zh) * 2014-09-01 2017-12-05 矽力杰半导体技术(杭州)有限公司 超结结构及其制备方法和半导体器件
DE102015109545B4 (de) * 2015-06-15 2021-10-21 Infineon Technologies Ag Transistor mit Feldelektroden und verbessertem Lawinendurchbruchsverhalten
US9312381B1 (en) * 2015-06-23 2016-04-12 Alpha And Omega Semiconductor Incorporated Lateral super-junction MOSFET device and termination structure
US10388726B2 (en) * 2017-10-24 2019-08-20 Semiconductor Components Industries, Llc Accumulation enhanced insulated gate bipolar transistor (AEGT) and methods of use thereof
US10644102B2 (en) * 2017-12-28 2020-05-05 Alpha And Omega Semiconductor (Cayman) Ltd. SGT superjunction MOSFET structure
WO2019169361A1 (en) * 2018-03-01 2019-09-06 Hamza Yilmaz Self-aligned trench mosfet structures and methods
CN110047759A (zh) * 2019-04-28 2019-07-23 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet器件制造方法
CN113906572A (zh) * 2019-06-04 2022-01-07 罗姆股份有限公司 半导体装置
JP6648331B1 (ja) * 2019-06-07 2020-02-14 新電元工業株式会社 半導体装置及び半導体装置の製造方法
US10930774B2 (en) * 2019-07-16 2021-02-23 Nami MOS CO., LTD. Shielded gate trench MOSFETs with floating trenched gates and channel stop trenched gates in termination
US20210028305A1 (en) * 2019-07-22 2021-01-28 Nami MOS CO., LTD. Trench mosfets with oxide charge balance region in active area and junction charge balance region in termination area
CN110896026A (zh) * 2019-11-22 2020-03-20 矽力杰半导体技术(杭州)有限公司 沟槽型mosfet结构及其制造方法
WO2021157529A1 (ja) * 2020-02-07 2021-08-12 ローム株式会社 半導体装置
US20210384346A1 (en) * 2020-06-03 2021-12-09 Nami MOS CO., LTD. Shielded gate trench mosfet having super junction surrounding lower portion of trenched gates
JP7392612B2 (ja) * 2020-08-26 2023-12-06 株式会社デンソー 半導体装置
CN112582260B (zh) * 2020-12-04 2023-08-22 杭州芯迈半导体技术有限公司 沟槽型mosfet及其制造方法
CN114156183A (zh) * 2021-08-24 2022-03-08 杭州芯迈半导体技术有限公司 分离栅功率mos器件及其制造方法
CN114678276A (zh) * 2021-12-29 2022-06-28 杭州芯迈半导体技术有限公司 分离栅mosfet及其制造方法
CN114678275A (zh) * 2021-12-29 2022-06-28 杭州芯迈半导体技术有限公司 分离栅mosfet及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107170801A (zh) * 2017-06-08 2017-09-15 电子科技大学 一种提高雪崩耐量的屏蔽栅vdmos器件
US20180358433A1 (en) * 2017-06-12 2018-12-13 Alpha And Omega Semiconductor (Cayman) Ltd. Method of manufacturing lv/mv super junction trench power mosfets
CN109148587A (zh) * 2018-08-23 2019-01-04 电子科技大学 具有低比导通电阻的分离栅vdmos器件及其制造方法

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