CN113906572A - 半导体装置 - Google Patents

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Abstract

半导体装置包括：具有一方侧的第一主面及另一方侧的第二主面的第一导电型的半导体层；设定于上述半导体层的上述第一主面的表层部的有源区域；在上述半导体层的上述第一主面的表层部中设定于上述有源区域的外侧的外侧区域；以及以包围上述有源区域的方式设于上述外侧区域的第二导电型的主接合区域。半导体装置包括：形成于上述有源区域且设为电浮动状态的第二导电型的浮置区域；在上述半导体层的上述第一主面的表层部中分离上述浮置区域的区域分离沟槽构造；与上述区域分离沟槽构造隔开间隔地配置且配置为在外侧划分上述主接合区域的外侧分离沟槽构造；配置在上述区域分离沟槽构造与上述外侧分离沟槽构造之间且介于上述主接合区域与上述浮置区域之间的中介区域。

Description

半导体装置
技术领域
本发明涉及一种半导体装置。
背景技术
美国专利申请公开2013/0175574公开了一种IE型沟槽栅极IGBT，该IE型沟槽栅极IGBT具备器件芯片，该器件芯片具有单元形成区域和围绕该单元形成区域的环状的P型单元周边接合区域(参照该文献的图36)。在单元形成区域铺满有多个线状单位单元区域。线状单位单元区域包括有源单元区域以及无源单元区域。在有源单元区域与无源单元区域之间配置有沟槽栅极电极。在无源单元区域设有P型浮置区域。P型浮置区域由埋设有沟槽栅极电极以及与其相连的端部沟槽栅极电极的沟槽划分。P型单元周边接合区域隔着端部沟槽栅极电极而与P型浮置区域对置。P型单元周边接合区域与金属发射极电极连接。
发明内容
发明所要解决的课题
在美国专利申请公开2013/0175574的构造中，P型单元周边接合区域与P型浮置区域对置，它们之间的间隔依赖于工艺精度。因此，有P型单元周边接合区域与P型浮置区域接合的担忧。并且，即使在它们未接合的情况下，若P型单元周边接合区域与P型浮置区域的间隔狭窄，则也有形成寄生的PNP晶体管的担忧。由此，集电极电流相对于栅极电压的特性变得不稳定。例如，有在阈值附近产生振荡的担忧。因此，动作不一定稳定。
用于解决课题的方案
本发明的一个实施方式的半导体装置包括具有一方侧的第一主面以及另一方侧的第二主面的第一导电型的半导体层。半导体装置包括设定于上述半导体层的上述第一主面的表层部的有源区域。半导体装置包括在上述半导体层的上述第一主面的表层部中设定于上述有源区域的外侧的外侧区域。半导体装置包括以包围上述有源区域的方式设于上述外侧区域的第二导电型的主接合区域。半导体装置包括形成于上述有源区域且设为电浮动状态的第二导电型的浮置区域。半导体装置包括在上述半导体层的上述第一主面的表层部中分离上述浮置区域的区域分离沟槽构造。半导体装置包括与上述区域分离沟槽构造隔开间隔地配置且配置为在外侧划分上述主接合区域的外侧分离沟槽构造。半导体装置包括配置在上述区域分离沟槽构造与上述外侧分离沟槽构造之间且介于上述主接合区域与上述浮置区域之间的中介区域。
根据该结构，区域分离沟槽构造以及外侧分离沟槽构造介于设置在有源区域的外侧的主接合区域与浮置区域之间。并且，上述沟槽构造之间的中介区域还介于它们之间。由此，能够可靠地分离主接合区域与浮置区域，避免它们的接合，并且能够避免它们之间的不希望的接近。
通过参照附图在下文中说明的实施方式的说明，本发明的上述或其它目的、特征以及效果会变得清楚。
附图说明
图1是本发明的一个实施方式的半导体装置的俯视图。
图2是用于说明有源区域与外侧区域的边界部附近的结构的放大俯视图，示出图1所示的区域II中的半导体层的表面的结构。
图3是图2的III-III线剖视图，示出与FET构造区域以及浮置区域关联的剖面构造。
图4是有源区域与外侧区域的边界附近的剖视图，示出沿图2的IV-IV线的剖面构造。
图5是用于说明本发明的第二实施方式的半导体装置的结构的局部放大俯视图。
图6是用于说明浮置区域与主接合区域的分离构造的剖视图，示出沿图5的VI-VI线的剖面构造。
图7是用于说明本发明的第三实施方式的半导体装置的结构的剖视图。
图8是用于说明本发明的第四实施方式的半导体装置的结构的剖视图。
图9是用于说明本发明的第五实施方式的半导体装置的结构的剖视图。
具体实施方式
图1是本发明的一个实施方式的半导体装置1的俯视图。在本实施方式中，半导体装置1是具有IGBT(Insulated Gate Bipolar Transistor)的电子器件。
半导体装置1包括芯片状的半导体层2。具体而言，半导体层2具有一方侧的第一主面2a以及另一方侧的第二主面2b(参照图3)。第一主面2a以及第二主面2b均为平坦面。图1中，示出了从与第一主面2a垂直的方向观察的俯视时的半导体装置1的结构。在本实施方式中，第一主面2a以及第二主面2b呈四边形，更具体而言呈矩形。半导体层2具有将第一主面2a以及第二主面2b连接的侧面2c、2d、2e、2f(在本实施方式中为四个侧面)。
在以下的说明中，为便于说明，将与第一主面2a以及第二主面2b垂直的方向、即与第一主面2a以及第二主面2b的法线平行的方向称为半导体层2的“法线方向Z”。并且，将从法线方向Z观察的情况称为“俯视”。另外，为便于说明，将与法线方向Z垂直且与一个侧面2c平行的方向称为“第一方向X”，将与法线方向Z以及第一方向X均垂直的方向(与侧面2c的相邻的另一侧面2d平行的方向)称为“第二方向Y”。
半导体层2包括有源区域3以及外侧区域4(周边区域)。有源区域3以及外侧区域4设定于半导体层2的第一主面2a。
在俯视时，有源区域3从半导体层2的侧面2c～2f向内方隔开间隔地设定于半导体层2的中央部。有源区域3也可以设定为在俯视时具有与半导体层2的四个侧面2c～2f分别平行的四边的四边形(更具体为矩形)。在该实施方式中，有源区域3具有从矩形的一条边的中央部附近向内方凹陷的凹部3a。
外侧区域4是有源区域3的外侧的区域。外侧区域4在俯视时沿有源区域3的周缘呈带状地延伸。外侧区域4在俯视时包围有源区域3。更具体而言，外侧区域4设定为在俯视时包围有源区域3的无端状(四边形环状)。在该实施方式中，外侧区域4具有以与有源区域3的凹部3a匹配的方式朝向有源区域3地向内方突出的凸部4a。
以覆盖有源区域3的大致整个区域的方式配置有膜状的发射极电极5。在发射极电极5的中央部设定有发射极焊盘区域5a。发射极焊盘区域5a提供用于对接合线进行接合的接合焊盘。
在外侧区域4配置有膜状的栅极电极6。栅极电极6与发射极电极5通过间隔7(在本实施方式中为狭缝状的间隔)相互隔离，由此电绝缘。栅极电极6包括配置为与外侧区域4的凸部4a匹配的栅极焊盘部6A、以及从栅极焊盘部6A延伸的栅极布线6B。栅极布线6B也被称为栅极指(gate finger)。在本实施方式中，栅极焊盘部6A在俯视时形成为矩形。在栅极焊盘部6A的中央部设定有栅极焊盘区域6a。栅极焊盘区域6a提供用于对接合线进行接合的接合焊盘。栅极布线6B沿外侧区域4呈带状地延伸。在该实施方式中，两个栅极布线6B与栅极焊盘部6A结合。各栅极布线6B沿半导体层2的一侧面2d延伸，进而以沿与该侧面2d相邻的其它侧面2c、2e的方式折弯而形成为在俯视时成L字形。
图2是用于说明有源区域3与外侧区域4的边界部附近的结构的放大俯视图，示出图1所示的区域II中的半导体层2的表面(第一主面2a)的结构。更准确地说，图2是除了发射极电极5以及栅极电极6之外，还省略了形成于半导体层2的第一主面2a的层间绝缘膜等的图示的放大俯视图。
在外侧区域4中，在半导体层2的表层部(是指从第一主面2a到其内方的区域，以下相同)设有主接合区域45(周边接合区域)。如图2中标注斜线所示，主接合区域45设定为在俯视时从外侧包围有源区域3。更具体而言，主接合区域45设定为在俯视时包围有源区域3的环状(无端状)。主接合区域45构成半导体层2的终端构造，利用在反向偏置时扩展的空乏层来缓和电场集中。
在半导体层2形成有多条沟槽栅极构造10(为了变得明确而标注双斜线来示出)。各沟槽栅极构造10例如沿第二方向Y呈直线状地延伸。多个沟槽栅极构造10在第一方向X上隔开间隔地平行形成。在各沟槽栅极构造10的第一方向X上的两侧配置有一对区域分离沟槽构造30(为了变得明确而标注双斜线来示出)。各区域分离沟槽构造30沿沟槽栅极构造10延伸。在该实施方式中，各区域分离沟槽构造30沿第二方向Y延伸。在当俯视时隔着沟槽栅极构造10而相邻的一对区域分离沟槽构造30之间设定有FET(场效应型晶体管)构造区域9。
区域分离沟槽构造30位于在第一方向X上相邻的一对沟槽栅极构造10之间。区域分离沟槽构造30划分p型的浮置区域40。浮置区域40隔着区域分离沟槽构造30而与FET构造区域9对置。在该实施方式中，区域分离沟槽构造30包括沿沟槽栅极构造10呈线状地延伸的两条主分离沟槽构造34。在该两条主分离沟槽构造34之间设定有浮置区域40。区域分离沟槽构造30还包括将两条主分离沟槽构造34的对应的端部彼此相互结合的端部连结沟槽构造35。在由该端部连结沟槽构造35和主分离沟槽构造34包围的区域配置有浮置区域40。端部连结沟槽构造35沿与沟槽栅极构造10的长边方向正交的方向、即第一方向X呈线状地延伸。因此，区域分离沟槽构造30在其内方划分出在俯视时呈矩形的浮置区域40。
配置于在第一方向X上相邻的两条沟槽栅极构造10之间的两条主分离沟槽构造34在浮置区域40内也相互结合。具体而言，在浮置区域40内配置有将两条主分离沟槽构造34结合的中间连结沟槽构造36。中间连结沟槽构造36在俯视时形成为线状。中间连结沟槽构造36沿第一方向X横穿浮置区域40。
关于中间连结沟槽构造36，以与该中间连结沟槽构造36连接的方式配置有分离引出电极层37。分离引出电极层37配置为沿第二方向Y横穿中间连结沟槽构造36。在本实施方式中，分离引出电极层37在俯视时具有矩形形状。在分离引出电极层37上设定有分离沟槽触点38。分离沟槽触点38配置在浮置区域40的正上方。分离沟槽触点38将分离引出电极层37与发射极电极5连接。由此，区域分离沟槽构造30经由中间连结沟槽构造36以及分离引出电极层37而与发射极电极5电连接。
分离沟槽触点38在分离引出电极层37上从中间连结沟槽构造36偏离地配置。在本实施方式中，分离沟槽触点38设有多个。更具体而言，多个(在该实施方式中为两个)分离沟槽触点38在第二方向Y上配置于中间连结沟槽构造36的两侧。
在第二方向Y上与浮置区域40隔开间隔地配置有外侧分离沟槽构造50。更详细而言，从端部连结沟槽构造35向第二方向Y的外侧隔开间隔地配置有外侧分离沟槽构造50。外侧分离沟槽构造50形成为线状。外侧分离沟槽构造50与端部连结沟槽构造35平行地形成。
外侧分离沟槽构造50的两端部与主分离沟槽构造延长部34A结合。主分离沟槽构造延长部34A从主分离沟槽构造34向第二方向Y的外侧呈线状地延长。主分离沟槽构造延长部34A具有与主分离沟槽构造34(参照图3)相同的构造。主分离沟槽构造延长部34A是使区域分离沟槽构造30与外侧分离沟槽构造50结合而连续的结合沟槽构造的一例。这样，利用一对主分离沟槽构造延长部34A、端部连结沟槽构造35以及外侧分离沟槽构造50，在半导体层2的表层部划分出中介区域60。
在本实施方式中，主接合区域45是p型的区域。主接合区域45从外侧与外侧分离沟槽构造50接触。并且，主接合区域45从中介区域60的相反侧与主分离沟槽构造延长部34A接触。另外，主接合区域45从外侧与FET构造区域9接触。
沟槽栅极构造10在第二方向Y上超过外侧分离沟槽构造50而延伸到外侧区域4。即，沟槽栅极构造10的两端部在第二方向Y上位于比外侧分离沟槽构造50更靠外侧。各沟槽栅极构造10的两端部分别与一对外侧沟槽栅极构造15(图2中仅示出一方侧的外侧沟槽栅极构造15)结合。由此，多个沟槽栅极构造10通过外侧沟槽栅极构造15相互连结。即，外侧沟槽栅极构造15提供用于连结多个沟槽栅极构造10的沟槽栅极连结构造。外侧沟槽栅极构造15沿第一方向X呈线状地延伸。在本实施方式中，外侧沟槽栅极构造15形成在主接合区域45内。
在FET构造区域9设定有发射极触点17。发射极触点17在形成于FET构造区域9的FET构造的发射极区域连接发射极电极5(参照图1)。发射极触点17设于沟槽栅极构造10的两侧。
各发射极触点17沿沟槽栅极构造10呈线状地延伸。在该实施方式中，发射极触点17在第二方向Y上在中途被切断。更具体而言，在中间连结沟槽构造36的附近的区域，更具体为在与分离引出电极层37对应的区域，发射极触点17被切断。分离引出电极层37与发射极触点17成为在沿X方向观察时不重合的配置。
图3是图2的III-III线剖视图，示出与FET构造区域9以及浮置区域40关联的剖面构造。半导体层2具有包括n－型的半导体基板18的单晶构造。半导体基板18也可以是经由FZ(Floating Zone：浮区)法形成的硅制的FZ基板。也可以是经由FZ(Floating Zone)法形成的硅制的FZ基板。
半导体基板18的n型杂质浓度也可以为4.0×1013cm-3以上且2.0×1014cm-3以下。半导体基板18的厚度可以为50μm以上且200μm以下。半导体基板18的厚度也可以为50μm以上且100μm以下、100μm以上且150μm以下、或者150μm以上且200μm以下。
在半导体层2的第二主面2b形成有集电极电极8。集电极电极8与半导体层2的第二主面2b电连接。集电极电极8与半导体层2的第二主面2b之间形成欧姆接触。集电极电极8向有源区域3传递集电极信号。
在半导体层2的第二主面2b的表层部形成有p型的集电极区域71。集电极区域71的p型杂质浓度也可以为1.0×1015cm-3以上且1.0×1018cm-3以下。集电极区域71与集电极电极8之间形成欧姆接触。集电极区域71也可以形成于第二主面2b的表层部的整个区域。
在集电极区域71层叠有n型的缓冲层72。缓冲层72也可以形成于半导体层2的第二主面2b的表层部的整个区域。缓冲层72的n型杂质浓度比半导体基板18的n型杂质浓度高。
缓冲层72的厚度也可以为0.5μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、15μm以上且20μm以下、20μm以上且25μm以下、或者25μm以上且30μm以下。
浮置区域40和FET构造区域9沿第一方向X交替地配置。浮置区域40和FET构造区域9通过区域分离沟槽构造30(主分离沟槽构造34)而分离。在FET构造区域9内形成有包括沟槽栅极构造10的FET构造20。沟槽栅极构造10在第一方向X上形成于FET构造区域9的中央附近。更详细而言，沟槽栅极构造10配置为在第一方向X上大致等分FET构造区域9。
沟槽栅极构造10包括栅极沟槽11、栅极绝缘层12以及栅极电极层13。栅极沟槽11形成于半导体层2的第一主面2a。更具体而言，栅极沟槽11从第一主面2a到半导体层2内的预定的深度为止在与第一主面2a垂直的方向(法线方向Z)上延伸地被挖下而成。
栅极沟槽11包括一对侧壁11a以及将它们的底缘结合的底壁11b。栅极沟槽11的侧壁11a也可以与半导体层2的第一主面2a垂直地形成。并且，栅极沟槽11的侧壁11a也可以从半导体层2的第一主面2a朝向底壁11b相对于第一主面2a向下倾斜。栅极沟槽11也可以形成为开口侧的开口面积比底面积大的锥形状。栅极沟槽11的底壁11b沿第二方向Y与第一主面2a大致平行地延伸。栅极沟槽11的底壁11b也可以相对于半导体层2的第一主面2a平行地形成。栅极沟槽11的底壁11b也可以形成为朝向半导体层2的第二主面2b凹陷的凹曲面形状。
栅极沟槽11包括开口边缘部。栅极沟槽11的开口边缘部连接栅极沟槽11的侧壁11a以及半导体层2的第一主面2a。栅极沟槽11的开口边缘部具有从半导体层2的第一主面2a朝向栅极沟槽11的侧壁11a地向下倾斜的倾斜部。栅极沟槽11的开口边缘部也可以形成为朝向半导体层2的第二主面2b凹陷的凹曲状。由此，在栅极沟槽11的开口侧形成有具有比底壁11b侧的开口宽度宽的开口宽度的宽幅部。栅极沟槽11的开口边缘部也可以形成为朝向半导体层2的第一主面2a突出的凸曲面状。
栅极沟槽11的在与第一主面2a垂直的方向(法线方向Z)上的深度可以为3.0μm以上且7.0μm以下。栅极沟槽11的深度也可以为3.0μm以上且4.0μm以下、4.0μm以上且5.0μm以下、5.0μm以上且6.0μm以下、或者6.0μm以上且7.0μm以下。
栅极沟槽11的与长边方向正交的宽度也可以为0.5μm以上且3.0μm以下。栅极沟槽11的宽度是栅极沟槽11的在第一方向X上的宽度。栅极沟槽11的宽度也可以为0.5μm以上且1.0μm以下、1.0μm以上且1.5μm以下、1.5μm以上且2.0μm以下、2.0μm以上且2.5μm以下、或者2.5μm以上且3.0μm以下。
栅极绝缘层12沿栅极沟槽11的内壁呈膜状地形成。栅极绝缘层12在栅极沟槽11内划分出凹状的空间。在本实施方式中，栅极绝缘层12包括氧化硅膜。栅极绝缘层12也可以代替氧化硅膜或者在氧化硅膜的基础上包括氮化硅膜。
栅极绝缘层12包括第一区域12a、第二区域12b以及第三区域12c。第一区域12a包覆栅极沟槽11的侧壁11a。第二区域12b包覆栅极沟槽11的底壁11b。第三区域12c包覆栅极沟槽11的开口边缘部。
第二区域12b的厚度也可以为第一区域12a的厚度以上。第二区域12b的厚度也可以比第一区域12a的厚度大。第三区域12c的厚度也可以为第一区域12a的厚度以上。第三区域12c的厚度也可以比第一区域12a的厚度大。当然，也可以形成具有相同厚度的栅极绝缘层12。
第三区域12c包括在栅极沟槽11的开口边缘部朝向栅极沟槽11内鼓出的鼓出部。第三区域12c朝向栅极沟槽11的内方伸出，其表面形成为凸曲面。第三区域12c在栅极沟槽11的开口边缘部使栅极沟槽11的开口变窄。
栅极电极层13隔着栅极绝缘层12而埋入到栅极沟槽11。更具体而言，栅极电极层13埋入到在栅极沟槽11中由栅极绝缘层12划分出的凹状的空间。栅极电极层13由栅极信号控制。即，栅极电极层13与栅极电极6电连接。
栅极电极层13在剖视时形成为沿与半导体层2的第一主面2a垂直的方向(法线方向Z)延伸的壁状。这样的壁状的栅极电极层13沿栅极沟槽11在第二方向Y上呈线状地延伸。栅极电极层13具有位于栅极沟槽11的开口边缘部侧的上端部。栅极电极层13的上端部相对于半导体层2的第一主面2a位于栅极沟槽11的底壁11b侧。
在栅极电极层13的上端部形成有朝向栅极沟槽11的底壁11b凹陷的凹处。栅极电极层13的上端部的凹处形成为朝向栅极沟槽11的底壁11b的前端尖细的形状。栅极电极层13的上端部具有沿栅极绝缘层12的第三区域12c缩窄的缩窄部。
FET构造20包括在半导体层2的第一主面2a的表层部形成的p型的主体区域21。主体区域21的p型杂质浓度也可以为1.0×1016cm-3以上且1.0×1018cm-3以下。
主体区域21分别形成于沟槽栅极构造10的两侧。主体区域21在俯视时形成为沿沟槽栅极构造10延伸的带状。主体区域21从栅极沟槽11的侧壁11a露出。主体区域21的底部在与第一主面2a垂直的方向(法线方向Z)上，配置于半导体层2的第一主面2a以及栅极沟槽11的底壁11b之间的深度位置。
FET构造20包括在主体区域21的表层部形成的n+型的发射极区域22。发射极区域22的n型杂质浓度也可以为1.0×1019cm-3以上且1.0×1021cm-3以下。
发射极区域22分别形成于沟槽栅极构造10的两侧。发射极区域22在俯视时形成为沿沟槽栅极构造10延伸的带状。发射极区域22从半导体层2的第一主面2a露出。另外，发射极区域22从栅极沟槽11的侧壁11a露出。发射极区域22的底部在与第一主面2a垂直的方向(法线方向Z)上，配置于栅极电极层13的上端部以及主体区域21的底部之间的深度位置。
在本实施方式中，FET构造20包括在半导体层2中相对于主体区域21形成于第二主面2b侧的区域的n+型的载流子存储区域23。载流子存储区域23的n型杂质浓度比半导体层2的n型杂质浓度高。载流子存储区域23的n型杂质浓度也可以为1.0×1015cm-3以上且1.0×1017cm-3以下。
载流子存储区域23分别形成于沟槽栅极构造10的两侧。载流子存储区域23在俯视时形成为沿沟槽栅极构造10延伸的带状。载流子存储区域23从栅极沟槽11的侧壁11a露出。载流子存储区域23的底部在与第一主面2a垂直的方向(法线方向Z)上，配置于主体区域21的底部以及栅极沟槽11的底壁11b之间的深度位置。
载流子存储区域23抑制供给到半导体层2的空穴(载流子)被拉回(排出)到主体区域21。由此，在半导体层2中，在FET构造20的正下方的区域蓄积空穴。其结果，实现导通电阻的降低以及导通电压的降低。
在本实施方式中，FET构造20还包括形成于半导体层2的第一主面2a的发射极沟槽25。发射极沟槽25分别形成于沟槽栅极构造10的两侧。
发射极沟槽25在第一方向X上从沟槽栅极构造10隔开间隔地形成。发射极沟槽25在俯视时沿沟槽栅极构造10呈带状延伸。在第二方向Y上，发射极沟槽25的长度为沟槽栅极构造10的长度以下。更具体而言，发射极沟槽25的长度小于沟槽栅极构造10的长度。更具体而言，发射极沟槽25形成于发射极区域22。发射极沟槽25也可以贯通发射极区域22。发射极区域22从发射极沟槽25的内壁露出。
FET构造20包括在主体区域21中在沿发射极沟槽25的底壁的区域形成的p+型的接触区域24。接触区域24的p型杂质浓度比主体区域21的p型杂质浓度大。接触区域24的p型杂质浓度也可以为1.0×1019cm-3以上且1.0×1020cm-3以下。
接触区域24在俯视时沿发射极沟槽25呈带状地延伸。接触区域24从发射极沟槽25的底壁露出。接触区域24的底部在法线方向Z上形成于发射极沟槽25的底壁以及主体区域21的底部之间的深度位置。
这样，在FET构造20中，栅极电极层13隔着栅极绝缘层12而与主体区域21以及发射极区域22对置。在该实施方式中，栅极电极层13也隔着栅极绝缘层12而与载流子存储区域23对置。
在主体区域21中，在发射极区域22以及载流子存储区域23之间的区域形成IGBT的沟道。沟道的接通断开由栅极信号控制。
在半导体层2的第一主面2a形成有将各FET构造区域9与其它区域划分开的区域分离构造29。区域分离构造29在半导体层2的第一主面2a的表层部中形成于与FET构造20相邻的区域。
更具体而言，区域分离构造29形成于FET构造区域9的两侧。区域分离构造29分别形成于彼此相邻的多个FET构造区域9之间的区域。由此，多个FET构造区域9通过区域分离构造29分别分离。
区域分离构造29限制被注入到半导体层2的空穴的移动。即，空穴绕过区域分离构造29而流入到FET构造20。由此，在半导体层2中，在FET构造20的正下方的区域蓄积空穴，空穴的密度变高。其结果，实现导通电阻的降低以及导通电压的降低。
区域分离构造29包括在半导体层2的第一主面2a的表层部中形成于与FET构造20相邻的区域的p型的浮置区域40。浮置区域40形成为电浮动状态。
浮置区域40的底部在法线方向Z上形成于载流子存储区域23的底部以及第二主面2b之间的深度位置。在本实施方式中，浮置区域40的底部形成于栅极沟槽11的底壁11b以及第二主面2b之间的深度位置。
浮置区域40的p型杂质浓度也可以为主体区域21的p型杂质浓度以上。浮置区域40的p型杂质浓度也可以比主体区域21的p型杂质浓度大。
浮置区域40的p型杂质浓度也可以为1.0×1016cm-3以上且1.0×1020cm-3以下。浮置区域40的p型杂质浓度优选为1.0×1018cm-3以上且1.0×1020cm-3以下。
浮置区域40在俯视时形成为沿FET构造20延伸的带状。在第二方向Y上，浮置区域40的长度比栅极沟槽11的长度小。
区域分离构造29包括将浮置区域40与FET构造20划分开的区域分离沟槽构造30。区域分离沟槽构造30在俯视时形成为包围浮置区域40的环状(在本实施方式中为四边形环状)(参照图2)。
区域分离沟槽构造30包括区域分离沟槽31、区域分离绝缘层32以及区域分离电极层33。
区域分离沟槽31形成于半导体层2的第一主面2a。区域分离沟槽31包括侧壁31a以及底壁31b。区域分离沟槽31的侧壁31a也可以形成为与半导体层2的第一主面2a垂直。区域分离沟槽31的侧壁31a也可以从半导体层2的第一主面2a朝向底壁31b相对于第一主面2a向下倾斜。区域分离沟槽31也可以形成为开口边缘部侧的开口面积比底面积大的锥形状。
发射极区域22、主体区域21以及载流子存储区域23从区域分离沟槽31中面向FET构造20的侧壁31a露出。浮置区域40从区域分离沟槽31中面向浮置区域40的侧壁31a露出。
区域分离沟槽31的底壁31b沿第二方向Y与第一主面2a大致平行地延伸。区域分离沟槽31的底壁31b也可以形成为与半导体层2的第一主面2a平行。区域分离沟槽31的底壁31b也可以形成为朝向半导体层2的第二主面2b凹陷的凹曲面形状。区域分离沟槽31的底壁31b由浮置区域40的底部包覆。也就是说，浮置区域40具有包覆区域分离沟槽31的底壁31b的包覆部。
区域分离沟槽31包括开口边缘部。区域分离沟槽31的开口边缘部连接区域分离沟槽31的侧壁31a以及半导体层2的第一主面2a。区域分离沟槽31的开口边缘部具有从半导体层2的第一主面2a朝向区域分离沟槽31的侧壁31a相对于第一主面2a向下倾斜的倾斜部。区域分离沟槽31的开口边缘部形成为朝向半导体层2的第二主面2b凹陷的凹曲状。由此，在区域分离沟槽31的开口边缘部形成有具有比底壁31b侧的开口宽度宽的开口宽度的宽幅部。区域分离沟槽31的开口边缘部也可以形成为朝向半导体层2的第一主面2a的凸曲面状。
区域分离沟槽31的在法线方向Z上的深度也可以为3.0μm以上且7.0μm以下。区域分离沟槽31的深度也可以为3.0μm以上且4.0μm以下、4.0μm以上且5.0μm以下、5.0μm以上且6.0μm以下、或者6.0μm以上且7.0μm以下。区域分离沟槽31的深度也可以与栅极沟槽11的深度相等。
区域分离沟槽31的宽度也可以为0.5μm以上且3.0μm以下。区域分离沟槽31的宽度是在与区域分离沟槽31所延伸的方向正交的方向上俯视时的宽度，在主分离沟槽构造34中是第一方向X上的宽度。区域分离沟槽31的宽度也可以为0.5μm以上且1.0μm以下、1.0μm以上且1.5μm以下、1.5μm以上且2.0μm以下、2.0μm以上且2.5μm以下、或者2.5μm以上且3.0μm以下。区域分离沟槽31的宽度也可以与栅极沟槽11的宽度相等。
区域分离绝缘层32沿区域分离沟槽31的内壁呈膜状地形成。区域分离绝缘层32在区域分离沟槽31内划分出凹状的空间。在本实施方式中，区域分离绝缘层32包括氧化硅膜。区域分离绝缘层32也可以代替氧化硅膜或者在氧化硅膜的基础上包括氮化硅膜。
区域分离绝缘层32包括第一区域32a、第二区域32b以及第三区域32c。第一区域32a包覆区域分离沟槽31的侧壁31a。第二区域32b包覆区域分离沟槽31的底壁31b。第三区域32c包覆区域分离沟槽31的开口边缘部。
第二区域32b的厚度也可以为第一区域32a的厚度以上。第二区域32b的厚度也可以比第一区域32a的厚度大。第三区域32c的厚度也可以为第一区域32a的厚度以上。第三区域32c的厚度也可以比第一区域32a的厚度大。
第三区域32c包括在区域分离沟槽31的开口边缘部朝向区域分离沟槽31内鼓出的鼓出部。第三区域32c朝向区域分离沟槽31的内方呈凸曲面状地伸出。第三区域32c在区域分离沟槽31的开口边缘部使区域分离沟槽31的开口变窄。当然，也可以形成具有相同厚度的区域分离绝缘层32。
区域分离电极层33隔着区域分离绝缘层32而埋入到区域分离沟槽31。更具体而言，区域分离电极层33埋入到在区域分离沟槽31中由区域分离绝缘层32划分出的凹状的空间。区域分离电极层33由发射极信号控制。即，区域分离电极层33与发射极电极5电连接。发射极信号是接地电位或基准电位的信号。
区域分离电极层33在剖视时形成为沿半导体层2的第一主面2a的法线方向Z延伸的壁状。区域分离电极层33具有位于区域分离沟槽31的开口边缘部侧的上端部。区域分离电极层33的上端部相对于半导体层2的第一主面2a位于区域分离沟槽31的底壁31b侧。
在区域分离电极层33的上端部形成有朝向区域分离沟槽31的底壁31b凹陷的凹处。区域分离电极层33的上端部的凹处形成为朝向区域分离沟槽31的底壁31b的前端尖细的形状。区域分离电极层33的上端部具有沿区域分离绝缘层32的第三区域32c缩窄的缩窄部。
在半导体层2的第一主面2a之上形成有主面绝缘层79。主面绝缘层79沿第一主面2a呈膜状地形成。主面绝缘层79与栅极绝缘层12以及区域分离绝缘层32连续。在本实施方式中，主面绝缘层79包括氧化硅膜。主面绝缘层79也可以代替氧化硅膜或者在氧化硅膜的基础上包括氮化硅膜。
在主面绝缘层79之上形成有层间绝缘层80。层间绝缘层80沿半导体层2的第一主面2a形成为膜状。层间绝缘层80也可以包括氧化硅或氮化硅。层间绝缘层80也可以包括作为氧化硅的一例的PSG(Phosphor Silicate Glass：磷硅玻璃)和/或BPSG(Boron PhosphorSilicate Glass：硼磷硅玻璃)。
在本实施方式中，层间绝缘层80具有层叠构造，该层叠构造包括从半导体层2的第一主面2a侧起依次层叠的第一层间绝缘层81以及第二层间绝缘层82。第一层间绝缘层81也可以包括PSG或BPSG。第二层间绝缘层82也包括与第一层间绝缘层81不同的绝缘材料。第二层间绝缘层82也可以包括PSG或BPSG。
在层间绝缘层80形成有发射极接触开口85。发射极接触开口85使发射极沟槽25露出。发射极接触开口85与发射极沟槽25连通。发射极接触开口85的开口边缘部形成为向层间绝缘层80的内方凹陷的凹曲面形状。由此，发射极触点17具有比发射极沟槽25大的开口宽度。
在本实施方式中，发射极沟槽25贯通第一层间绝缘层81以及主面绝缘层79地形成于半导体层2的第一主面2a。在发射极沟槽25埋入有发射极插塞电极层86。发射极插塞电极层86在发射极沟槽25内与发射极区域22以及接触区域24电连接。
在本实施方式中，发射极插塞电极层86具有包括势垒电极层87以及主电极层88的层叠构造。势垒电极层87沿发射极沟槽25的内壁形成为膜状。势垒电极层87在发射极沟槽25内划分出凹状的空间。
势垒电极层87也可以具有包括钛层或氮化钛层的单层构造。势垒电极层87也可以具有包括钛层及氮化钛层的层叠构造。在该情况下，氮化钛层也可以层叠在钛层之上。
主电极层88隔着势垒电极层87而埋入到发射极沟槽25。更具体而言，主电极层88埋入到在发射极沟槽25中由势垒电极层87划分出的凹状的空间。主电极层88也可以包括钨。
在层间绝缘层80之上形成有发射极电极5。发射极电极5也可以包括铝、铜、Al-Si-Cu(铝-硅-铜)合金、Al-Si(铝-硅)合金或者Al-Cu(铝-铜)合金中的至少一种。发射极电极5也可以具有包括上述导电材料中的任一种的单层构造。发射极电极5也可以具有将上述导电材料中的至少两种按照任意的顺序层叠而成的层叠构造。
发射极电极5从层间绝缘层80之上进入到发射极接触开口85而形成发射极触点17。即，发射极电极5在发射极接触开口85处与发射极区域22以及接触区域24电连接。更具体而言，发射极电极5在发射极接触开口85内与发射极插塞电极层86电连接。发射极电极5经由发射极插塞电极层86而与发射极区域22以及接触区域24电连接。
浮置区域40通过层间绝缘层80而与发射极电极5绝缘。即，浮置区域40设为电浮动状态。
图4是有源区域3与外侧区域4的边界附近的剖视图，示出沿图2的IV-IV线的剖面构造。浮置区域40通过区域分离沟槽构造30(在图2的剖面中为端部连结沟槽构造35)而与其外侧的区域分离。另外，从区域分离沟槽构造30向第二方向Y的外侧隔开间隔地配置有外侧分离沟槽构造50。在外侧分离沟槽构造50的外侧设有主接合区域45。即，区域分离沟槽构造30(尤其是端部连结沟槽构造35)、外侧分离沟槽构造50以及它们之间的半导体层2中的区域亦即中介区域60形成区域隔离构造49。区域隔离构造49将主接合区域45与浮置区域40隔离，阻止它们的接合或接近。
主接合区域45也可以具有与浮置区域40相同的p型杂质浓度。在该情况下，主接合区域45和浮置区域也可以在同一工序中形成。主接合区域45的p型杂质浓度也可以为主体区域21的p型杂质浓度以上。浮置区域40的p型杂质浓度也可以比主体区域21的p型杂质浓度大。主接合区域45的p型杂质浓度也可以为1.0×1016cm-3以上且1.0×1020cm-3以下。主接合区域45的p型杂质浓度优选为1.0×1018cm-3以上且1.0×1020cm-3以下。
外侧分离沟槽构造50具有与区域分离沟槽构造30相同的结构，因此对外侧分离沟槽构造50的各部分标注与区域分离沟槽构造30的对应部分相同的符号并省略详细的说明。外侧分离沟槽构造50包括形成于半导体层2的第一主面2a的分离沟槽31(外侧分离沟槽)、形成于分离沟槽31的内表面的分离绝缘层32(外侧分离绝缘层)、以及经由分离绝缘层32而埋入到分离沟槽31的分离电极层33(外侧分离电极层)。
主接合区域45的底部配置于比外侧分离沟槽构造50的分离沟槽31的底部更深的位置。外侧分离沟槽构造50的分离沟槽31的底壁由主接合区域45的底部包覆。也就是说，主接合区域45具有包覆外侧分离沟槽构造50的分离沟槽31的底壁的包覆部。
关于外侧分离沟槽构造50，分离沟槽31的在法线方向Z上的深度也可以为3.0μm以上且7.0μm以下。分离沟槽31的深度也可以为3.0μm以上且4.0μm以下、4.0μm以上且5.0μm以下、5.0μm以上且6.0μm以下、或者6.0μm以上且7.0μm以下。分离沟槽31的深度也可以与栅极沟槽11的深度相等。
并且，关于外侧分离沟槽构造50，分离沟槽31的宽度也可以为0.5μm以上且3.0μm以下。分离沟槽31的宽度是在与分离沟槽31所延伸的方向正交的方向上俯视时的宽度，在外侧分离沟槽构造50中是第二方向Y上的宽度。分离沟槽31的宽度也可以为0.5μm以上且1.0μm以下、1.0μm以上且1.5μm以下、1.5μm以上且2.0μm以下、2.0μm以上且2.5μm以下、或者2.5μm以上且3.0μm以下。分离沟槽31的宽度也可以与栅极沟槽11的宽度相等。
区域分离沟槽构造30(在图4的剖面中为端部连结沟槽构造35)与外侧分离沟槽构造50之间的间隔比区域分离沟槽构造30的宽度宽。因此，中介区域60的在第二方向Y上的宽度比区域分离沟槽构造30的宽度宽。并且，区域分离沟槽构造30与外侧分离沟槽构造50的间隔比外侧分离沟槽构造50的宽度宽。因此，中介区域60的在第二方向Y上的宽度比外侧分离沟槽构造50的宽度宽。
从外侧分离沟槽构造50沿第二方向Y进一步向外侧隔开间隔地配置有外侧沟槽栅极构造15。外侧沟槽栅极构造15除了延伸的方向不同这一点以外，具有与沟槽栅极构造10相同的结构，因此对外侧沟槽栅极构造15的各部分标注与沟槽栅极构造10的对应部分相同的符号并省略说明。
在本实施方式中，外侧沟槽栅极构造15配置在主接合区域45内。
外侧沟槽栅极构造15的栅极电极层13具有从栅极沟槽11被引出到半导体层2的第一主面2a之上的栅极引出电极层15a。栅极引出电极层15a从外侧沟槽栅极构造15的栅极沟槽11被引出到半导体层2的第一主面2a之上。栅极引出电极层15a沿第二方向Y被引出。
栅极引出电极层15a经由形成于层间绝缘层80的栅极接触开口90而与栅极布线6B电连接。施加给栅极电极6的栅极信号经由栅极布线6B以及栅极引出电极层15a而传递到栅极电极层13。在栅极接触开口90埋入有栅极插塞电极层91。栅极插塞电极层91具有与发射极插塞电极层86相同的结构，因此对其各部分标注与发射极插塞电极层86的对应部分相同的符号并省略说明。
中间连结沟槽构造36配置为在第二方向Y上切断浮置区域40。中间连结沟槽构造36具有与区域分离沟槽构造30相同的结构，因此对中间连结沟槽构造36的各部分标注与区域分离沟槽构造30的对应部分相同的符号并省略说明。
中间连结沟槽构造36的电极层33具有从沟槽31被引出到半导体层2的第一主面2a之上的分离引出电极层37。分离引出电极层37沿第二方向Y被引出到沟槽31的两侧。更具体而言，区域分离电极层33由多晶硅构成，分离引出电极层37由与电极层33一体地形成的多晶硅膜构成。
分离引出电极层37经由形成于层间绝缘层80的区域分离接触开口93而与发射极电极5电连接。施加给分离引出电极层37的发射极信号经由分离引出电极层37而传递到区域分离电极层33。在区域分离接触开口93埋入有区域分离插塞电极层94。区域分离插塞电极层94具有与发射极插塞电极层86相同的结构，因此对其各部分标注与发射极插塞电极层86的对应部分相同的符号并省略说明。
在主接合区域45的上方，形成有贯通层间绝缘层80以及主面绝缘层79的主接合接触开口96。发射极电极5进入到主接合接触开口96，与主接合区域45接合。因此，主接合区域45被控制为发射极电位。也可以在主接合接触开口96中露出的主接合区域45的表面设置用于与发射极电极5欧姆接触的p+型区域。这样的p+型区能够在与主体接触区域24相同的工序中形成。
如上所述，本实施方式的半导体装置1包括具有一方侧的第一主面2a以及另一方侧的第二主面2b的第一导电型(在本实施方式中为n型)的半导体层2。半导体装置1包括在半导体层2的第一主面2a的表层部设定的有源区域3。半导体装置1包括在半导体层2的第一主面2a的表层部中在有源区域3的外侧设定的外侧区域4。在外侧区域4，以包围有源区域3的方式设有第二导电型(在该实施方式中为p型)的主接合区域45。在有源区域3，形成有设为电浮动状态的第二导电型(在本实施方式中为p型)的浮置区域40。半导体装置1在半导体层2的第一主面2a的表层部包括将浮置区域40分离的区域分离沟槽构造30。半导体装置1包括外侧分离沟槽构造50，该外侧分离沟槽构造50与区域分离沟槽构造30隔开间隔地配置，且配置为在外侧划分主接合区域45。半导体装置1包括中介区域60，该中介区域60配置于区域分离沟槽构造30与外侧分离沟槽构造50之间，且介于主接合区域45与浮置区域40之间。
这样，区域分离沟槽构造30以及外侧分离沟槽构造50介于设于有源区域3的外侧的主接合区域45与浮置区域40之间。并且，中介区域60介于上述沟槽构造之间。由此，能够可靠地分离主接合区域45与浮置区域40，避免它们的接合，并且能够避免它们之间的不希望的接近。
因此，能够在p型的主接合区域45与p型的浮置区域40之间保持适当的间隔，从而能够避免在它们之间形成寄生的pnp晶体管。其结果，例如，在集电极电流相对于栅极电压的特性中，能够避免在阈值附近产生振荡之类的不良情况。这样，可提供能够进行稳定动作的半导体装置1。
在该实施方式中，从区域分离沟槽构造30到外侧分离沟槽构造50为止的中介区域60的宽度比区域分离沟槽构造30的宽度宽。根据该结构，由于中介区域60具有充分的宽度，所以在浮置区域40与主接合区域45之间确保充分的间隔。由此，可提供能够进行稳定动作的半导体装置1。
并且，本实施方式的半导体装置1包括使区域分离沟槽构造30与外侧分离沟槽构造50结合而连续的结合沟槽构造(主分离沟槽构造延长部34A)。根据该结构，能够使区域分离沟槽构造30和外侧分离沟槽构造50处于相同电位。更具体而言，区域分离沟槽构造30以及外侧分离沟槽构造50的区域分离电极层33连续，它们处于相同电位。由此，能够可靠地分离浮置区域40与主接合区域45。即，能够缓和中介区域60内的电场，因此能够抑制浮置区域40与主接合区域45之间的载流子移动。
该实施方式的半导体装置1包括与区域分离沟槽构造30以及外侧分离沟槽构造50共同连接的电极(发射极电极5)。
更具体而言，在该实施方式中，区域分离沟槽构造30以及外侧分离沟槽构造50的区域分离电极层33连续。它们都与发射极电极5电连接。因此，区域分离沟槽构造30以及外侧分离沟槽构造50的区域分离电极层33被控制为与发射极电极5相同的电位(接地电位或基准电位)。由此，能够更可靠地进行浮置区域40与主接合区域45的分离，有助于使半导体装置1进行稳定动作。
在该实施方式中，中介区域60的第二导电型杂质浓度与半导体层2的第二杂质浓度相等。更具体而言，在中介区域60未设置使浮置区域40与主接合区域45电连接的p型区域。由此，能够抑制浮置区域40与主接合区域45之间的载流子的移动。
并且，在该实施方式中，区域分离沟槽构造30包括形成于半导体层2的第一主面2a的区域分离沟槽31。区域分离沟槽构造30包括形成于区域分离沟槽31的内表面的区域分离绝缘层32。区域分离沟槽构造30包括经由区域分离绝缘层32而埋入到区域分离沟槽31的区域分离电极层33。根据该结构，通过控制区域分离电极层33的电位，能够一边控制有源区域3的电场，一边在有源区域3内提供区域分离构造29。
并且，在该实施方式中，外侧分离沟槽构造50包括形成于半导体层2的第一主面2a的分离沟槽31(外侧分离沟槽)。外侧分离沟槽构造50包括形成于分离沟槽31的内表面的分离绝缘层32(外侧分离绝缘层)。外侧分离沟槽构造50包括经由分离绝缘层32而埋入到分离沟槽31的分离电极层33(外侧分离电极层)。根据该结构，通过控制分离电极层33的电位，能够控制外侧区域4的电场，从而能够在外侧区域4设置适当的终端构造。
在区域分离沟槽构造30以及外侧分离沟槽构造50具有相同的结构的情况下，它们能够在同一工序中形成。
在该实施方式中，区域分离沟槽构造30在与浮置区域40相反的一侧划分出FET构造区域9。根据该结构，能够在有源区域3内划分FET构造区域9。更具体而言，利用包括浮置区域40以及区域分离沟槽构造30的区域分离构造29，来划分FET构造区域9。区域分离构造29限制注入到半导体层2的空穴的移动。即，空穴绕过区域分离构造29而流入到FET构造区域9。由此，在FET构造20的正下方的区域蓄积空穴，因此空穴的密度变高。其结果，能够实现导通电阻的降低以及导通电压的降低。
并且，在该实施方式中，用于将区域分离沟槽构造30以及外侧分离沟槽构造50的区域分离电极层33与发射极电极5连接的分离沟槽触点38在俯视时配置于浮置区域40内。由此，能够在不增加空穴可移动的区域的情况下，将区域分离沟槽构造30以及外侧分离沟槽构造50与发射极电极5连接。由此，能够提高FET构造区域9中的空穴密度。
在该实施方式中，在FET构造区域9中，在半导体层2的第一主面2a形成有沟槽栅极构造10。根据该结构，能够具备沟槽栅极型的FET构造20。
沟槽栅极构造10包括形成于半导体层2的第一主面2a的栅极沟槽11。沟槽栅极构造10包括形成于栅极沟槽11的内表面的栅极绝缘层12。沟槽栅极构造10包括经由栅极绝缘层12而埋入到栅极沟槽11的栅极电极层13。在沟槽栅极构造10和区域分离沟槽构造30具有相同的结构的情况下，它们能够在同一工序中形成。在沟槽栅极构造10、区域分离沟槽构造30以及外侧分离沟槽构造50具有相同的结构的情况下，它们能够在同一工序中形成。
并且，本实施方式的半导体装置1包括形成于第二主面2b的表层部的第二导电型的集电极区域71。由此，能够提供包括IGBT的半导体装置1。
在该实施方式中，浮置区域40在与区域分离沟槽构造30相比离第一主面2a更深的位置具有底部。根据该结构，能够进一步高效地提高FET构造区域9的空穴密度。
在浮置区域40达到比区域分离沟槽构造30更深的情况下，浮置区域40与主接合区域45的分离进一步重要。外侧分离沟槽构造50和与区域分离沟槽构造30之间的中介区域60一起可靠地阻止浮置区域40以及主接合区域45的接合或接近。由此，可提供能够进行稳定动作的半导体装置1。
并且，在该实施方式中，主接合区域45在与外侧分离沟槽构造50相比离第一主面2a更深的位置具有底部。由此，能够在外侧区域4设置适当的终端构造。
主接合区域45的深度也可以与浮置区域40的深度大致相等。例如，主接合区域45和浮置区域40也可以在同一工序中形成。并且，区域分离沟槽构造30以及外侧分离沟槽构造50也可以在同一工序中形成。在该情况下，若想要将浮置区域40的底部配置于比区域分离沟槽构造30更深的位置，则主接合区域45的底部位于比外侧分离沟槽构造50更深的位置。即使在这样的情况下，由于区域分离沟槽构造30、中介区域60以及外侧分离沟槽构造50介于浮置区域40与主接合区域45之间，所以在它们之间也确保充分的间隔。因此，可提供能够进行稳定动作的半导体装置1。
图5是用于说明本发明的第二实施方式的半导体装置1的结构的局部放大俯视图，示出了与上述的图2对应的区域的结构。图5中，对图2的各部分的对应部分标注同一符号并省略说明。
在该实施方式中，在从区域分离沟槽构造30(尤其是端部连结沟槽构造35)沿第二方向Y向外侧分离的位置设有第一外侧分离沟槽构造51以及第二外侧分离沟槽构造52。
第一外侧分离沟槽构造51在俯视时沿第一方向X呈线状地延伸。即，第一外侧分离沟槽构造51在俯视时与端部连结沟槽构造35平行地延伸。第二外侧分离沟槽构造52设于从第一外侧分离沟槽构造51沿第二方向Y分离的位置。第二外侧分离沟槽构造52在俯视时沿第一方向X呈线状地延伸。即，第二外侧分离沟槽构造52在俯视时与端部连结沟槽构造35平行。并且，第二外侧分离沟槽构造52在俯视时与第一外侧分离沟槽构造51平行。
第一外侧分离沟槽构造51的两端部与第二外侧分离沟槽构造52的两端部在第一方向X上配置于大致相同的位置。第一外侧分离沟槽构造51的一端部与第二外侧分离沟槽构造52的一端部通过第一外侧结合沟槽构造53结合。第一外侧分离沟槽构造51的另一端部与第二外侧分离沟槽构造52的另一端部通过第二外侧结合沟槽构造54结合。第一外侧结合沟槽构造53沿第二方向Y呈线状地延伸。第二外侧结合沟槽构造54沿第二方向Y呈线状地延伸。因此，第一外侧结合沟槽构造53以及第二外侧结合沟槽构造54相互平行。
第一外侧分离沟槽构造51、第二外侧分离沟槽构造52以及第一外侧结合沟槽构造53、第二外侧结合沟槽构造54形成有在俯视时形成闭环(在本实施方式中为四边形(更具体为矩形)的环路)的环状的外侧分离沟槽构造50，提供从其周围分离出的半导体区域55。即，中介区域60包括该半导体区域55。中介区域60还包括外侧分离沟槽构造50与区域分离沟槽构造30之间的半导体区域56。
以跨越端部连结沟槽构造35和第一外侧分离沟槽构造51的方式设有分离引出电极层67。分离引出电极层67例如由多晶硅膜构成。在分离引出电极层67上，且在端部连结沟槽构造35与第一外侧分离沟槽构造51之间的区域，设定有用于与发射极电极5连接的分离沟槽触点68。
外侧沟槽栅极构造15相对于第二外侧分离沟槽构造52在第二方向Y上向外侧分离地配置。
主接合区域45(标注斜线来示出)从半导体区域55的外侧与呈环状地形成的外侧分离沟槽构造50接触。即，主接合区域45在第二方向Y上从外侧与第二外侧分离沟槽构造52接触。主接合区域45在第一方向X上从外侧与第一外侧结合沟槽构造53以及第二外侧结合沟槽构造54接触。主接合区域45不与第一外侧分离沟槽构造51接触。在该实施方式中，主接合区域45遍及第二外侧分离沟槽构造52的全长地与其接触。主接合区域45与第一外侧结合沟槽构造53的一部分区域接触。更具体而言，主接合区域45相对于第一外侧结合沟槽构造53与从第二外侧分离沟槽构造52侧的端部到中途部为止的区域接触，而不与从该中途部到第一外侧分离沟槽构造51侧的端部为止的区域接触。主接合区域45与第二外侧结合沟槽构造54的一部分区域接触。更具体而言，主接合区域45相对于第二外侧结合沟槽构造54与从第二外侧分离沟槽构造52侧的端部到中途部为止的区域接触，而不与从该中途部到第一外侧分离沟槽构造51侧的端部为止的区域接触。
主接合区域45在相邻的外侧分离沟槽构造50之间具有大致呈直线状地延伸的缘部。该缘部例如沿第一方向X延伸。缘部位于在第二方向Y上比第一外侧分离沟槽构造51更靠外侧。主接合区域45的缘部也可以形成为朝向有源区域3的内方突出的凸曲线状。
在本实施方式中，主接合区域45的外缘45a配置在比外侧沟槽栅极构造15更靠外侧。换言之，外侧沟槽栅极构造15配置在主接合区域45内。
在该实施方式中，在主接合区域45内，设有将相邻的沟槽栅极构造10彼此相互结合的连结沟槽栅极构造16。连结沟槽栅极构造16呈线状地延伸。更具体而言，连结沟槽栅极构造16沿与沟槽栅极构造10正交的方向(第二方向Y)呈线状地延伸。在各沟槽栅极构造10的第二方向Y上的两侧，连结沟槽栅极构造16的结合位置沿第一方向X错开。由此，沟槽栅极构造10与连结沟槽栅极构造16呈T字状地结合，避免了十字状的结合。这是为了避免因十字状的结合而导致线宽局部变大。根据连结沟槽栅极构造16的配置，俯视时呈环状的多个外侧分离沟槽构造50的在第二方向Y上的长度不同。在上述的第一实施方式中，也可以采用相同的连结沟槽栅极构造16。
图6是用于说明p型的浮置区域40与p型的主接合区域45的分离构造的剖视图，示出沿图5的VI-VI线的剖面构造。
p型的浮置区域40通过区域分离沟槽构造30(在图6的剖面中为端部连结沟槽构造35)而从其外侧的区域分离。另外，从端部连结沟槽构造35向第二方向Y的外侧隔开间隔地配置有第一外侧分离沟槽构造51。而且，从第一外侧分离沟槽构造51向第二方向Y的外侧隔开间隔地配置有第二外侧分离沟槽构造52。在第二外侧分离沟槽构造52的外侧设有主接合区域45。
即，端部连结沟槽构造35、第一外侧分离沟槽构造51、第二外侧分离沟槽构造52、以及从端部连结沟槽构造35到第二外侧分离沟槽构造52为止的中介区域60形成区域隔离构造49。区域隔离构造49将主接合区域45与浮置区域40隔离，阻止它们的接合或接近。
第一外侧分离沟槽构造51以及第二外侧分离沟槽构造52具有与区域分离沟槽构造30相同的结构，因此对第一外侧分离沟槽构造51以及第二外侧分离沟槽构造52的各部分标注与区域分离沟槽构造30的对应部分相同的符号并省略说明。第一外侧结合沟槽构造53以及第二外侧结合沟槽构造54也具有与区域分离沟槽构造30相同的结构。
端部连结沟槽构造35以及第一外侧分离沟槽构造51的分离电极层33具有从各个分离沟槽31被引出到半导体层2的第一主面2a之上的分离引出电极层67。分离引出电极层67沿第二方向Y被引出到端部连结沟槽构造35与第一外侧分离沟槽构造51之间的区域。更具体而言，分离电极层33由多晶硅构成，分离引出电极层67由与端部连结沟槽构造35以及第一外侧分离沟槽构造51的分离电极层33一体地形成的多晶硅膜构成。
分离引出电极层67经由形成于层间绝缘层80的区域分离接触开口97而与发射极电极5电连接。在区域分离接触开口97埋入有区域分离插塞电极层98。区域分离插塞电极层98具有与发射极插塞电极层86相同的结构，因此对其各部分标注与发射极插塞电极层86的对应部分相同的符号并省略说明。施加给分离引出电极层67的发射极信号经由区域分离插塞电极层98以及分离引出电极层67传递到区域分离电极层33。
从第二外侧分离沟槽构造52沿第二方向Y进一步向外侧隔开间隔地配置有连结沟槽栅极构造16。连结沟槽栅极构造16具有与沟槽栅极构造10相同的结构，因此对连结沟槽栅极构造16的各部分标注与沟槽栅极构造10的对应部分相同的符号并省略说明。
在本实施方式中，如上所述，连结沟槽栅极构造16配置在主接合区域45内。
从连结沟槽栅极构造16沿第二方向Y进一步向外侧隔开间隔地配置有外侧沟槽栅极构造15。在本实施方式中，如上所述，外侧沟槽栅极构造15配置在主接合区域45的内侧。外侧沟槽栅极构造15及其与栅极电极6连接的连接构造与第一实施方式相同(参照图4)，因此省略说明。
在本实施方式中，构成中介区域60的两个半导体区域55、56均未设置p型区域，具有与半导体层2相等的杂质浓度。
在该实施方式中，也能够实现与上述的第一实施方式相同的效果，可提供能够进行稳定动作的半导体装置1。
并且，在该实施方式中，区域分离沟槽构造30与外侧分离沟槽构造50被切断。由此，容易确保区域分离沟槽构造30与外侧分离沟槽构造50之间的间隔，与此相应地，成为容易确保浮置区域40与主接合区域45的间隔的构造。
并且，在该实施方式中，外侧分离沟槽构造50包括与区域分离沟槽构造30隔开间隔地配置的第一外侧分离沟槽构造51。外侧分离沟槽构造50包括与第一外侧分离沟槽构造51隔开间隔地配置且配置为在外侧划分主接合区域45的第二外侧分离沟槽构造52。中介区域60包括第一外侧分离沟槽构造51与第二外侧分离沟槽构造52之间的半导体区域55。
根据该结构，区域分离沟槽构造30、第一外侧分离沟槽构造52以及第二外侧分离沟槽构造60介于浮置区域40与主接合区域45之间。由此，在浮置区域40与主接合区域45之间确保了充分的间隔。因此，能够避免由浮置区域40与主接合区域45之间的载流子的移动引起的动作特性的恶化，从而可提供能够进行稳定动作的半导体装置1。
并且，在该实施方式中，外侧分离沟槽构造50还包括将第一外侧分离沟槽构造51以及第二外侧分离沟槽构造52结合的外侧结合沟槽构造53、54，在从与第一主面2a垂直的方向观察的俯视时呈环状。
根据该结构，利用由环状的外侧分离沟槽构造50在内方划分出的半导体区域55，能够确保浮置区域40与主接合区域45之间的间隔。由此，能够进一步有效地抑制浮置区域40与主接合区域45之间的载流子的移动，因此能够有助于半导体装置1的稳定动作。
图7是用于说明本发明的第三实施方式的半导体装置1的结构的剖视图，示出与上述的图4相当的剖面构造。即，第三实施方式是第一实施方式的变形例。并且，图8是用于说明本发明的第四实施方式的半导体装置1的结构的剖视图，示出相当于图6的剖面构造。即，第四实施方式是第二实施方式的变形例。
在上述实施方式中，中介区域60包括与半导体层2相比第二导电型杂质浓度(在该实施方式中为p型杂质浓度)较高的阱区域61。这样的阱区域61缓和施加给主面绝缘层79的电场，有助于半导体装置1的动作的稳定性。即，能够抑制形成于中介区域60的表面(第一主面2a)的绝缘层(主面绝缘层79)的破坏。
p型的阱区域61在第一主面2a露出，且形成于从第一主面2a到预定深度为止的区域内。在本实施方式中，阱区域61的底部的深度位置比区域分离沟槽构造30的底部浅。并且，在本实施方式中，阱区域61的底部的深度位置比外侧分离沟槽构造50的底部浅。另外，阱区域61的底部的深度位置比浮置区域40的底部浅。并且，阱区域61的底部的深度位置比主接合区域45的底部浅。
阱区域61的底部的深度位置也可以与主体区域21的底部的深度位置大致相等。在该情况下，在用于形成p型的主体区域21的杂质扩散工序中，能够同时使p型杂质扩散到中介区域60，从而形成阱区域61。
阱区域61的p型杂质浓度也可以与主体区域21的p型杂质浓度相等。阱区域61的p型杂质浓度也可以为1.0×1017cm-3以上且1.0×1018cm-3以下。
图9是用于说明本发明的第五实施方式的半导体装置1的结构的剖视图，示出了与上述的图3相当的结构。在该实施方式中，从图3的结构中省略集电极区域71，构成MIS(Metal-Insulator-Semiconductor：金属-绝缘体-半导体)型FET的半导体装置1。在该情况下，在与上述的第一实施方式关联的说明中，将“发射极”替换为“源极”，将“集电极”替换为“漏极”即可。优选在漏极电极8与半导体层2之间设置用于欧姆接触的n+型接触层73。
以上，对本发明的具体的实施方式进行了说明，但本发明并不限定于上述的实施方式的结构。例如，在上述的实施方式中，对第一导电型为n型、第二导电型为p型的例子进行了说明，但也可以是第一导电型为p型，第二导电型为n型。该情况下的具体的结构通过在上述的说明以及附图中将n型区域置换成p型区域、将p型区域置换成n型区域来得到。
并且，在第一实施方式等中，示出了一条线状的外侧分离沟槽构造50与区域分离沟槽构造30对置的构造，在第二实施方式等中，示出了两条线状的第一外侧分离沟槽构造51以及第二外侧分离沟槽构造52与区域分离沟槽构造30对置的构造。与区域分离沟槽构造30对置的外侧分离沟槽构造也可以为三条以上。
虽然对本发明的实施方式进行了详细说明，但这些只不过是为了明确本发明的技术内容而使用的具体例，本发明不应限定性地解释为这些具体例，本发明的范围仅由所附的权利要求书限定。
本申请主张基于2019年6月4日提交的日本专利申请2019-104630号的优先权，该申请的全部内容通过引用而并入本发明。
符号说明
1—半导体装置，2—半导体层，2a—第一主面，2b—第二主面，3—有源区域，4—外侧区域，5—发射极电极(源极电极)，6—栅极电极，8—集电极电极(漏极电极)，9—FET构造区域，10—沟槽栅极构造，15—外侧沟槽栅极构造，16—连结沟槽栅极构造，20—FET构造，29—区域分离构造，30—区域分离沟槽构造，31—沟槽，32—绝缘层，33—电极层，34—主分离沟槽构造，34A—主分离沟槽构造延长部(结合沟槽构造)，35—端部连结沟槽构造，36—中间连结沟槽构造，37—分离引出电极层，38—分离沟槽触点，40—浮置区域，45—主接合区域，49—区域隔离构造，50—外侧分离沟槽构造，51—第一外侧分离沟槽构造，52—第二外侧分离沟槽构造，53—第一外侧结合沟槽构造，54—第二外侧结合沟槽构造，55—半导体区域，56—半导体区域，60—中介区域，61—阱区域，67—分离引出电极层，68—分离沟槽触点，79—主面绝缘层，80—层间绝缘层，85—发射极接触开口，90—栅极接触开口，93—区域分离接触开口，96—主接合接触开口，97—区域分离接触开口。

Claims (17)

1.一种半导体装置，其特征在于，包括：
第一导电型的半导体层，其具有一方侧的第一主面以及另一方侧的第二主面；
有源区域，其设定于上述半导体层的上述第一主面的表层部；
外侧区域，其在上述半导体层的上述第一主面的表层部中设定于上述有源区域的外侧；
第二导电型的主接合区域，其以包围上述有源区域的方式设于上述外侧区域；
第二导电型的浮置区域，其形成于上述有源区域且设为电浮动状态；
区域分离沟槽构造，其在上述半导体层的上述第一主面的表层部中分离上述浮置区域；
外侧分离沟槽构造，其与上述区域分离沟槽构造隔开间隔地配置，且配置为在外侧划分上述主接合区域；以及
中介区域，其配置在上述区域分离沟槽构造与上述外侧分离沟槽构造之间，且介于上述主接合区域与上述浮置区域之间。
2.根据权利要求1所述的半导体装置，其特征在于，
从上述区域分离沟槽构造到上述外侧分离沟槽构造为止的上述中介区域的宽度比上述区域分离沟槽构造的宽度宽。
3.根据权利要求1或2所述的半导体装置，其特征在于，
还包括使上述区域分离沟槽构造与上述外侧分离沟槽构造结合而连续的结合沟槽构造。
4.根据权利要求1～3任一项中所述的半导体装置，其特征在于，
上述区域分离沟槽构造与上述外侧分离沟槽构造被切断。
5.根据权利要求1～4任一项中所述的半导体装置，其特征在于，
上述外侧分离沟槽构造包括：与上述区域分离沟槽构造隔开间隔地配置的第一外侧分离沟槽构造；以及与上述第一外侧分离沟槽构造隔开间隔地配置且配置为在外侧划分上述主接合区域的第二外侧分离沟槽构造，
上述中介区域包括上述第一外侧分离沟槽构造与上述第二外侧分离沟槽构造之间的区域。
6.根据权利要求5所述的半导体装置，其特征在于，
上述外侧分离沟槽构造还包括将上述第一外侧分离沟槽构造以及上述第二外侧分离沟槽构造结合的外侧结合沟槽构造，在从与上述第一主面垂直的方向观察的俯视时呈环状。
7.根据权利要求1～6任一项中所述的半导体装置，其特征在于，
还包括与上述区域分离沟槽构造以及上述外侧分离沟槽构造共同连接的电极。
8.根据权利要求7所述的半导体装置，其特征在于，
用于将上述区域分离沟槽构造以及上述外侧分离沟槽构造与上述电极连接的分离沟槽触点在俯视时配置在上述浮置区域内。
9.根据权利要求1～8任一项中所述的半导体装置，其特征在于，
上述中介区域的第二导电型杂质浓度与上述半导体层的第二杂质浓度相等。
10.根据权利要求1～8任一项中所述的半导体装置，其特征在于，
上述中介区域包括阱区域，该阱区域的第二导电型杂质浓度比上述半导体层的第二导电型杂质浓度高，上述阱区域在上述第一主面露出，且在比上述区域分离沟槽构造以及上述外侧分离沟槽构造浅的位置具有底部。
11.根据权利要求1～10任一项中所述的半导体装置，其特征在于，
上述区域分离沟槽构造包括：形成于上述半导体层的上述第一主面的区域分离沟槽；形成于上述区域分离沟槽的内表面的区域分离绝缘层；以及经由上述区域分离绝缘层而埋入到上述区域分离沟槽的区域分离电极层。
12.根据权利要求1～11任一项中所述的半导体装置，其特征在于，
上述外侧分离沟槽构造包括：形成于上述半导体层的上述第一主面的外侧分离沟槽；形成于上述外侧分离沟槽的内表面的外侧分离绝缘层；以及经由上述外侧分离绝缘层而埋入到上述外侧分离沟槽的外侧分离电极层。
13.根据权利要求1～12任一项中所述的半导体装置，其特征在于，
上述区域分离沟槽构造在与上述浮置区域相反的一侧划分出FET场效应晶体管构造区域即场效应晶体管构造区域。
14.根据权利要求13所述的半导体装置，其特征在于，
还包括在上述FET构造区域中形成于上述半导体层的上述第一主面的沟槽栅极构造。
15.根据权利要求14所述的半导体装置，其特征在于，
还包括形成于上述第二主面的表层部的第二导电型的集电极区域。
16.根据权利要求1～15任一项中所述的半导体装置，其特征在于，
上述浮置区域在与上述区域分离沟槽构造相比离上述第一主面更深的位置具有底部。
17.根据权利要求1～16任一项中所述的半导体装置，其特征在于，
上述主接合区域在与上述外侧分离沟槽构造相比离上述第一主面更深的位置具有底部。
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