JP5044950B2

JP5044950B2 - 半導体装置

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Publication number: JP5044950B2
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Inventors: 善彦尾関; 幸夫都築
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Filing date: 2006-03-14
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Description

本発明は、トレンチ構造のＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を備えた半導体装置に関する。

従来、所謂トレンチ構造のＩＧＢＴ素子を備えた半導体装置が知られている（例えば特許文献１参照）。

このようなトレンチ構造のＩＧＢＴは、所謂プレーナ構造のＩＧＢＴに比べて、チャネル密度を大きくする（すなわちエミッタ−コレクタ間の飽和電圧（オン電圧）を低くする）ことができるので、近年普及しつつある。
特開２００１−３０８３２７号公報

ところで、一般に、ＩＧＢＴでは、高電流密度のターンオフ時にアバランシェ現象が発生しやすいということが周知であり、ブレークダウン電流によりＩＧＢＴ素子が破壊されるという問題がある。なかでも、上述したトレンチ構造のＩＧＢＴにおいては、構造上、ゲートトレンチ底面での電界集中が大きくなるため、例えばトレンチ底面に局所的にブレークダウン電流が集中し、ＩＧＢＴ素子を構成するゲート絶縁膜が破壊されやすいことが、本発明者によっても確認されている。

本発明は上記問題点に鑑み、ブレークダウン電流によるＩＧＢＴ素子の破壊を防止するする半導体装置を提供することを目的とする。

上記目的を達成する為に請求項１に記載の発明は、第１主面及び第２主面を有する第１導電型の半導体基板と、半導体基板の第１主面側表層に選択的に形成された第２導電型の第１半導体領域と、第１主面より第１半導体領域を貫通し、底面が半導体基板に達するゲートトレンチと、ゲートトレンチの底面及び側面上に形成されたゲート絶縁膜を介して、トレンチを埋めるゲート電極と、ゲートトレンチの側面部位に隣接し、第１半導体領域内の第１主面側表層に選択的に形成された第１導電型の第２半導体領域と、第２半導体領域に電気的に接続されたエミッタ電極と、半導体基板の第２主面側に形成された第２導電型の第３半導体領域と、第３半導体領域に電気的に接続されたコレクタ電極と、を含むＩＧＢＴ素子を備えた半導体装置であって、半導体基板の第１主面側表層において、ＩＧＢＴ素子の形成領域周辺にＩＧＢＴ素子よりも耐圧の低い低耐圧部が形成され、当該低耐圧部の周辺に、エミッタ電極と電気的に接続された第２導電型の第４半導体領域が形成されており、半導体基板の第１主面側表層に、第１半導体領域を取り囲むように選択的に形成された第２導電型のガードリングを備え、低耐圧部は、ガードリングと第１半導体領域との間に、第１半導体領域を取り囲むように第１主面より形成され、ゲート電極に対して電気的に独立したダミートレンチであり、ダミートレンチに近接する、ガードリングの端部及びゲートトレンチにより区画された第１半導体領域の端部の少なくとも一方が、第４半導体領域として、エミッタ電極と電気的に接続され、ダミートレンチは、ガードリングの端部及び第１半導体領域の端部のそれぞれと離間して形成されていることを特徴とする。

このように本発明によれば、アバランシェ現象が発生しても、半導体基板の第１主面側表層において、ＩＧＢＴ素子の周辺に形成された低耐圧部にブレークダウン電流が集中する。そして、低耐圧部の周辺に形成された第４半導体領域を介してキャリアが排出される。したがって、ＩＧＢＴ素子の構成要素、特にゲートトレンチの底面にブレークダウン電流が局所的に集中するのを防ぐことができる。すなわち、ＩＧＢＴ素子の破壊を防止することができる。

また、ガードリングを備えると、半導体基板と第１半導体領域との間のＰＮ接合への逆バイアス印加により形成される空乏層が、ＩＧＢＴ素子の周辺へ広がるため、ＩＧＢＴ素子形成領域の端部における電界集中を抑制することができる。このようにガードリングを備えた構成においては、ガードリングの耐圧がＩＧＢＴ素子よりも高いので、ガードリングの形成領域とＩＧＢＴ素子の形成領域との間に低耐圧部を形成することで、ブレークダウン電流によるＩＧＢＴ素子の破壊を防止することができる。

また、第２導電型のガードリングの端部と第２導電型の第１半導体領域の端部との間の領域は、第２導電型の領域が形成されていない分、ダミートレンチにおける電界集中が大きくなる（電界強度の等電位線の曲率半径が小さくなる）。したがって、ダミートレンチの構成がトレンチゲートと同様であり、ゲート電極に対して電気的に独立している点が異なるだけの違いであっても、ダミートレンチを低耐圧部とすることができる。

請求項２に記載のように、半導体基板と第３半導体領域との間に、第１導電型の第５半導体領域が形成された構成としても良い。

第５半導体領域（所謂フィールドストップ層）をＩＧＢＴ素子の構成要素として備える場合、他のトレンチ構造（パンチスルー型、ノンパンチスルー型）に比べて、半導体装置の厚さを薄くすることができる。このような構造であっても、ブレークダウン電流によるＩＧＢＴ素子の破壊を防止することができる。

なお、請求項３に記載のように、ダミートレンチを、ゲートトレンチよりも深く形成すると、ダミートレンチにおける電界集中をより大きくする（電界強度の等電位線の曲率半径をより小さくする）ことができる。また、請求項４に記載のように、ダミートレンチの底面角部の曲率半径を、ゲートトレンチの底面角部の曲率半径よりも小さくしても、ダミートレンチにおける電界集中をより大きくする（電界強度の等電位線の曲率半径をより小さくする）ことができる。これらの構成によれば、ダミートレンチの耐圧をさらに低下させることができる。

また、請求項１〜４いずれか１項に記載の発明においては、請求項５に記載のように、ガードリングの端部と第１半導体領域の端部との間に、ガードリング及び第１半導体領域よりも浅く形成され、エミッタ電極と電気的に接続された第２導電型の第６半導体領域を備え、ダミートレンチは、第１主面より第６半導体領域を貫通して底面が半導体基板に達するように形成された構成としても良い。

この場合、第２導電型の第６半導体領域をガードリング及び第１半導体領域よりも浅く形成するので、第２導電型の第６半導体領域をガードリング及び第１半導体領域とほぼ同じ深さとする場合に比べて、ダミートレンチにおける電界集中が大きくなる（電界強度の等電位線の曲率半径が小さくなる）。したがって、ダミートレンチを低耐圧部とすることができる。また、ブレークダウン電流のキャリアを、ダミートレンチの一部が貫通配置された第６半導体領域にて効率よく回収することができる。

以下、本発明の実施形態を図に基づいて説明する。
（第１実施形態）
図１は、本発明の第１実施形態に係る半導体装置の要部の概略構成を示す断面図である。また、図２は、半導体装置を構成する要素部分の配置関係を示した模式的な上面視平面図である。

図１に示すように、本実施形態に係る半導体装置は、トレンチゲート構造のＦＳ（フィールドストップ）型ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子を備えた半導体装置１００である。先ず、ＩＧＢＴ素子形成領域について説明する。

ドリフト層となるＮ導電型（Ｎ−）の半導体基板１０１（ＦＺウエハ）の第１主面側表層には、ＩＧＢＴ素子の形成領域において、第１半導体領域であるＰ導電型（Ｐ）のベース領域１０２が選択的に形成されている。このベース領域１０２に、ＩＧＢＴ素子のチャネルが構成される。

また、ベース領域１０２には、半導体基板１０１の第１主面よりベース領域１０２を貫通し、底面が半導体基板１０１に達するゲートトレンチ１０３が選択的に形成されている。そして、トレンチ底面及び側面上に形成されたゲート絶縁膜（図示略）を介して、ゲートトレンチ１０３内に例えばポリシリコンが充填され、ゲート電極１０４が構成されている。

また、ベース領域１０２には、ゲートトレンチ１０３（ゲート電極１０４）の側面部位に隣接して、第１主面側表層に第２の半導体領域であるＮ導電型（Ｎ＋）のエミッタ領域１０５が選択的に形成されている。エミッタ領域１０５は例えばアルミニウム系材料を用いて構成されたエミッタ電極１０６と電気的に接続されている。

なお、本実施形態においては、図１に示すように、ゲートトレンチ１０３によって、ベース領域１０２が複数の領域１０２ａ〜１０２ｃに分断されている。ゲートトレンチ１０３で挟まれた領域のうち、間隔の狭い分断領域１０２ａは、当該分断領域１０２ａ内に形成されたエミッタ領域１０５とともに、エミッタ電極１０６に共通に接触している。すなわち、分断領域１０２ａは電位が固定される領域である。また、ゲートトレンチ１０３で挟まれた領域のうち、間隔の広い分断領域１０２ｂは、当該分断領域１０２ｂ内にエミッタ領域１０５が形成されておらず、エミッタ電極１０６が接触していない。すなわち、分断領域１０２ｂは電位が固定されない浮遊電位領域である。このような構成を採用することにより、キャリアの蓄積効果を高め、ドリフト層である半導体基板１０１のオン電圧を低減している。本実施系においては、図１に示すように、半導体基板１０１の主面側表層において、分断領域１０２ａ，１０２ｂが、交互に配置されている。

また、分断領域１０２ｃは、ゲートトレンチ１０３によって区画されたベース領域１０２の端部分断領域であり、当該端部分断領域１０２ｃ内にはエミッタ領域１０５が形成されていないものの、エミッタ電極１０６と電気的に接続されている。この端部分断領域１０２ｃが、本実施形態において、ブレークダウン電流のキャリアを排出するための第４半導体領域に相当する。

半導体基板１０１の第２主面側表層には、第３半導体領域であるＰ導電型（Ｐ＋）のコレクタ層１０７が形成されている。そして、コレクタ領域１０７は例えばアルミニウム系材料を用いて構成されたエミッタ電極１０８と電気的に接続されている。

また、本実施形態においては、図１に示すように、ドリフト層としての半導体基板１０１とコレクタ層１０７との間に、第５半導体領域であるＮ導電型（Ｎ）のフィールドストップ層１０９が形成されている。このようにトレンチゲート構造のＩＧＢＴ素子として、ＦＳ型ＩＧＢＴを採用すると、他のトレンチ構造（パンチスルー型、ノンパンチスルー型）に比べて、半導体装置１００の厚さを薄くすることができる。

次に、ＩＧＢＴ素子形成領域の周辺領域について説明する。図１，２に示すように、半導体基板１０１の周辺領域において、第１主面側表層には、ベース領域１０２を取り囲んで、電界集中抑制部としてのＰ導電型（Ｐ）のガードリング１１０が形成されている。このようにガードリング１１０を採用すると、半導体基板１０１とベース領域１０２との間のＰＮ接合への逆バイアス印加により形成される空乏層が、ＩＧＢＴ素子の周辺へ広がるため、ＩＧＢＴ素子形成領域の端部における電界集中を抑制することができる。なお、本実施形態においては、複数のガードリング１１０によってベース領域１０２を取り囲んでおり、各ガードリング１１０の深さをベース領域１０２と略同等としている。図２においては、便宜上、複数のガードリング１１０をまとめてガードリング形成領域としている。

また、本実施形態においては、複数のガードリング１１０のうち、ＩＧＢＴ素子形成領域に近い端部のガードリング１１０ａのみが、エミッタ電極１０６と電気的に接続されている。このガードリング１１０ａも、本実施形態において、ブレークダウン電流のキャリアを排出するための第４半導体領域に相当する。また、ガードリング１１０ａ以外のガードリング１１０は電気的に浮いた状態となっている。

そして、半導体基板１０１の第１主面側表層には、図１，２に示すように、ベース領域１０２（ＩＧＢＴ素子形成領域）の周辺であって、ガードリング１１０（ガードリング形成領域）との間の境界領域に、ＩＧＢＴ素子よりも耐圧の低い低耐圧部としてのダミートレンチ１１１が形成されている。すなわち、ダミートレンチ１１１の周辺に、第４半導体領域としての分断領域１０２ｃとガードリング１１０ａが配置されている。本実施形態に係るダミートレンチ１１１は、ゲートトレンチ１０３と同一の構成であり、その内部にゲート絶縁膜を介してポリシリコンが充填されている。しかしながら、ゲート電極１０４とは電気的に接続されておらず、浮いた状態となっている。このようなダミートレンチ１１１は、ゲートトレンチ１０３（ゲート電極１０４）と同時に形成することができる。

次に、低耐圧部としてのダミートレンチ１１１の効果について説明する。図１に示すように、端部のガードリング１１０ａとベース領域１０２の端部分断領域１０２ｃとの間の境界領域（半導体基板１０１）は、第２導電型の領域が形成されていない。したがって、ＩＧＢＴ素子の構成要素、特にベース領域１０２に対して貫通形成されているゲートトレンチ１０３と比べて、ダミートレンチ１１１における電界集中が大きくなる（図２に示すように、電界強度の等電位線（２点鎖線）の曲率半径が小さくなる）。なお、耐圧としては、ＩＧＢＴ素子に対してガードリング１１０の耐圧は大きいため、半導体装置１００において、ＩＧＢＴ素子形成領域の周辺に形成されたダミートレンチ１１１が最も耐圧の低い部位となる。

したがって、コレクタ電極１０８とエミッタ電極１０６との間にバイアスし、図１に示すようにアバランシェ現象が発生しても、半導体基板１０１の第１主面側表層において、ＩＧＢＴ素子の周辺に形成されたダミートレンチ１１１にブレークダウン電流が集中する。そして、ダミートレンチ１１１の周辺に形成されたガードリング１１０ａと端部分断領域１０２ｃを介してキャリア（ホール）が排出される。このように本実施形態に係る半導体装置１００によれば、ＩＧＢＴ素子の構成要素、特にゲートトレンチ１０３の底面にブレークダウン電流が局所的に集中するのを防ぐことができる。すなわち、ＩＧＢＴ素子の破壊を防止することができる。

なお、本実施形態においては、ダミートレンチ１１１の構成をゲートトレンチ１０３と略同等とする例を示した。このような構成とすると、製造工程を簡素化することができる。しかしながら、ＩＧＢＴ素子よりも耐圧が低くなるのであれば、ダミートレンチ１１１の構成をゲートトレンチ１０３と異なるものとしても良い。例えば、ダミートレンチ１１１を、ゲートトレンチ１０３よりも深く形成すると、ダミートレンチ１１１における電界集中をより大きくする（電界強度の等電位線の曲率半径をより小さくする）ことができる。また、ダミートレンチ１１１の底面角部の曲率半径を、ゲートトレンチ１０３の底面角部の曲率半径よりも小さくしても、ダミートレンチ１１１における電界集中をより大きくする（電界強度の等電位線の曲率半径をより小さくする）ことができる。これらによって、ダミートレンチ１１１の耐圧をさらに低下させることができる。

また、本実施形態においては、図１、２に示すように、環状のダミートレンチ１１１を１つのみ形成する例を示した。しかしながら、ダミートレンチ１１１の形状は図２に示すように環状に限定されるものではない。例えば、図２に示す構成において、少なくとも一部にスリットを有し、非環状としても良い。また、その個数も１つの限定されるものではない。例えば、環状のダミートレンチ１１１を複数（幾重に）有する構成を採用することもできる。

（第２実施形態）
次に、本発明の第２実施形態を、図３に基づいて説明する。図３は、本発明の第２実施形態に係る半導体装置１００の要部の概略構成を示す断面図である。

第２実施形態に係る半導体装置１００は、第１実施形態に係る半導体装置１００と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

第１実施形態においては、端部のガードリング１１０ａとベース領域１０２の端部分断領域１０２ｃとの間の境界領域（半導体基板１０１）には、第２導電型の領域が形成されておらず、この境界領域にダミートレンチ１１１が形成される例を示した。これに対し、本実施形態においては、図３に示すように、端部のガードリング１１０ａとベース領域１０２の端部分断領域１０２ｃとの間の境界領域（半導体基板１０１）に、第６半導体領域として、ガードリング１１０ａ及び端部分断領域１０２ｃよりも浅く形成され、エミッタ電極１０６と電気的に接続されたＰ導電型（Ｐ）のキャリア回収領域１１２を有している。そして、ダミートレンチ１１１は、半導体基板１０１の第１主面よりキャリア回収領域１１２を貫通して底面が半導体基板１０１に達するように形成されている。

このようにガードリング１１０ａ及び端部分断領域１０２ｃよりも浅く、同一の導電型からなるキャリア回収領域１１２を形成した場合、境界領域に第２導電型の領域が形成されない場合より効果は薄まるものの、ダミートレンチ１１１における電界集中を大きくする（図３に示す電界強度の等電位線（２点鎖線）の曲率半径を小さくする）ことができる。

また、ダミートレンチ１１１がキャリア回収領域１１２に対して貫通配置されているので、第１実施形態に示す構成に比べて、ダミートレンチ１１１で降伏させたブレークダウン電流のキャリア（ホール）を効率よく排出することができる。

このように本実施形態に係る半導体装置１００によっても、ＩＧＢＴ素子の構成要素、特にゲートトレンチ１０３の底面にブレークダウン電流が局所的に集中するのを防ぐことができる。すなわち、ＩＧＢＴ素子の破壊を防止することができる。

（第３実施形態）
次に、本発明の第３実施形態を、図４に基づいて説明する。図４は、本発明の第３実施形態に係る半導体装置１００の要部の概略構成を示す断面図である。

第３実施形態に係る半導体装置１００は、第１，２実施形態に係る半導体装置１００と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

第１，２実施形態においては、低耐圧部として、端部のガードリング１１０ａとベース領域１０２の端部分断領域１０２ｃとの間の境界領域に、ダミートレンチ１１１を形成する例を示した。これに対し、本実施形態においては、図４に示すように、端部のガードリング１１０ａとベース領域１０２の端部分断領域１０２ｃとの間の境界領域に、第７半導体領域として、半導体基板の第１主面側表層にガードリング１１０ａ及びベース領域１０２よりも深く形成され、エミッタ電極１０６と電気的に接続されたＰ導電型（Ｐ）のウェル領域１１３を形成し、このウェル領域１１３を低耐圧部としている。

このように、ガードリング１１０ａ及びベース領域１０２と同一の導電型であるウェル領域１１３をガードリング１１０ａ及びベース領域１０２よりも深く形成すると、ウェル領域１１３における電界集中を大きくする（図４に示す電界強度の等電位線（２点鎖線）の曲率半径をより小さくする）ことができる。具体的には、ＦＳ型ＩＧＢＴにおいて深いウェル領域１１３を形成すると、ウェル領域１１３の底面と対向するフィールドストップ層１０９との距離が短くなる。したがって、バイアス時に、半導体基板１０１とベース領域１０２との間に構成されるＰＮ接合から広がる空乏層がフィールドストップ層１０９に達することで、ウェル領域１１３の電界集中が大きくなる。すなわち、ＩＧＢＴ素子よりも耐圧が低下する。

また、ウェル領域１１３で降伏させたブレークダウン電流のキャリア（ホール）を、ウェル領域１１３から効率よく排出することができる。

（第４実施形態）
次に、本発明の第４実施形態を、図５に基づいて説明する。図５は、本発明の第４実施形態に係る半導体装置１００の要部の概略構成を示す断面図である。

第４実施形態に係る半導体装置１００は、第１〜３実施形態に係る半導体装置１００と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。

第１〜第３実施形態においては、端部のガードリング１１０ａとベース領域１０２の端部分断領域１０２ｃとの間の境界領域に、低耐圧部を構成する例を示した。これに対し、本実施形態においては、コレクタ電極１０８とエミッタ電極１０６との間に、ＩＧＢＴ素子よりも耐圧の低いツェナーダイオード１１４を配置している。なお、図５において、符号１１５は、ＩＧＢＴ素子形成領域の周辺領域において、半導体基板１０１の第１主面表層に形成されたＮ導電型（Ｎ＋）のコンタクト領域であり、ツェナーダイオード１１４のカソードと電気的に接続されている。

このように本実施形態に係る半導体装置１００によれば、アバランシェ現象が発生しても、ＩＧＢＴ素子よりも耐圧の低いツェナーダイオード１１４にて先に降伏させるので、ＩＧＢＴ素子の構成要素、特にゲートトレンチ１０３の底面にブレークダウン電流が局所的に集中するのを防ぐことができる。すなわち、ＩＧＢＴ素子の破壊を防止することができる。

なお、本実施形態に係るツェナーダイオード１１４は、半導体基板１０１上に形成された配線部の一部として構成されている。すなわちＩＧＢＴ素子とツェナーダイオード１１４が１チップに集積されている。しかしながら、ツェナーダイオード１１４を別チップ（回路基板）に構成し、電気的に接続する構成としても良い。

以上、本発明の好ましい実施形態について説明したが、本発明は上述した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

本実施形態においては、ＩＧＢＴ素子の構成例として、フィールドストップ層１０９を備えるＦＳ型のＩＧＢＴの例を示した。しかしながら、半導体装置１００が、他のトレンチ構造（パンチスルー型、ノンパンチスルー型）のＩＧＢＴ素子を含むものであっても、同様の効果を期待することができる。

本実施形態においては、ＩＧＢＴ素子形成領域の周辺に、電界集中抑制部としてガードリング１１０が形成される例を示した。しかしながら、電界集中抑制部はガードリングに限定されるものではない。それ以外の、接合終端における曲率部分の電界集中を改善する公知の構成（例えば、フィールドプレート構造、リサーフ構造等）を採用することもできる。

また、電界集中抑制部（ガードリング１１０）のない構成としても良い。ＩＧＢＴ素子形成領域の周辺に、ＩＧＢＴ素子、特にゲートトレンチ１０３よりも耐圧の低い低耐圧部が形成されれば良い。

また、本実施形態においては、端部のガードリング１１０ａとベース領域１０２の端部分断領域１０２ｃを、キャリア回収用の第４半導体領域とする例を示した。しかしながら、端部のガードリング１１０ａとベース領域１０２の端部分断領域１０２ｃとは別に、ベース領域１０２と同一の導電型からなり、エミッタ電極１０６と電気的に接続される第４半導体領域を、ダミートレンチ１１１の周辺に設けても良い。

また、本実施形態においては、第１導電型をＮ導電型、第２導電型をＰ導電型とする例を示したが、第１導電型をＰ導電型、第２導電型をＮ導電型としても良い。

本発明の第１実施形態に係る半導体装置の要部概略構成を示す断面図である。半導体装置を構成する要素部分の配置関係を示した模式的な上面視平面図である。本発明の第２実施形態に係る半導体装置の要部の概略構成を示す断面図である。本発明の第３実施形態に係る半導体装置の要部の概略構成を示す断面図である。本発明の第４実施形態に係る半導体装置の要部の概略構成を示す断面図である。

符号の説明

１００・・・半導体装置
１０１・・・半導体基板
１０２・・・ベース領域（第１半導体領域）
１０２ｃ・・・端部分断領域（第４半導体領域）
１０３・・・ゲートトレンチ
１０４・・・ゲート電極
１０５・・・エミッタ領域（第２半導体領域）
１０７・・・コレクタ層（第３半導体領域）
１０９・・・フィールドストップ層（第５半導体領域）
１１０・・・ガードリング（電界集中抑制部）
１１０ａ・・・端部のガードリング（第４半導体領域）
１１１・・・ダミートレンチ（低耐圧部）

Claims

第１主面及び第２主面を有する第１導電型の半導体基板と、
前記半導体基板の第１主面側表層に選択的に形成された第２導電型の第１半導体領域と、
前記第１主面より前記第１半導体領域を貫通し、底面が前記半導体基板に達するゲートトレンチと、
前記ゲートトレンチの底面及び側面上に形成されたゲート絶縁膜を介して、前記トレンチを埋めるゲート電極と、
前記ゲートトレンチの側面部位に隣接し、前記第１半導体領域内の第１主面側表層に選択的に形成された第１導電型の第２半導体領域と、
前記第２半導体領域に電気的に接続されたエミッタ電極と、
前記半導体基板の第２主面側に形成された第２導電型の第３半導体領域と、
前記第３半導体領域に電気的に接続されたコレクタ電極と、を含むＩＧＢＴ素子を備えた半導体装置であって、
前記半導体基板の第１主面側表層において、前記ＩＧＢＴ素子の形成領域周辺に前記ＩＧＢＴ素子よりも耐圧の低い低耐圧部が形成され、当該低耐圧部の周辺に、前記エミッタ電極と電気的に接続された第２導電型の第４半導体領域が形成されており、
前記半導体基板の第１主面側表層に、前記第１半導体領域を取り囲むように選択的に形成された第２導電型のガードリングを備え、
前記低耐圧部は、前記ガードリングと前記第１半導体領域との間に、前記第１半導体領域を取り囲むように前記第１主面より形成され、前記ゲート電極に対して電気的に独立したダミートレンチであり、
前記ダミートレンチに近接する、前記ガードリングの端部及び前記ゲートトレンチにより区画された前記第１半導体領域の端部の少なくとも一方が、前記第４半導体領域として、前記エミッタ電極と電気的に接続され、
前記ダミートレンチは、前記ガードリングの端部及び前記第１半導体領域の端部のそれぞれと離間して形成されていることを特徴とする半導体装置。
前記半導体基板と前記第３半導体領域との間に、第１導電型の第５半導体領域が形成されていることを特徴とする請求項１に記載の半導体装置。
前記ダミートレンチは、前記ゲートトレンチよりも深く形成されていることを特徴とする請求項１又は請求項２に記載の半導体装置。
前記ダミートレンチの底面角部の曲率半径が、前記ゲートトレンチの底面角部の曲率半径よりも小さいことを特徴とする請求項１〜３いずれか１項に記載の半導体装置。
前記ガードリングの端部と前記第１半導体領域の端部との間に、前記ガードリング及び前記第１半導体領域よりも浅く形成され、前記エミッタ電極と電気的に接続された第２導電型の第６半導体領域を備え、
前記ダミートレンチは、前記第１主面より前記第６半導体領域を貫通して底面が前記半導体基板に達するように形成されていることを特徴とする請求項１〜４いずれか１項に記載の半導体装置。