JP5470826B2 - 半導体装置 - Google Patents

Description

本発明は、トレンチゲート構造の絶縁ゲート型トランジスタ（以下、ＩＧＢＴという）等のような絶縁ゲート型の半導体装置に関するものである。

従来より、トレンチゲート構造のＩＧＢＴ等の高耐圧絶縁ゲート型半導体素子として、図４に示す構造のＩＧＢＴを有する半導体装置が一般に知られている（例えば、特許文献１参照）。このＩＧＢＴでは、ｎ⁺型エミッタ領域１０１がｐ型ベース領域１０２内に選択的に形成されると共に、ｎ⁺型エミッタ領域１０１の無い部分にダミートレンチ１０３が形成されることで、偏り無い分布のトレンチゲート構造が備えられた構造とされている。つまり、ｎ⁺型エミッタ領域１０１をｐ型ベース領域１０２の全域に形成するのではなく間引いて形成しつつ、間引かれた領域にもゲート電圧印加用のゲート電極１０４が形成されるトレンチ１０５ではないダミー用のダミーゲート電極１０６が備えられるダミートレンチ１０３が配置されるようにしている。

このように、ｎ⁺型エミッタ領域１０１を選択的に形成することにより、高抵抗なｐ型ベース領域１０２の伝導度変調を促進して通電損失を更に低減でき、ダミートレンチ１０３を形成することにより、表面の電界緩和を行うことが可能となって耐圧を向上することができる。このため、通電損失と、耐圧のトレードオフを改善することが可能となる。そして、このような構造のＩＧＢＴでは、ダミーゲート電極１０６の電位を安定させるために、図４に示すようにエミッタ電極１０７に接続させている。また、ゲート電極１０４と接続させたり、ダミートレンチ１０３同士の間に配置されたｐ型ベース領域１０２にて構成されるフロート層１０８に接続させることで、同様の効果を得る手法も採用されている。

なお、図中紙面左側に記載した領域は、ＩＧＢＴが構成されたセル領域の周囲を囲むように構成された耐圧向上のための外周部領域であり、ｎ^-型ドリフト層１０９の表層部にｐ型拡散層１１０やｐ型ガードリング１１１およびｐ型ガードリング１１１のそれぞれに電気的に接続された電極１１２などが備えられた構成とされている。
特開２００６−４９４５５号公報

しかしながら、ダミートレンチ１０３内のダミーゲート電極１０６をエミッタ電極やゲート電極１０４、フロート層１０８に接続させた場合、電位の安定は図れるものの以下のような問題がある。

すなわち、ダミーゲート電極１０６をゲート電極１０４に接続すると良好な耐圧が得られるが、ゲート容量が大きくなり、スイッチング損失が大きくなり過ぎるという問題がある。また、ダミーゲート電極１０６をエミッタ電極に接続すると良好な耐圧が得られるが、ターンオン時のサージ電圧（以下、ターンオンサージ電圧という）が大きくなり過ぎるという問題がある。また、ダミーゲート電極１０６をフロート層１０８に接続すると良好な耐圧と良好なスイッチング特性が得られるが、ダミートレンチ１０３の内壁面に形成された絶縁膜、つまりダミーゲート電極１０６とフロート層１０８との間の絶縁膜に対して電位差によるストレスを掛けることができないため、ダミートレンチ１０３による絶縁構造の信頼性等を検査するスクリーニング検査を行うことができない。

さらに、ダミートレンチ１０３をどこにも電気的に接続しないような完全なフローティング構造にすることも考えられるが、連続スイッチング動作において、ダミートレンチに蓄積されるキャリアによって、耐圧、スイッチング特性の変動を起こす恐れがある。

本発明は上記点に鑑みて、トレンチゲート構造によってベース領域を分割し、分割したベース領域の一部にのみエミッタ領域を形成した半導体装置において、高耐圧、かつ、良好なスイッチング特性を得つつ、ダミートレンチの信頼性を確保できるようにすることを目的とする。

上記目的を達成するため、請求項１ないし３に記載の発明では、ベース領域（３）がトレンチ（４）によって複数に分離され、分離された複数のベース領域（３）のうち、エミッタ領域（５）が形成されたものがチャネル層（３ａ）として機能すると共に、エミッタ領域（５）が形成されていないものがフロート層（３ｂ）として機能し、チャネル層（３ａ）とフロート層（３ｂ）が一定の配置順で繰り返し配置されており、ゲート電極（７ａ、７ｂ）は、トレンチ（４）のうちエミッタ領域（５）が接するものに埋め込まれたゲート電圧印加用のゲート電極（７ａ）と、トレンチ（４）のうちエミッタ領域（５）と接していないものに埋め込まれたダミーゲート電極（７ｂ）とを有して構成され、ダミーゲート電極（７ｂ）が複数のガードリング層（２１）のいずれかに電気的に接続された外周電極（２２）に対して電気的に接続されていることを特徴としている。

このように、ダミーゲート電極（７ｂ）を複数のガードリング層（２１）のいずれかに接続された外周電極（２２）に対して接続してあるため、ダミーゲート電極（７ｂ）の電位を接続された外周電極（２２）の電位に固定することが可能となる。このため、オフ状態の際には、ダミーゲート電極（７ｂ）の電位を所定電位以下に固定することが可能となり、所望の素子耐圧を得ることが可能となる。また、ターンオン時には、ダミーゲート電極（７ｂ）を正電位に固定することができるため、ターンオンサージ電圧を低減することが可能になる。

また、このようにダミーゲート電極（７ｂ）をガードリング層（２１）に接続された外周電極（２２）に対して接続すれば、外周電極（２２）を通じてダミーゲート電極（７ｂ）に対してスクリーニング検査用の電圧を印加することが可能となる。このようなスクリーニング検査を半導体装置のすべての製造工程を完了してから行うことができるため、半導体装置の最終構造に対して特性、信頼性を検査することが可能となる。したがって、より信頼度の高いスクリーニング検査を行うことが可能となる。

例えば、請求項２に記載したように、絶縁ゲート型半導体素子の素子耐圧とダミーゲート電極（７ｂ）への印加電圧とは相関関係があるため、該相関関係に基づいて、複数のガードリング層（２１）のうちの絶縁ゲート型半導体素子の素子耐圧と対応する電位となるものと電気的に接続されている外周電極（２２）に対して、ダミーゲート電極（７ｂ）が電気的に接続されるようにすると良い。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

以下、本発明の実施形態について図に基づいて説明する。

（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。以下、この図を参照して、本実施形態にかかるＩＧＢＴを有する半導体装置について説明する。

図１に示すように、本実施形態の半導体装置には、ＩＧＢＴが備えられるセル領域とその外周を囲むように構成された外周領域が形成されている。ｐ⁺型コレクタ層１の表面に、高濃度のｎ型不純物層で構成されたＦＳ層（フィールドストップ層）２ａが備えられていると共に、このＦＳ層２ａの上にｐ⁺型コレクタ層１やＦＳ層２ａよりも低不純物濃度で構成されたｎ^-型ドリフト層２が備えられている。ＦＳ層２ａは、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、基板裏面側から注入されるホールの注入量を制御するために備えてある。

このようなｐ⁺型コレクタ層１、ＦＳ層２ａ、ｎ^-型ドリフト層２が順に配置された構造は、例えば、ｎ^-型ドリフト層２を構成するｎ型のＦＺ基板の表層部に後述する素子構造を形成したのち、裏面側を削った後にｎ型不純物やｐ型不純物をイオン注入・熱拡散してｐ⁺型コレクタ層１やＦＳ層２ａを形成することで構成される。また、ｐ⁺型コレクタ層１を構成するｐ型の半導体基板上にＦＳ層２ａやｎ^-型ドリフト層２をエピタキシャル成長させることによっても構成することができる。

そして、セル領域において、ｎ^-型ドリフト層２の表層部には、所定厚さのｐ型ベース領域３が形成されている。さらに、ｐ型ベース領域３を貫通してｎ^-型ドリフト層２まで達するように複数個のトレンチ４が形成されており、このトレンチ４によってｐ型ベース領域３が複数個に分離されている。具体的には、トレンチ４は複数所定のピッチ（間隔）で形成されており、図１の奥行き方向（紙面垂直方向）において各トレンチ４が平行に延設されたストライプ構造、もしくは並行に延設されたのちその先端部において引き回されることで環状構造とされている。そして、環状構造とされる場合、各トレンチ４が構成する環状構造は複数本ずつを１組として多重リング構造が構成され、隣接する多重リング構造同士の長手方向が平行となるように配置されている。

隣接するトレンチ４によってｐ型ベース領域３が複数に分割された状態となるが、そのうちの一部は、チャネル領域を構成するチャネルｐ層３ａであり、このチャネルｐ層３ａの表層部に、ｎ⁺型エミッタ領域５が形成されている。

ｎ⁺型エミッタ領域５は、ｎ^-型ドリフト層２よりも高不純物濃度で構成され、ｐ型ベース領域３内において終端しており、かつ、トレンチ４の側面に接するように配置されている。より詳しくは、トレンチ４の長手方向に沿って棒状に延設され、トレンチ４の先端よりも内側で終端した構造とされている。このため、複数個のトレンチ４のうち、このｎ⁺型エミッタ領域５の両側に配置されたトレンチ４ａがゲート電極形成用とされ、それ以外のトレンチ４ｂがダミートレンチ用とされる（以下、トレンチ４ｂをダミートレンチと言う）。

各トレンチ４内は、各トレンチ４の内壁表面を覆うように形成されたゲート絶縁膜６と、このゲート絶縁膜６の表面に形成されたドープトＰｏｌｙ−Ｓｉ等により構成されるゲート電極７ａ、７ｂとにより埋め込まれている。

これらのうち、ｎ⁺型エミッタ領域５の両側に配置されたトレンチ４ａ内に形成されたゲート電極７ａは、図１とは別断面において互いに電気的に接続され、絶縁膜８上に形成されたドープトＰｏｌｙ−Ｓｉ層９ａに接続されている。そして、ドープトＰｏｌｙ−Ｓｉ層９ａ上の層間絶縁膜１０にはコンタクトホール１０ａが形成されており、このコンタクトホール１０ａを通じてドープトＰｏｌｙ−Ｓｉ９ａとゲート電圧が印加されるゲート配線１１とが接続されることで、各ゲート電極７ａとゲート配線１１とが導通させられている。

また、ゲート電極７ａ以外、すなわちダミートレンチ４ｂ内に形成されたゲート電極７ｂは、ダミーゲート電極（以下、ゲート電極７ｂをダミーゲート電極と言う）であり、図１とは別断面において互いに電気的に接続され、絶縁膜８上に形成されたドープトＰｏｌｙ−Ｓｉ層９ｂに電気的に接続されている。そして、ドープトＰｏｌｙ−Ｓｉ層９ｂ上の層間絶縁膜１０にはコンタクトホール１０ｂが形成されており、このコンタクトホール１０ｂを通じてドープトＰｏｌｙ−Ｓｉ層９ｂとダミー配線１２とが接続されることで、各ダミーゲート電極７ｂとダミー配線１２とが導通させられている。

また、各トレンチ４のうち、ゲート電極７ａが形成されたトレンチ４ａおよびそれに隣り合うように設けられたダミートレンチ４ｂに挟まれたｐ型ベース領域３や、ダミートレンチ４ｂ同士の間に配置されたｐ型ベース領域３はフロート層３ｂとされ、フローティング状態とされている。

さらに、ｎ⁺型エミッタ領域５およびチャネルｐ層３ａは、層間絶縁膜１０に形成されたコンタクトホール１０ｃを通じてエミッタ電極１３と電気的に接続されている。そして、ｐ⁺型コレクタ層１の裏面側にコレクタ電極１４が形成されることにより、ＩＧＢＴが構成されている。

一方、外周領域においては、ｎ^-型ドリフト層２の表層部において、セル領域の外周を囲むようにｐ型ベース領域３よりも深くされたｐ型拡散層２０が形成されていると共に、更にｐ型拡散層２０の外周を囲むようにｐ型ガードリング層２１が多重リング構造として形成されている。各ｐ型ガードリング層２１は、層間絶縁膜１０に形成されたコンタクトホール１０ｄを通じて、各ｐ型ガードリング層２１と対応して配置された外周電極２２に対して電気的に接続されている。各外周電極２２は、互いに電気的に分離されており、ｐ型ガードリング層２１と同様に多重リング構造とされている。

そして、ｐ型ガードリング層２１に接続された外周電極２２のうちの一つに対してダミーゲート電極７ｂが接続されている。すなわち、複数個ある外周電極２２は、それぞれ異なった電位に固定されることになり、セル領域に近い側から遠い側に行くに連れて順に徐々に高電位に固定される。このため、複数個ある外周電極２２のうち所望の位置のものに対してダミーゲート電極７ｂを電気的に接続しておくことで、ダミーゲート電極７ｂの電位を接続した外周電極２２が固定される電位と同電位にすることが可能となる。

さらに、ｐ型ガードリング層２１を囲むように、ｎ^-型ドリフト層２の表層部にｎ⁺型層２３が形成されていると共に、その上に電極２４が形成されることにより、等電位リング（ＥＱＲ）構造が構成されている。このようにして、外周領域が構成されている。

以上のように構成された本実施形態の半導体装置の作動について説明する。

まず、オフ状態の作動について説明する。ゲート電極７ａに対してゲート電圧が印加されていない状態においては、チャネルｐ層３ａに対して反転層が形成されない。このため、コレクタ−エミッタ間の電流がオフとなる。このとき、ダミーゲート電極７ｂをｐ型ガードリング層２１に接続された外周電極２２に対して接続してあるため、ダミーゲート電極７ｂは接続された外周電極２２の電位に固定される。このときのダミーゲート電極７ｂの電位と耐圧値とは相関関係があり、ダミーゲート電極７ｂの電位を所望電位に固定することにより高耐圧化を実現している。

図２は、ダミーゲート電極７ｂの電位と耐圧値との関係を示したグラフである。この図に示されるように、オフ状態のときのダミーゲート電極７ｂの電位に応じて素子耐圧が変化していることが分かる。このため、要求される素子耐圧に応じてダミーゲート電極７ｂの電位を決め、外周電極２２のうち、オフ状態の際にその電位以下となるものを選択してダミーゲート電極７ｂを電気的に接続させるようにすれば良い。このようにすれば、オフ状態の際に、ダミーゲート電極７ｂの電位を要求される素子耐圧と対応する所定電位以下に固定することが可能となり、所望の素子耐圧を得ることが可能となる。

また、逆バイアス時には、ダミーゲート電極７ｂの電位を低く保つことにより、半導体装置内における等電位線の曲率を低減することができる。このため、電界集中を緩和することが可能となり、半導体装置を高耐圧なものにすることが可能となる。

次に、ターンオンの作動について説明する。ゲート電極７ａに対してゲート電圧が印加されると、チャネルｐ層３ａに対して反転層が形成される。このため、コレクタ−エミッタ間に電流が流される。このターンオンの際には、ターンオンサージ電圧の問題が発生し得るが、本実施形態では、ダミーゲート電極７ｂをｐ型ガードリング層２１に接続された外周電極２２に対して接続してあるため、オフ状態の際にダミーゲート電極７ｂは接続された外周電極２２の比較的高い電位に固定された状態からオン状態に切り替えられることになり、ターンオンサージ電圧の低減を図ることも可能となる。

図３は、ダミーゲート電極７ｂの電位が０Ｖの場合と正電圧とされている場合のターンオン損失およびターンオンサージ電圧の関係を実験により調べたときの結果を示したグラフである。この図に示されるように、ダミーゲート電極７ｂの電位を正電位にすると０Ｖにした場合と比較して、ターンオン損失が同じ場合におけるターンオンサージ電圧が低くなる。これは、ダミーゲート電極７ｂを正電位に保つことにより、ダミートレンチ４ｂに接しているフロート層３ｂの電位を０Ｖよりも高く保つことができ、ゲートの負性容量を低減できるためである。

ゲートの負性容量は、ターンオンの際にコレクタからホールが急激にフロート層３ｂに蓄積され、これがフロート層３ｂに隣接するゲートに負性のチャージの影響をもたらすことにより生じる。このため、ターンオン前に予めダミーゲート電極７ｂの電位を正電位に保たれるようにしておけば、フロート層３ｂの電位を高く保たれ、フロート層３ｂの電位が高い状態にあるとホールの急激な蓄積が緩和され、ターンオンサージ電圧を低減することが可能になる。

以上説明したように、本実施形態の半導体装置では、ダミーゲート電極７ｂをｐ型ガードリング層２１に接続された外周電極２２に対して接続してあるため、ダミーゲート電極７ｂの電位を接続された外周電極２２の電位に固定することが可能となる。

このため、オフ状態の際には、ダミーゲート電極７ｂの電位を所定電位以下に固定することが可能となり、所望の素子耐圧を得ることが可能となる。また、ターンオン時には、ダミーゲート電極７ｂを正電位に固定することができるため、ターンオンサージ電圧を低減することが可能になる。

なお、オフ状態の際の高耐圧化を図るためにはダミーゲート電極７ｂの電位を低くするほど良く、ターンオンサージ電圧を低減するためにはダミーゲート電極７ｂの電位を高くするほど良い。これらはトレードオフの関係となるため、オフ状態の際の素子耐圧が所望範囲において得られるようにしつつ、ターンオンサージ電圧を抑制できるようにダミーゲート電極７ｂを高い電圧に設定するのが好ましい。また、ダミーゲート電極７ｂの電位調整については、ｐ型ガードリング層２１に接続される外周電極２２に対してダミーゲート電極７ｂを電気的に接続する形態だけでなく、外付け制御によって行うことも可能であるが、回路を複雑にしてしまうため、本実施形態のような構造とすることにより、回路の簡略化を図れると共に、半導体装置の製造工程の簡略化、引いては製造コストの抑制を図ることも可能となる。

また、このようにダミーゲート電極７ｂをｐ型ガードリング層２１に接続された外周電極２２に対して接続すれば、外周電極２２を通じてダミーゲート電極７ｂに対してスクリーニング検査用の電圧を印加することが可能となる。そして、ダミーゲート電極７ｂに対してスクリーニング検査用の電圧を印加したときに、ｐ型ガードリング層２１とｎ^-型ドリフト層２およびフロート層３ｂによるＰＮＰ接合によってダミーゲート電極７ｂとフロート層３ｂとの間に電位差を形成できるため、ダミートレンチ４ｂ内のゲート絶縁膜６に対して電位ストレスを掛けることが可能となる。このため、ダミートレンチ４ｂによる絶縁構造の信頼性等を検査するスクリーニング検査を行うことが可能となる。

このようなスクリーニング検査を半導体装置のすべての製造工程を完了してから行うことができるため、半導体装置の最終構造に対して特性、信頼性を検査することが可能となる。したがって、より信頼度の高いスクリーニング検査を行うことが可能となる。

（他の実施形態）
上記実施形態では、チャネルｐ層３ａとフロート層３ｂとが一定割合とされ、かつ、これらが一定の配置順で繰り返し配置された構造することで、一定の間引き率（チャネルＰ層形成割合に対するフロート層形成割合）となるようにしている。具体的には、１つのチャネルｐ層３ａに対して３つのフロート層３ｂが形成されるように間引き率が３：１となるようにしている。しかしながら、これは単なる一例を示したものであり、他の間引き率としても構わない。

また、上記実施形態では、第１導電型をｐ型、第２導電型をｎ型とするｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各部の導電型を反転させたｐチャネルタイプのＩＧＢＴについても本発明を適用することができる。

本発明の第１実施形態にかかるＩＧＢＴを有する半導体装置の断面構造および配線構造を示した断面模式図である。 ダミーゲート電極７ｂの電位と耐圧値との関係を示したグラフである。 ダミーゲート電極７ｂの電位が０Ｖの場合と正電圧とされている場合のターンオン損失およびターンオンサージ電圧の関係を実験により調べたときの結果を示したグラフである。 従来のＩＧＢＴの断面構造を示した断面模式図である。

符号の説明

１ ｐ⁺型コレクタ層
２ ｎ^-型ドリフト層
２ａ ＦＳ層
３ ｐ型ベース領域
３ａ チャネルｐ層
３ｂ フロート層
４、４ａ トレンチ
４ｂ ダミートレンチ
５ ｎ⁺型エミッタ領域
６ ゲート絶縁膜
７ａ ゲート電極
７ｂ ダミーゲート電極
８ 絶縁膜
９ａ、９ｂ ドープトＰｏｌｙ−Ｓｉ層
１０ 層間絶縁膜
１０ａ〜１０ｄ コンタクトホール
１１ ゲート配線
１２ ダミー配線
１３ エミッタ電極
１４ コレクタ電極
２０ ｐ型拡散層
２１ ｐ型ガードリング層
２２ 外周電極

Claims (3)

1. 第１導電型のコレクタ層（１）と、
   前記コレクタ層（１）の上に配置された第２導電型のドリフト層（２）と、
   セル領域に形成され、前記ドリフト層（２）の上に形成された第１導電型のベース領域（３）と、前記ベース領域（３）を貫通して前記ドリフト層（２）に達するように形成されることにより前記ベース領域（３）を複数に分離し、一方向を長手方向として延設されたトレンチ（４）と、複数に分離された前記ベース領域（３）の一部に形成され、該ベース領域（３）内において前記トレンチ（４）の側面に接するように形成された第２導電型のエミッタ領域（５）と、前記トレンチ（４）の表面上に形成されたゲート絶縁膜（６）と、前記トレンチ（４）内において、前記ゲート絶縁膜（６）の上に形成されたゲート電極（７ａ、７ｂ）と、前記エミッタ領域（５）に電気的に接続されたエミッタ電極（１３）と、前記コレクタ層（１）の裏面側に形成されたコレクタ電極（１４）とを備えてなる絶縁ゲート型半導体素子と、
   外周領域に形成され、前記ドリフト層（２）の表層部において、前記絶縁ゲート型半導体素子の外周部を囲むように形成された多重リング構造を有する第１導電型の複数のガードリング層（２１）と、
   前記複数のガードリング層（２１）のそれぞれに対応した多重リング構造を有し、前記複数のガードリング層（２１）それぞれに対して電気的に接続された外周電極（２２）と、が形成された半導体装置において、
   前記トレンチ（４）によって複数に分離された複数の前記ベース領域（３）のうち、前記エミッタ領域（５）が形成されたものがチャネル層（３ａ）として機能すると共に、前記エミッタ領域（５）が形成されていないものがフロート層（３ｂ）として機能し、前記チャネル層（３ａ）と前記フロート層（３ｂ）が一定の配置順で繰り返し配置されており、
   前記ゲート電極（７ａ、７ｂ）は、前記トレンチ（４）のうち前記エミッタ領域（５）が接するものに埋め込まれたゲート電圧印加用のゲート電極（７ａ）と、前記トレンチ（４）のうち前記エミッタ領域（５）と接していないものに埋め込まれたダミーゲート電極（７ｂ）とを有して構成され、
   前記ダミーゲート電極（７ｂ）が前記複数のガードリング層（２１）のいずれかに電気的に接続された前記外周電極（２２）に対して電気的に接続されていることを特徴とする半導体装置。
2. 前記絶縁ゲート型半導体素子の素子耐圧と前記ダミーゲート電極（７ｂ）への印加電圧とは相関関係があり、該相関関係に基づいて、前記複数のガードリング層（２１）のうちの前記絶縁ゲート型半導体素子の素子耐圧と対応する電位となるものと電気的に接続されている前記外周電極（２２）に対して、前記ダミーゲート電極（７ｂ）が電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
3. 前記ダミーゲート電極（７ｂ）が前記複数のガードリング層（２１）と電気的に接続されることにより正電位となることを特徴とする請求項１または２に記載の半導体装置。

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