JP7280213B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ダイオード、Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）、Insulated Gate Bipolar Transistor（ＩＧＢＴ）などの半導体装置は、電力変換等の用途に用いられる。半導体装置は、降伏時において、破壊が生じ難いことが望ましい。
特許第３７０１２２７号公報
本発明が解決しようとする課題は、降伏時において破壊が生じる可能性を低減可能な半導体装置を提供する。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第２導電形の第３半導体領域と、第１導電形の第４半導体領域と、第２電極と、第３電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１半導体領域の上に設けられている。前記第３半導体領域は、前記第１電極から前記第１半導体領域に向かう第１方向と交差する第１面に沿って前記第２半導体領域の周りに設けられ、前記第２半導体領域から離れている。前記第４半導体領域は、前記第１面に沿って前記第３半導体領域の周りに設けられ、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する。前記第２電極は、前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続されている。前記第３電極は、前記第３半導体領域及び前記第４半導体領域の上に設けられ、前記第３半導体領域及び前記第４半導体領域と電気的に接続され、前記第２電極から離れている。
第１実施形態に係る半導体装置を表す平面図である。 第１実施形態に係る半導体装置を表す平面図である。 図１及び図２のIII－III断面図である。 参考例に係る半導体装置の一部を表す断面図である。 参考例及び第１実施形態に係る半導体装置の特性を表すグラフである。 第１実施形態に係る半導体装置の一部を表す断面図である。 第１実施形態の変形例に係る半導体装置の一部を表す断面図である。 第１実施形態の変形例に係る半導体装置の特性を表すグラフである。 第１実施形態の変形例に係る半導体装置の特性を表すグラフである。 第２実施形態に係る半導体装置の一部を表す断面図である。 第３実施形態に係る半導体装置の一部を表す断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋＋、ｎ＋、ｎ、ｎ－及びｐ＋＋、ｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１及び図２は、第１実施形態に係る半導体装置を表す平面図である。
図３は、図１及び図２のIII－III断面図である。
第１実施形態に係る半導体装置１００は、ダイオードである。半導体装置１００は、図１～図３に表したように、下部電極２１（第１電極）、上部電極２２（第２電極）、EQuivalent-Potential Ring（ＥＱＰＲ）電極２３（第３電極）、導電層２５、絶縁層３０、絶縁層３１、及び封止部３２を含む。なお、図１では、絶縁層３１及び封止部３２が省略されている。図２では、上部電極２２、ＥＱＰＲ電極２３、導電層２５、絶縁層３０、絶縁層３１、及び封止部３２が省略されている。
半導体層ＳＬは、図２及び図３に表したように、ｎ－形（第１導電形）半導体領域１（第１半導体領域）、ｐ形（第２導電形）半導体領域２（第２半導体領域）、ｐ＋＋形半導体領域３（第３半導体領域）、ｎ＋＋形ＥＱＰＲ領域４（第４半導体領域）、ｎ形ストッパ領域５（第５半導体領域）、ｐ＋形ガードリング領域６（第６半導体領域）、ｎ＋＋形コンタクト領域７、及びｐ＋＋形コンタクト領域８を含む。
本願の実施形態の説明では、ＸＹＺ直交座標系を用いる。下部電極２１からｎ－形半導体領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）及びＹ方向（第３方向）とする。また、半導体装置１００の中心から外周に向かう方向を、径方向とする。また、説明のために、下部電極２１からｎ－形半導体領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、下部電極２１とｎ－形半導体領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
図３に表したように、半導体装置１００の下面には、下部電極２１が設けられている。ｎ＋＋形コンタクト領域７は、下部電極２１の上に設けられ、下部電極２１と電気的に接続されている。ｎ－形半導体領域１は、ｎ＋＋形コンタクト領域７の上に設けられている。ｎ－形半導体領域１は、ｎ＋＋形コンタクト領域７を介して、下部電極２１と電気的に接続されている。
ｎ－形半導体領域１の上には、ｐ形半導体領域２、ｐ＋＋形半導体領域３、ｎ＋＋形ＥＱＰＲ領域４、ｎ形ストッパ領域５、及びｐ＋形ガードリング領域６が設けられている。例えば図２に表したように、ｐ形半導体領域２は、半導体装置１００のＸ方向及びＹ方向における中央部に設けられている。
ｐ＋＋形半導体領域３は、Ｘ－Ｙ面（第１面）に沿ってｐ形半導体領域２の周りに設けられている。ｐ＋＋形半導体領域３は、ｐ形半導体領域２から離れている。ｎ＋＋形ＥＱＰＲ領域４は、Ｘ－Ｙ面に沿ってｐ＋＋形半導体領域３の周りに設けられている。ｎ＋＋形ＥＱＰＲ領域４は、ｐ＋＋形半導体領域３と接していても良いし、ｐ＋＋形半導体領域３から離れていても良い。例えば、ｎ＋＋ 形ＥＱＰＲ領域４は、半導体装置１００のＸ方向の端部及びＹ方向の端部に沿って設けられている。ｎ＋＋形ＥＱＰＲ領域４におけるｎ形不純物濃度は、ｎ－形半導体領域１におけるｎ形不純物濃度よりも高い。
ｎ形ストッパ領域５は、ｐ形半導体領域２とｐ＋＋形半導体領域３との間に設けられている。ｎ形ストッパ領域５は、Ｘ－Ｙ面に沿ってｐ形半導体領域２の周りに設けられ、ｐ＋＋形半導体領域３に囲まれている。ｎ形ストッパ領域５は、ｐ＋＋形半導体領域３と接していても良いし、離れていても良い。ｎ形ストッパ領域５におけるｎ形不純物濃度は、ｎ－形半導体領域１におけるｎ形不純物濃度よりも高く、ＥＱＰＲにおけるｎ形不純物濃度よりも低い。例えば、ｎ形ストッパ領域５の下端は、ｐ＋＋形半導体領域３の下端よりも下方に位置する。
ｐ＋形ガードリング領域６は、ｐ形半導体領域２とｎ形ストッパ領域５との間に設けられている。ｐ＋形ガードリング領域６は、ｐ形半導体領域２及びｎ形ストッパ領域５から離れている。ｐ＋形ガードリング領域６は、径方向に沿って複数設けられている。複数のｐ＋形ガードリング領域６のそれぞれは、Ｘ－Ｙ面に沿ってｐ形半導体領域２の周りに設けられている。また、複数のｐ＋形ガードリング領域６は、互いに離れている。ｐ＋形ガードリング領域６の数は、半導体装置１００に求められる耐圧に応じて適宜設計される。
図２及び図３に表したように、ｐ＋＋形コンタクト領域８は、ｐ形半導体領域２の上に選択的に設けられている。ｐ＋＋形コンタクト領域８の形状、数、位置などは、半導体装置１００に求められる特性に応じて適宜設計される。
上部電極２２は、ｐ形半導体領域２及びｐ＋＋形コンタクト領域８の上に設けられ、ｐ形半導体領域２及びｐ＋＋形コンタクト領域８と電気的に接続されている。ＥＱＰＲ電極２３は、ｐ＋＋形半導体領域３及びｎ＋＋形ＥＱＰＲ領域４の上に設けられ、ｐ＋＋形半導体領域３及びｎ＋＋形ＥＱＰＲ領域４と電気的に接続されている。導電層２５は、径方向に沿って複数設けられている。複数の導電層２５は、複数のｐ＋形ガードリング領域６の上にそれぞれ設けられ、複数のｐ＋形ガードリング領域６とそれぞれ電気的に接続されている。
例えば図１に表したように、上部電極２２は、半導体装置１００のＸ方向及びＹ方向における中央部に設けられている。複数の導電層２５のそれぞれは、Ｘ－Ｙ面に沿って上部電極２２の周りに設けられている。ＥＱＰＲ電極２３は、Ｘ－Ｙ面に沿って複数の導電層２５の周りに設けられている。例えば、ＥＱＰＲ電極２３は、半導体装置１００のＸ方向における端部及びＹ方向における端部に沿って設けられている。上部電極２２、ＥＱＰＲ電極２３、及び複数の導電層２５は、径方向において互いに離れている。
ｐ形半導体領域２とｐ＋形ガードリング領域６との間、ｐ＋形ガードリング領域６同士の間、及びｐ＋形ガードリング領域６とｐ＋＋形半導体領域３との間のｎ－形半導体領域１の上面は、複数の絶縁層３０によりそれぞれ覆われている。上部電極２２の外周部、複数の導電層２５、及びＥＱＰＲ電極２３の内周部は、絶縁層３１により覆われている。封止部３２は、絶縁層３１の上に設けられている。
絶縁層３１は、設けられていなくても良い。又は、絶縁層３１は、半絶縁性であっても良い。この場合、絶縁層３１の電気抵抗率は、絶縁層３０の電気抵抗率よりも低い。
半導体装置１００の動作について説明する。
下部電極２１に対して上部電極２２に正の電圧が印加されると、ｎ－形半導体領域１とｐ形半導体領域２との間のｐｎ接合面に順方向電圧が印加される。これにより、半導体装置１００がオン状態となり、上部電極２２から下部電極２１へ電流が流れる。
その後、上部電極２２に対して下部電極２１に正の電圧が印加されると、電流の流れが止まり、半導体装置１００がオン状態からオフ状態に切り替わる。ｎ－形半導体領域１とｐ形半導体領域２との間のｐｎ接合面には、逆方向電圧が印加される。逆方向電圧の印加により、ｎ－形半導体領域１とｐ形半導体領域２との間のｐｎ接合面から空乏層が広がる。ｐ形半導体領域２が設けられた素子領域では、空乏層がＺ方向に沿って広がる。素子領域の周りの終端領域では、空乏層が半導体装置１００の外周に向けて径方向に広がる。
ｐ形半導体領域２から広がった空乏層がｐ＋形ガードリング領域６に達すると、ｎ－形半導体領域１とｐ＋形ガードリング領域６との間にも逆方向電圧が印加される。これにより、ｎ－形半導体領域１とｐ＋形ガードリング領域６との間のｐｎ接合面からも空乏層が広がる。各ｐ＋形ガードリング領域６からの空乏層の広がりにより、ｐ形半導体領域２の外周における電界集中が抑制され、半導体装置１００の耐圧を高めることができる。
半導体装置１００がオフ状態のとき、ＥＱＰＲ電極２３の電位は、下部電極２１の電位と実質的に同じとなる。上部電極２２とＥＱＰＲ電極２３との間において、ｐ＋形ガードリング領域６は、導電層２５と電気的に接続されている。ｐ＋形ガードリング領域６の電位は、導電層２５の電位と同じになる。複数の導電層２５の間隔は、電界集中が発生しない範囲で可能な限り狭く設計される。導電層２５は、ｐ＋形ガードリング領域６近傍の電界を緩和する。これにより、ｐ＋形ガードリング領域６の電位の変動が抑制され、半導体装置１００の外周に向けた空乏層の広がりがより安定する。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形半導体領域１、ｐ形半導体領域２、ｐ＋＋形半導体領域３、ｎ＋＋形ＥＱＰＲ領域４、ｎ形ストッパ領域５、ｐ＋形ガードリング領域６、ｎ＋＋形コンタクト領域７、及びｐ＋＋形コンタクト領域８は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
下部電極２１、上部電極２２、ＥＱＰＲ電極２３、及び導電層２５は、アルミニウム又は銅などの金属を含む。
絶縁層３０及び３１は、酸化シリコン又は窒化シリコンなどの絶縁材料を含む。封止部３２は、ポリイミドなどの絶縁性樹脂材料を含む。
絶縁層３１が酸化シリコン又は窒化シリコンを含む場合、絶縁層３１にシリコンが比較的多く含まれても良い。これにより、絶縁層３１が半絶縁性となる。又は、絶縁層３１は、半絶縁性の材料として、炭化水素及び炭素同素体を含むアモルファスの炭素構造物を含んでも良い。半絶縁性の絶縁層３１の電気抵抗率は、例えば、１．０×１０８［Ω・ｃｍ］以上１．０×１０１３［Ω・ｃｍ］未満である。絶縁層３０の電気抵抗率は、例えば１．０×１０１３［Ω・ｃｍ］以上である。
第１実施形態に関する課題及び第１実施形態による効果を説明する。
図４は、参考例に係る半導体装置の一部を表す断面図である。
図５（ａ）は、参考例に係る半導体装置の特性を表すグラフである。図５（ｂ）は、第１実施形態に係る半導体装置の特性を表すグラフである。
図６は、第１実施形態に係る半導体装置の一部を表す断面図である。
参考例に係る半導体装置１００ｒは、ｐ＋＋形半導体領域３及びｎ形ストッパ領域５を含まない点で、第１実施形態に係る半導体装置１００と異なる。
１つ目の課題は、半導体装置の降伏に関する。半導体装置１００ｒがターンオフされたとき、ｎ－形半導体領域１とｐ形半導体領域２とのｐｎ接合面から空乏層ＤＬが広がる。この時、何らかの理由で半導体装置１００ｒに許容電圧を超える電圧が印加されると、空乏化したｎ－形半導体領域１における電界強度が上昇し、一時的にアバランシェ降伏が生じうる。アバランシェ降伏は、半導体装置１００ｒ内の複数の箇所で発生する。複数の箇所で発生した電流が集まり、局所的に大電流が流れると、半導体装置１００ｒが破壊される。このため、降伏時には、局所的な大電流の発生を抑制できることが望ましい。
半導体装置１００ｒに許容電圧を超える電圧が印加された時に、半導体層ＳＬにおいて、Ｚ方向の電界強度が径方向の電界強度よりも高いと、Ｚ方向に沿ってアバランシェ降伏が生じる。これにより、図４に表したように、Ｚ方向に沿って電流ＩＶが流れる。一方で、径方向の電界強度がＺ方向の電界強度よりも高いと、径方向にアバランシェ降伏が生じる。この場合、径方向に沿って電流ＩＬが流れる。
径方向にアバランシェ降伏が生じるとき、アバランシェ降伏の起点から空乏化していないｎ－形半導体領域１までの距離が短くなる。このため、電流ＩＬは、ｎ－形半導体領域１の空乏化していない領域から複数のｐ＋形ガードリング領域６を流れる。このとき、複数のｐ＋形ガードリング領域６を含む終端領域の表面部には、アバランシェ降伏の起点からｐ形半導体領域２に向かって正孔電流が流れる。正孔は、電界を緩和する。このため、正孔電流が流れている領域は、バラスト抵抗として機能する。これにより、電流ＩＬの増大が抑制される。
これに対して、Ｚ方向にアバランシェ降伏が生じたとき、アバランシェ降伏の起点は、ｎ－形半導体領域１とｐ形半導体領域２とのｐｎ接合面になる。ｎ－形半導体領域１には、電子電流が流れる。電子は、電界を強める。このため、電流ＩＶが増大し続け、半導体装置１００ｒが破壊される可能性がある。
図５（ａ）及び図５（ｂ）において、横軸は、上部電極２２に対して下部電極２１に印加された電圧Ｖを表す。縦軸は、電流Ｃを表す。図５（ａ）及び図５（ｂ）は、半導体装置１００及び１００ｒについて、下部電極２１への印加電圧を増大させたときの電流の変化を表している。図５（ａ）は、参考例に係る半導体装置１００ｒにおいて、Ｚ方向に沿ってアバランシェ降伏が生じたときの特性を表している。図５（ａ）に表した例では、矢印で示した点で降伏が生じた後、電流の増大とともに電圧が低下しており、負性抵抗が生じていることが分かる。
このため、降伏時に半導体装置１００ｒが破壊される可能性を低減するためには、半導体層ＳＬにおいて径方向にアバランシェ降伏が生じることが望ましい。径方向にアバランシェ降伏が生じることで、降伏時に半導体装置１００ｒが破壊される可能性を低減できる。すなわち、半導体装置１００ｒの降伏時の耐量を向上できる。特に、ｐ＋形ガードリング領域６の外周でアバランシェ降伏を発生させることで、ｐ＋形ガードリング領域６のバラスト抵抗としての機能を高めることができる。
２つ目の課題は、外部電荷による耐圧の変動に関する。上部電極２２に対して下部電極２１に正の電圧が印加されているとき、ＥＱＰＲ電極２３の電位は、下部電極２１の電位と実質的に等しくなる。上部電極２２とＥＱＰＲ電極２３との間には、径方向に沿った電界が発生する。この電界により、外部電荷が引き付けられる。外部電荷は、封止部３２に含まれる電荷やイオン、半導体装置１００ｒの外部の電荷などである。この結果、図４に表したように、半導体層ＳＬよりも上方において、半導体装置１００ｒの外周側には、負電荷ｅが蓄積される。半導体装置１００ｒの中央側には、正電荷ｈが蓄積される。
蓄積された外部電荷が形成する電界によって、半導体層ＳＬ上面の外周側には、正電荷ｈが蓄積される。半導体層ＳＬ上面の中央側には、負電荷ｅが蓄積される。半導体層ＳＬに電荷が蓄積されると、空乏層ＤＬの広がりが促進される。このため、空乏層ＤＬが半導体装置１００ｒの外縁に達し易くなり、半導体装置１００ｒの耐圧が低下する。外部電荷による耐圧の変動を抑制するためには、径方向における電界強度が小さいことが望ましい。
１つ目の課題に関して、降伏時に耐量を向上させるためには、半導体装置１００ｒにおける径方向の電界強度が高いことが望ましい。一方で、２つ目の課題に関して、外部電荷による耐圧の変動を抑制するためには、半導体装置１００ｒにおける径方向の電界強度は低いことが望ましい。すなわち、参考例に係る半導体装置１００ｒでは、降伏時の耐量の向上と耐圧の変動の抑制は、トレードオフの関係にある。
このトレードオフの関係を改善するために、第１実施形態に係る半導体装置１００は、ｐ＋＋形半導体領域３を含む。ｐ＋＋形半導体領域３は、半導体装置１００の外周付近に設けられ、ＥＱＰＲ電極２３と電気的に接続されている。ｐ＋＋形半導体領域３は、図６に表したように、半導体装置１００のターンオフ時に空乏層ＤＬが達する位置に設けられる。ｐ＋＋形半導体領域３に空乏層ＤＬが到達すると、ｎ－形半導体領域１とｐ＋＋形半導体領域３との間のｐｎ接合面に、順方向の電圧が印加される。このとき、下部電極２１から、ｎ＋＋形コンタクト領域７、ｎ－形半導体領域１、ｎ＋＋形ＥＱＰＲ領域４を介してＥＱＰＲ電極２３に電子が供給される。電子はＥＱＰＲ電極２３で正孔に交換され、正孔がｐ＋＋形半導体領域３に供給される。ｐ＋＋形半導体領域３からｎ－形半導体領域１へ電流ＩＰが流れ、半導体装置１００で降伏が生じる。
電流ＩＰは、ｐ＋＋形半導体領域３を介した正孔の供給により流れる。このため、電流ＩＰが流れた際、正孔が、ｎ－形半導体領域１の電界を緩和する。正孔電流が流れている領域は、バラスト抵抗として機能する。これにより、降伏時における電流ＩＰの増大を抑制できる。図５（ｂ）に表した例では、矢印で示した点で降伏が生じた後、電圧の上昇とともに電流が増大している。その後、電圧は略一定となり、電流だけが増大している。すなわち、半導体装置１００では、半導体装置１００ｒに比べて、負性抵抗の発生が抑制されている。
ｐ＋＋形半導体領域３の位置は、Ｚ方向又は径方向におけるアバランシェ降伏の発生よりも先に、空乏層ＤＬがｐ＋＋形半導体領域３に到達するように設計される。電流ＩＰによる降伏が生じることで、アバランシェ降伏の発生を抑制できる。アバランシェ降伏によって半導体装置が破壊される可能性を低減でき、半導体装置１００の降伏時の耐量を向上できる。また、アバランシェ降伏の発生が抑制されるため、径方向における電界強度を高める必要が無い。径方向の電界強度を低減することで、外部電荷の蓄積が抑制される。この結果、外部電荷による半導体装置１００の耐圧の変動を抑制できる。
以上の通り、第１実施形態によれば、半導体装置１００の降伏時の耐量を向上でき、且つ外部電荷による半導体装置１００の耐圧の変動を抑制できる。
空乏層ＤＬがｐ＋＋形半導体領域３に到達する電圧をＶＰ、半導体層ＳＬにおいてＺ方向に沿ってアバランシェ降伏が生じる電圧をＶＶ、半導体層ＳＬにおいて径方向に沿ってアバランシェ降伏が生じる電圧をＶＬとしたとき、電圧ＶＰは、電圧ＶＶよりも低く、電圧ＶＬよりも低い。また、半導体装置１００の径方向における電界強度を低下させた結果、例えば、電圧ＶＬは、電圧ＶＶよりも高くなる。
以下では、第１実施形態に係る半導体装置の好ましい構成について説明する。
半導体装置１００は、複数のｐ＋形ガードリング領域６を含むことが好ましい。複数のｐ＋形ガードリング領域６が設けられることで、空乏層ＤＬが半導体装置１００の外周に向けて広がり易くなる。これにより、ｐ形半導体領域２の外周における電界強度が低下し、半導体装置１００の耐圧が向上する。また、終端領域における空乏層ＤＬの広がりが安定し、電圧ＶＰの変動を抑制できる。
半導体装置１００は、ｎ形ストッパ領域５を含むことが好ましい。ｎ形ストッパ領域５におけるｎ形不純物濃度は、空乏層ＤＬがｐ＋＋形半導体領域３に到達したときに、ｎ形ストッパ領域５が完全には空乏化しないように設計される。ｎ形ストッパ領域５を設けることで、ｐ＋＋形半導体領域３が設けられた領域における空乏層ＤＬの広がりが抑制される。例えば、ｎ形ストッパ領域５の位置及びサイズを調整することで、空乏層ＤＬがｐ＋＋形半導体領域３に到達する電圧ＶＰを制御できる。また、ｎ形ストッパ領域５を設けることで、ｐ＋＋形半導体領域３からｎ－形半導体領域１へ流れる電流ＩＰの経路が狭窄される。ｎ形ストッパ領域５の位置及びサイズを調整することで、電流ＩＰの大きさを制御できる。
好ましくは、ＥＱＰＲ電極２３の一部、及びＥＱＰＲ電極２３と径方向において隣り合う導電層２５の一部は、ｎ形ストッパ領域５の上に位置する。換言すると、径方向において互いに隣り合うＥＱＰＲ電極２３と導電層２５との間の間隙は、ｎ形ストッパ領域５の上に位置する。この場合、半導体装置１００の外周において、外部電荷により形成された電界の一部が、ＥＱＰＲ電極２３及び導電層２５により遮蔽される。ＥＱＰＲ電極２３と導電層２５との間の間隙を通って半導体層ＳＬに達した電界により、ｎ形ストッパ領域５に正孔が蓄積される。ｎ形ストッパ領域５におけるｎ形不純物濃度は、ｎ－形半導体領域１におけるｎ形不純物濃度よりも高い。さらに、ｎ形ストッパ領域５は、完全には空乏化しない。ｎ形ストッパ領域５上面に正孔が蓄積されたときの耐圧への影響は、空乏化したｎ－形半導体領域１上面に正孔が蓄積されたときの耐圧への影響よりも小さい。このため、外部電荷による半導体装置１００の耐圧の変動をさらに抑制できる。
（第１変形例）
図７は、第１実施形態の変形例に係る半導体装置の一部を表す断面図である。
図７に表した変形例に係る半導体装置１１０は、ｎ形ストッパ領域９（第７半導体領域）を含む点で半導体装置１００と異なる。
ｎ形ストッパ領域９は、ｐ＋＋形半導体領域３及びｎ＋＋形ＥＱＰＲ領域４の下に設けられている。ｎ形ストッパ領域９におけるｎ形不純物濃度は、ｎ－形半導体領域１におけるｎ形不純物濃度よりも高く、ｎ＋＋形ＥＱＰＲ領域４におけるｎ形不純物濃度よりも低い。ｎ形ストッパ領域９におけるｎ形不純物濃度は、ｎ形ストッパ領域５におけるｎ形不純物濃度と同じでも良いし、異なっていても良い。例えば、ｎ形ストッパ領域５の下端のＺ方向における位置は、ｎ形ストッパ領域９の下端のＺ方向における位置と同じである。
ｎ形ストッパ領域９は、ｎ形ストッパ領域５と繋がっていても良いし、ｎ形ストッパ領域５から離れていても良い。ｎ形ストッパ領域５とｎ形ストッパ領域９が繋がっている場合、半導体装置１１０がオフ状態のときに、ｐ＋＋形半導体領域３の下方においてｎ形ストッパ領域９が空乏化するように、ｎ形ストッパ領域９が設けられる。
ｎ形ストッパ領域９が設けられることで、半導体装置１００に比べて、空乏層が半導体装置１１０の外縁に到達することをより確実に防止できる。また、ｎ形ストッパ領域９を設けることで、ｎ形ストッパ領域５と同様に、ｐ＋＋形半導体領域３からｎ－形半導体領域１へ流れる電流ＩＰの経路が狭窄される。ｎ形ストッパ領域９の位置及びサイズを調整することで、電流ＩＰの大きさを制御できる。
図８及び図９は、第１実施形態の変形例に係る半導体装置の特性を表すグラフである。
図８において、縦軸は、降伏が生じる電圧Ｖｂｋを表す。横軸は、ｎ形ストッパ領域５の不純物総量Ａ１とｎ形ストッパ領域９の不純物総量との和Ａｓｕｍを表す。縦軸は、任意単位で表されている。図８は、ｎ形ストッパ領域５の不純物総量Ａ１及び和Ａｓｕｍを変化させたときの、電圧Ｖｂｋの変化を表している。不純物総量は、Ｘ－Ｙ面における単位面積あたりの、Ｚ方向における不純物濃度の積分値である。
図８から、ｎ形ストッパ領域５の不純物総量Ａ１が６．０×１０１１ａｔｏｍ／ｃｍ２以上のとき、ｎ形ストッパ領域５の不純物総量Ａ１が４．０×１０１１ａｔｏｍ／ｃｍ２以下のときに比べて、電圧Ｖｂｋが向上していることが分かる。従って、ｎ形ストッパ領域５の不純物総量Ａ１は、６．０×１０１１ａｔｏｍ／ｃｍ２以上が好ましい。一方で、不純物総量Ａ１が大きすぎると、アバランシェ降伏が生じる。このため、ｎ形ストッパ領域５の不純物総量Ａ１は、２．０×１０１２ａｔｏｍ／ｃｍ２以下が好ましい。
図９において、縦軸は、スナップバック電流Ｉｓｎａｐを表す。横軸は、降伏時の電圧Ｖｂｋを表す。横軸は、任意単位で表されている。図９は、電圧Ｖｂｋ及び和Ａｓｕｍを変化させたときの、スナップバック電流Ｉｓｎａｐの変化を表す。
図９から、和Ａｓｕｍが１．４×１０１２ａｔｏｍ／ｃｍ２以上のとき、和Ａｓｕｍが１．２×１０１２ａｔｏｍ／ｃｍ２以上のときに比べて、スナップバック電流Ｉｓｎａｐが非常に小さくなっている。従って、ｎ形ストッパ領域５の不純物総量Ａ１とｎ形ストッパ領域９の不純物総量との和Ａｓｕｍは、１．４×１０１２ａｔｏｍ／ｃｍ２以下であることが好ましい。一方で、和Ａｓｕｍが小さすぎると、パンチスルーが生じる。このため、ｎ形ストッパ領域５の不純物総量Ａ１とｎ形ストッパ領域９の不純物総量との和Ａｓｕｍは、１．０×１０１２ａｔｏｍ／ｃｍ２以上が好ましい。
（第２実施形態）
図１０は、第２実施形態に係る半導体装置の一部を表す断面図である。
第２実施形態に係る半導体装置２００は、ＭＯＳＦＥＴである。図１０に表したように、半導体装置２００は、半導体装置１００と比べて、ｎ＋＋形ソース領域１０（第８半導体領域）及びゲート電極１５をさらに有する。
ｐ＋＋形コンタクト領域８及びｎ＋＋形ソース領域１０は、ｐ形半導体領域２の上に選択的に設けられている。ゲート電極１５は、ゲート絶縁層１５ａを介してｐ形半導体領域２と対向している。図１０に表した例では、ゲート電極１５は、さらに、ｎ－形半導体領域１の一部及びｎ＋＋形ソース領域１０と対向している。例えば、ｐ形半導体領域２、ｐ＋＋形コンタクト領域８、ｎ＋＋形ソース領域１０、及びゲート電極１５は、Ｘ方向において複数設けられ、それぞれがＹ方向に延びている。
半導体装置２００の動作について説明する。
上部電極２２に対して下部電極２１に正電圧が印加された状態で、ゲート電極１５に閾値以上の電圧を印加する。これにより、ｐ形半導体領域２にチャネル（反転層）が形成され、半導体装置２００がオン状態となる。電子は、チャネルを通って上部電極２２から下部電極２１へ流れる。その後、ゲート電極１５に印加される電圧が閾値よりも低くなると、ｐ形半導体領域２におけるチャネルが消滅し、半導体装置２００がオフ状態になる。
半導体装置２００におけるｐ＋＋形半導体領域３、ｎ＋＋形ＥＱＰＲ領域４、及びＥＱＰＲ電極２３の構造は、半導体装置１００と同様である。第２実施形態によれば、第１実施形態と同様に、半導体装置２００の降伏時の耐量を向上でき、且つ外部電荷による半導体装置２００の耐圧の変動を抑制できる。
（第３実施形態）
図１１は、第３実施形態に係る半導体装置の一部を表す断面図である。
第３実施形態に係る半導体装置３００は、ＩＧＢＴである。図１１に表したように、半導体装置３００は、半導体装置１００と比べて、ｎ＋＋形ソース領域１０、ｐ＋＋形コレクタ領域１１（第９半導体領域）、ｎ＋形バッファ領域１２、及びゲート電極１５をさらに有する。
半導体装置３００は、ＩＧＢＴである。半導体装置３００は、ｎ＋＋形コンタクト領域７に代えてｐ＋＋形コレクタ領域１１及びｎ＋形バッファ領域１２を有する点で半導体装置２００と異なる。ｐ＋＋形コレクタ領域１１は、下部電極２１とｎ－形半導体領域１との間に設けられている。ｎ＋形バッファ領域１２は、ｐ＋＋形コレクタ領域１１とｎ－形半導体領域１との間に設けられている。ｎ－形半導体領域１は、ｐ＋＋形コレクタ領域１１及びｎ＋形バッファ領域１２を介して下部電極２１と電気的に接続される。ｎ＋形バッファ領域１２におけるｎ形不純物濃度は、ｎ－形半導体領域１におけるｎ形不純物濃度よりも高く、ｎ＋＋形ソース領域１０におけるｎ形不純物濃度よりも低い。
半導体装置３００の動作について説明する。
上部電極２２に対して下部電極２１に正電圧が印加された状態で、ゲート電極１５に閾値以上の電圧を印加する。これにより、ｐ形半導体領域２にチャネル（反転層）が形成され、半導体装置３００がオン状態となる。電子がチャネルを通って上部電極２２からｎ－形半導体領域１へ流れると、正孔がｐ＋＋形コレクタ領域１１からｎ－形半導体領域１に注入される。ｎ－形半導体領域１において伝導度変調が生じることで、半導体装置３００の電気抵抗が大きく低下する。その後、ゲート電極１５に印加される電圧が閾値よりも低くなると、ｐ形半導体領域２におけるチャネルが消滅し、半導体装置３００がオフ状態になる。
半導体装置３００のターンオフ後に空乏層がｐ＋＋形半導体領域３に到達すると、空乏化していない領域において、ｎ－形半導体領域１を通ってｐ＋＋形コレクタ領域１１からｐ＋＋形半導体領域３に正孔が供給される。これにより、ｐ＋＋形半導体領域３からｎ－形半導体領域１に向けて電流が流れる。
半導体装置３００におけるｐ＋＋形半導体領域３、ｎ＋＋形ＥＱＰＲ領域４、及びＥＱＰＲ電極２３の構造は、半導体装置１００と同様である。第３実施形態によれば、第１実施形態と同様に、外部電荷による半導体装置３００の耐圧の低下、ターンオフ時の半導体装置３００の耐圧の低下、及び半導体装置２００のアバランシェ耐量の向上が可能であり、半導体装置３００の信頼性を向上させることができる。
図１０及び図１１に表した半導体装置は、ゲート電極１５が半導体層ＳＬ中に設けられた、トレンチゲート型構造を有する。第２実施形態及び第３実施形態に係る半導体装置は、ゲート電極１５が半導体層ＳＬの上に設けられた、プレーナゲート型構造を有していても良い。第２実施形態及び第３実施形態に係る半導体装置がそれぞれＭＯＳＦＥＴ及びＩＧＢＴとして動作できれば、ｐ形半導体領域２、ｐ＋＋形コンタクト領域８、ｎ＋＋形ソース領域１０、及びゲート電極１５の具体的な構造は、適宜変更可能である。また、第２実施形態又は第３実施形態に係る半導体装置が、第１実施形態の変形例に係る半導体装置と同様に、ｎ形ストッパ領域９を含んでも良い。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ－形半導体領域、 ２ ｐ形半導体領域、 ３ ｐ＋＋形半導体領域、 ４ ｎ＋＋形ＥＱＰＲ領域、 ５ ｎ形ストッパ領域、 ６ ｐ＋形ガードリング領域、 ７ ｎ＋＋形コンタクト領域、 ８ ｐ＋＋形コンタクト領域、 ９ ｎ形ストッパ領域、 １０ ｎ＋＋形ソース領域、 １１ ｐ＋＋形コレクタ領域、 １２ ｎ＋形バッファ領域、 １５ ゲート電極、 １５ａ ゲート絶縁層、 ２１ 下部電極、 ２２ 上部電極、 ２３ ＥＱＰＲ電極、 ２５ 導電層、 ３０，３１ 絶縁層、 ３２ 封止部、 １００，１００ｒ，１１０，２００，３００ 半導体装置、 ＤＬ 空乏層、 ＳＬ 半導体層

Claims (5)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向と交差する第１面に沿って前記第２半導体領域の周りに設けられ、前記第２半導体領域から離れた第２導電形の第３半導体領域と、
    前記第１面に沿って前記第３半導体領域の周りに設けられ、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第４半導体領域と、
    前記第２半導体領域と前記第３半導体領域との間に設けられた第１導電形の第５半導体領域であって、前記第５半導体領域における第１導電形の不純物濃度は、前記第１半導体領域における第１導電形の不純物濃度よりも高く、前記第４半導体領域における第１導電形の不純物濃度よりも低い、前記第５半導体領域と、
    前記第２半導体領域と前記第５半導体領域との間に設けられ、前記第２半導体領域及び前記第５半導体領域から離れた第２導電形の複数の第６半導体領域であって、それぞれが前記第１面に沿って前記第２半導体領域の周りに設けられた、前記複数の第６半導体領域と、
    前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第２電極と、
    前記第３半導体領域及び前記第４半導体領域の上に設けられ、前記第３半導体領域及び前記第４半導体領域と電気的に接続され、前記第２電極から離れた第３電極と、
    前記複数の第６半導体領域の上にそれぞれ設けられ、前記複数の第６半導体領域とそれぞれ電気的に接続された複数の導電層であって、それぞれが前記第１面に沿って前記第２電極の周りに設けられ、前記複数の導電層の１つは前記第２電極から前記第３電極に向かう方向において前記第３電極と隣り合い、前記複数の導電層の前記１つの一部及び前記第３電極の一部は前記第５半導体領域の上に位置する、前記複数の導電層と、
    を備えた半導体装置。
  2. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向と交差する第１面に沿って前記第２半導体領域の周りに設けられ、前記第２半導体領域から離れた第２導電形の第３半導体領域と、
    前記第１面に沿って前記第３半導体領域の周りに設けられ、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第４半導体領域と、
    前記第２半導体領域と前記第３半導体領域との間に設けられた第１導電形の第５半導体領域であって、前記第５半導体領域における第１導電形の不純物濃度は、前記第１半導体領域における第１導電形の不純物濃度よりも高く、前記第４半導体領域における第１導電形の不純物濃度よりも低く、前記第５半導体領域の第１導電形の不純物総量は、６．０×１０１１ａｔｏｍ／ｃｍ２以上、２．０×１０１２ａｔｏｍ／ｃｍ２以下である、前記第５半導体領域と、
    前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第２電極と、
    前記第３半導体領域及び前記第４半導体領域の上に設けられ、前記第３半導体領域及び前記第４半導体領域と電気的に接続され、前記第２電極から離れた第３電極と、
    を備えた半導体装置。
  3. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１半導体領域の上に設けられた第２導電形の第２半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向と交差する第１面に沿って前記第２半導体領域の周りに設けられ、前記第２半導体領域から離れた第２導電形の第３半導体領域と、
    前記第１面に沿って前記第３半導体領域の周りに設けられ、前記第１半導体領域よりも高い第１導電形の不純物濃度を有する第１導電形の第４半導体領域と、
    前記第３半導体領域及び前記第４半導体領域の下に設けられた第１導電形の第７半導体領域であって、前記第７半導体領域における第１導電形の不純物濃度は、前記第１半導体領域における第１導電形の不純物濃度よりも高く、前記第４半導体領域における第１導電形の不純物濃度よりも低い、前記第７半導体領域と、
    前記第２半導体領域の上に設けられ、前記第２半導体領域と電気的に接続された第２電極と、
    前記第３半導体領域及び前記第４半導体領域の上に設けられ、前記第３半導体領域及び前記第４半導体領域と電気的に接続され、前記第２電極から離れた第３電極と、
    を備えた半導体装置。
  4. 前記第２半導体領域の上に設けられた第１導電形の第８半導体領域と、
    ゲート絶縁層を介して前記第２半導体領域と対向するゲート電極と、
    をさらに備えた請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第１電極と前記第１半導体領域との間に設けられた第２導電形の第９半導体領域をさらに備えた請求項４記載の半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266123A (ja) 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
JP2008227236A (ja) 2007-03-14 2008-09-25 Toyota Central R&D Labs Inc 半導体装置
JP2010135677A (ja) 2008-12-08 2010-06-17 Denso Corp 半導体装置
JP2012015279A (ja) 2010-06-30 2012-01-19 Renesas Electronics Corp 半導体装置及びその製造方法
JP2013201167A (ja) 2012-03-23 2013-10-03 Toshiba Corp 電力用半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2509127B2 (ja) 1992-03-04 1996-06-19 財団法人半導体研究振興会 静電誘導デバイス
JP3175870B2 (ja) 1993-03-29 2001-06-11 松下電子工業株式会社 静電保護機能付半導体装置およびその製造方法
JP3701227B2 (ja) 2001-10-30 2005-09-28 三菱電機株式会社 半導体装置及びその製造方法
JP2006173437A (ja) * 2004-12-17 2006-06-29 Toshiba Corp 半導体装置
DE112010005980T5 (de) 2010-11-08 2013-08-14 Hitachi, Ltd. Halbleiterelement
JP2020136473A (ja) * 2019-02-19 2020-08-31 株式会社東芝 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007266123A (ja) 2006-03-27 2007-10-11 Toyota Central Res & Dev Lab Inc 半導体装置
JP2008227236A (ja) 2007-03-14 2008-09-25 Toyota Central R&D Labs Inc 半導体装置
JP2010135677A (ja) 2008-12-08 2010-06-17 Denso Corp 半導体装置
JP2012015279A (ja) 2010-06-30 2012-01-19 Renesas Electronics Corp 半導体装置及びその製造方法
JP2013201167A (ja) 2012-03-23 2013-10-03 Toshiba Corp 電力用半導体装置

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