JP7204544B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
電力変換等に用いられる半導体装置として、ＩＧＢＴ(Insulated Gate Bipolar Transistor）にＦＷＤ(Free Wheeling Diode)を内蔵させたＲＣ－ＩＧＢＴ（Reverse Conducting Insulated. Gate Bipolar Transistor）がある。この半導体装置について、破壊の発生を抑制できる技術の開発が望まれている。
特開２０１８－１２９４４８号公報
本発明が解決しようとする課題は、破壊の発生を抑制できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、ゲート電極と、第２導電形の第６半導体領域と、第２電極と、配線部と、を有する。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第２半導体領域は、前記第１電極から前記第１半導体領域に向かう第１方向と交差する第１面に沿って前記第１半導体領域の周りに設けられ、前記第１電極と電気的に接続されている。前記第３半導体領域は、前記第１半導体領域及び前記第２半導体領域の上に設けられ、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する。前記第４半導体領域は、前記第３半導体領域の一部の上に設けられている。前記第５半導体領域は、前記第４半導体領域の上に選択的に設けられている。前記ゲート電極は、前記第１方向に垂直な第２方向において、前記第３半導体領域の前記一部、前記第４半導体領域、及び前記第５半導体領域と、ゲート絶縁層を介して対向する。前記第６半導体領域は、前記第３半導体領域の別の一部の上に設けられ、前記第４半導体領域よりも高い第２導電形の不純物濃度を有する。前記第２電極は、前記第４半導体領域及び前記第５半導体領域の上に設けられ、前記第４半導体領域、前記第５半導体領域、及び前記第６半導体領域と電気的に接続されている。前記配線部は、前記第６半導体領域の上に絶縁層を介して設けられ、前記第２電極から離れ、前記ゲート電極と電気的に接続されている。前記第６半導体領域の下に位置する前記第２半導体領域の前記第１面に沿う面積に対する、前記第６半導体領域の下に位置する前記第１半導体領域の前記第１面に沿う面積の割合は、前記第４半導体領域の下に位置する前記第２半導体領域の前記第１面に沿う面積に対する、前記第４半導体領域の下に位置する前記第１半導体領域の前記第１面に沿う面積の割合よりも小さい。
実施形態に係る半導体装置の平面図である。 図１のII－II断面を含む斜視断面図である。 図１のIII－III断面図である。 図１のIV－IV断面図である。 図４のV－V断面図である。 図４のVI－VI断面図である。 実施形態に係る半導体装置を説明するための平面図である。 実施形態の第１変形例に係る半導体装置を表す平面図である。 実施形態の第２変形例に係る半導体装置を表す平面図である。 実施形態の第３変形例に係る半導体装置の平面図である。 図１０のXI－XI断面を含む斜視断面図である。 図１１のXII－XII断面図である。 図１１のXIII－XIII断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ、ｎ－及びｐ＋、ｐの表記は、不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
図１は、実施形態に係る半導体装置の平面図である。
図２は、図１のII－II断面を含む斜視断面図である。
図３は、図１のIII－III断面図である。
図４は、図１のIV－IV断面図である。
図５は、図４のV－V断面図である。
図６は、図４のVI－VI断面図である。
なお、図２では、絶縁層１３、エミッタ電極２２、及び配線部２３ａが省略されている。図６では、ゲート絶縁層１１が省略されている。
半導体装置１００は、ＲＣ－ＩＧＢＴである。半導体装置１００は、ｎ＋形（第１導電形）カソード領域１（第１半導体領域）、ｐ＋形（第２導電形）コレクタ領域２（第２半導体領域）、ｎ－形ドリフト領域３（第３半導体領域）、ｐ形ベース領域４（第４半導体領域）、ｎ＋形エミッタ領域５（第５半導体領域）、ｐ＋形フィンガー領域６（第６半導体領域）、ｎ形バッファ領域７、ｐ形ガードリング領域８、ゲート電極１０、コレクタ電極２１、エミッタ電極２２、及びゲートパッド２３を有する。
実施形態の説明では、ＸＹＺ直交座標系を用いる。コレクタ電極２１からｎ＋形カソード領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第３方向）及びＹ方向（第２方向）とする。また、説明のために、コレクタ電極２１からｎ＋形カソード領域１に向かう方向を「上」と言い、その反対方向を「下」と言う。これらの方向は、コレクタ電極２１とｎ＋形カソード領域１との相対的な位置関係に基づき、重力の方向とは無関係である。
図１に表したように、エミッタ電極２２およびゲートパッド２３は、半導体装置１００の上面に、互いに離れて設けられている。半導体装置１００は、ＩＧＢＴとして動作するセル領域ＣＲを有する。エミッタ電極２２は、セル領域ＣＲに設けられている。例えば、半導体装置１００には、Ｘ方向において複数のセル領域ＣＲが設けられている。複数のセル領域ＣＲの上に、複数のエミッタ電極２２がそれぞれ設けられる。ゲートパッド２３は、配線部２３ａを有する。配線部２３ａは、Ｚ方向に垂直なＸ－Ｙ面（第１面）に沿って、各エミッタ電極２２の周りに設けられている。各エミッタ電極２２とゲートパッド２３との間及びゲートパッド２３の周りには、絶縁層１３が設けられている。
図２に表したように、コレクタ電極２１は、半導体装置１００の下面に設けられている。ｎ＋形カソード領域１及びｐ＋形コレクタ領域２は、コレクタ電極２１の上に設けられ、コレクタ電極２１と電気的に接続されている。図２及び図５に表したように、ｐ＋形コレクタ領域２は、Ｘ－Ｙ面に沿ってｎ＋形カソード領域１の周りに設けられている。
図２に表したように、ｎ形バッファ領域７は、ｎ＋形カソード領域１及びｐ＋形コレクタ領域２の上に設けられている。ｎ－形ドリフト領域３は、ｎ形バッファ領域７の上に設けられている。ｐ形ベース領域４は、ｎ－形ドリフト領域３の一部の上に設けられている。ｎ＋形エミッタ領域５は、ｐ形ベース領域４の上に選択的に設けられている。ゲート電極１０は、Ｙ方向において、ｎ－形ドリフト領域３の前記一部、ｐ形ベース領域４、及びｎ＋形エミッタ領域５と、ゲート絶縁層１１を介して対向している。
エミッタ電極２２は、ｐ形ベース領域４、ｎ＋形エミッタ領域５、及びゲート電極１０の上に設けられ、ｐ形ベース領域４及びｎ＋形エミッタ領域５と電気的に接続されている。図２及び図３に表したように、ゲート電極１０とエミッタ電極２２との間には、絶縁層１２が設けられ、ゲート電極１０とエミッタ電極２２は電気的に分離されている。
ｐ＋形フィンガー領域６は、ｎ－形ドリフト領域３の別の一部の上に設けられている。図６に表したように、ｐ＋形フィンガー領域６は、Ｘ－Ｙ面に沿ってセル領域ＣＲの周りに設けられている。図３に表したように、ゲート電極１０は、ｐ＋形フィンガー領域６が設けられた位置において、上方へ引き上げられている。ｐ＋形フィンガー領域６の上には、絶縁層１３を介してゲート電極１０及び配線部２３ａが設けられ、ゲート電極１０は、配線部２３ａと電気的に接続されている。
図４に表した例では、ｐ＋形フィンガー領域６の一部の上にエミッタ電極２２が設けられ、ｐ＋形フィンガー領域６はエミッタ電極２２と電気的に接続されている。又は、ｐ＋形フィンガー領域６は、ｐ形ベース領域４を介してエミッタ電極２２と電気的に接続されていても良い。ｐ＋形フィンガー領域６におけるｐ形不純物濃度は、ｐ形ベース領域４におけるｐ形不純物濃度よりも高い。ｐ＋形フィンガー領域６の下端は、例えば、ｐ形ベース領域４の下端及びゲート絶縁層１１の下端よりも下方に位置している。
図６に表したように、ｐ形ガードリング領域８は、Ｘ－Ｙ面に沿ってｐ＋形フィンガー領域６の周りに設けられている。ｐ＋形フィンガー領域６におけるｐ形不純物濃度は、例えば、ｐ形ガードリング領域８におけるｐ形不純物濃度よりも高い。
図２～図６に表した例について、具体的に説明する。
各セル領域ＣＲは、複数のｎ＋形カソード領域１、ｐ＋形コレクタ領域２の一部、ｎ－形ドリフト領域３の一部、複数のｐ形ベース領域４、複数のｎ＋形エミッタ領域５、ｎ形バッファ領域７の一部、複数のゲート電極１０、及び１つのエミッタ電極２２を含む。
図５に表したように、各セル領域ＣＲにおいて、複数のｎ＋形カソード領域１は、Ｘ方向及びＹ方向において互いに離れている。ｎ＋形カソード領域１のＸ方向における長さＬ１は、ｎ＋形カソード領域１のＹ方向における長さＬ２よりも短い。例えば、Ｘ方向において隣り合うｎ＋形カソード領域１同士の間の距離Ｄ１は、Ｙ方向において隣り合うｎ＋形カソード領域１同士の間の距離Ｄ２よりも短い。距離Ｄ２は、長さＬ２よりも短く、長さＬ１よりも長い。図示した例では、１つのセル領域ＣＲにおいて、Ｘ方向に３つのｎ＋形カソード領域１が並んでいる。１つのセル領域ＣＲにおいてＸ方向に並べられるｎ＋形カソード領域１の数は、この例に限定されず、適宜変更可能である。
図６に表したように、各セル領域ＣＲにおいて、ゲート電極１０とｐ形ベース領域４は、Ｙ方向において交互に設けられている。各ｐ形ベース領域４の上に、複数のｎ＋形エミッタ領域５が選択的に設けられている。
ｐ＋形コレクタ領域２の別の一部、ｐ＋形フィンガー領域６、及び配線部２３ａは、Ｘ－Ｙ面に沿って各セル領域ＣＲの周りに設けられている。ｐ＋形フィンガー領域６の一部は、Ｘ方向において、１つのセル領域ＣＲに含まれる複数のｐ形ベース領域４及び複数のゲート電極１０と、別の１つのセル領域ＣＲに含まれる複数のｐ形ベース領域４及び複数のゲート電極１０と、の間に設けられている。
ｐ＋形フィンガー領域６の下に位置するｐ＋形コレクタ領域２のＸ－Ｙ面に沿う面積に対する、ｐ＋形フィンガー領域６の下に位置するｎ＋形カソード領域１のＸ－Ｙ面に沿う面積の割合は、ｐ形ベース領域４の下に位置するｐ＋形コレクタ領域２のＸ－Ｙ面に沿う面積に対する、ｐ形ベース領域４の下に位置するｎ＋形カソード領域１のＸ－Ｙ面に沿う面積の割合よりも小さい。ｐ＋形フィンガー領域６の下に位置するｎ＋形カソード領域１のＸ－Ｙ面に沿う面積は、ゼロより大きくても良いし、ゼロであっても良い。すなわち、ｎ＋形カソード領域１は、ｐ＋形フィンガー領域６の下に設けられていなくても良い。
割合の関係について、図７（ａ）～図７（ｃ）を参照して具体的に説明する。
図７は、実施形態に係る半導体装置を説明するための平面図である。
図７（ａ）～図７（ｃ）は、図４のＶ－Ｖ断面図に対応する。ｐ＋形フィンガー領域６の下に位置するｐ＋形コレクタ領域２の一部を、領域Ｒ１とする。ｐ形ベース領域４の下に位置するｐ＋形コレクタ領域２の別の一部を、領域Ｒ２とする。図７（ａ）では、領域Ｒ１のみがドットを付して表され、他の部分は破線で表されている。図７（ｂ）では、領域Ｒ２のみがドットを付して表され、他の部分は破線で表されている。図７（ｃ）では、ｐ形ベース領域４の下に位置するｎ＋形カソード領域１のみがドットを付して表され、他の部分は破線で表されている。
領域Ｒ１のＸ－Ｙ面に沿う面積Ａ１は、図７（ａ）に表したドットが付された領域の面積で表される。ｐ＋形フィンガー領域６の下に位置するｎ＋形カソード領域１のＸ－Ｙ面に沿う面積Ａ２は、ゼロである。領域Ｒ２のＸ－Ｙ面に沿う面積Ａ３は、図７（ｂ）に表したドットが付された領域の面積で表される。ｎ＋形カソード領域１のＸ－Ｙ面に沿う面積Ａ４は、図７（ｃ）に表したドットが付された領域の面積で表される。面積Ａ１に対する面積Ａ２の割合は、ゼロであり、面積Ａ３に対する面積Ａ４の割合よりも小さい。
半導体装置１００の動作について説明する。
エミッタ電極２２に対してコレクタ電極２１に正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域４にチャネル（反転層）が形成され、セル領域ＣＲにおいてＩＧＢＴ動作が開始される。電子は、エミッタ電極２２からｎ＋形エミッタ領域５及びチャネルを通ってｎ－形ドリフト領域３へ流れる。正孔は、コレクタ電極２１からｐ＋形コレクタ領域２を通ってｎ－形ドリフト領域３へ流れる。その後、ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域４におけるチャネルが消滅し、ＩＧＢＴ動作が終了する。
複数の半導体装置１００によって、例えばブリッジ回路が構成される。ブリッジ回路において１つの半導体装置１００でＩＧＢＴ動作が終了すると、その回路のインダクタンス成分により、別の半導体装置１００のエミッタ電極２２に誘導起電力が加わる。エミッタ電極２２に誘導起電力が加わると、この別の半導体装置１００は、ダイオードとして動作する。ダイオード動作時、正孔は、エミッタ電極２２からｐ形ベース領域４及びｐ＋形フィンガー領域６を通ってｎ－形ドリフト領域３へ流れる。電子は、コレクタ電極２１からｎ＋形カソード領域１を通ってｎ－形ドリフト領域３へ流れる。
半導体装置１００のダイオード動作が終了すると、ｎ－形ドリフト領域３に蓄積された正孔は、ｐ形ベース領域４及びｐ＋形フィンガー領域６を通ってエミッタ電極２２へ排出される。ｎ－形ドリフト領域３に蓄積された電子は、ｎ＋形カソード領域１を通ってコレクタ電極２１へ排出される。
ｐ＋形コレクタ領域２は、例えば図５に表したように、トリガー領域２ｔを有する。複数のｎ＋形カソード領域１は、Ｘ－Ｙ面に沿ってトリガー領域２ｔの周りに設けられている。
具体的には、トリガー領域２ｔの一部は、複数のセル領域ＣＲの１つに設けられている。トリガー領域２ｔの一部は、複数のセル領域ＣＲの前記１つにて、Ｙ方向において複数のセル領域ＣＲの前記１つが有する複数のｎ＋形カソード領域１の一部と複数のｎ＋形カソード領域１の別の一部との間に位置する。
トリガー領域２ｔの別の一部は、複数のセル領域ＣＲの別の１つに設けられている。
複数のセル領域ＣＲの前記別の１つは、複数のセル領域ＣＲの前記１つとＸ方向において隣り合っている。トリガー領域２ｔの前記別の一部は、複数のセル領域ＣＲの前記別の１つにて、Ｙ方向において複数のセル領域ＣＲの前記別の１つが有する複数のｎ＋形カソード領域１の一部と複数のｎ＋形カソード領域１の別の一部との間に位置する。
例えば、トリガー領域２ｔは、ｐ＋形コレクタ領域２のＸ方向及びＹ方向の中央部分に設けられる。トリガー領域２ｔには、ｎ＋形カソード領域１は設けられていない。トリガー領域２ｔのＸ方向における長さＬ３及びＹ方向における長さＬ４は、距離Ｄ１及びＤ２のそれぞれよりも長い。トリガー領域２ｔが設けられることで、ＩＧＢＴ動作が開始された際に、ｎ－形ドリフト領域３への正孔の注入を早めることができる。
各構成要素の材料の一例を説明する。
ｎ＋形カソード領域１、ｐ＋形コレクタ領域２、ｎ－形ドリフト領域３、ｐ形ベース領域４、ｎ＋形エミッタ領域５、ｐ＋形フィンガー領域６、ｎ形バッファ領域７、及びｐ形ガードリング領域８は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート電極１０は、ポリシリコンなどの導電材料を含む。
ゲート絶縁層１１、絶縁層１２、及び絶縁層１３は、酸化シリコンなどの絶縁材料を含む。
コレクタ電極２１、エミッタ電極２２、及びゲートパッド２３は、アルミニウムなどの金属を含む。
実施形態の効果を説明する。
半導体装置１００のダイオード動作が終了したとき、ｎ－形ドリフト領域３に蓄積された正孔は、上述したように、ｐ形ベース領域４及びｐ＋形フィンガー領域６を通ってエミッタ電極２２へ排出される。ｐ＋形フィンガー領域６におけるｐ形不純物濃度は、ｐ形ベース領域４におけるｐ形不純物濃度よりも高い。このため、ｐ＋形フィンガー領域６には、セル領域ＣＲのｐ形ベース領域４よりも多くの正孔が流れる。
エミッタ電極２２は、セル領域ＣＲの全面上に設けられているが、ｐ＋形フィンガー領域６の上には部分的にしか設けられていない。又は、エミッタ電極２２は、ｐ＋形フィンガー領域６の上には設けられておらず、ｐ＋形フィンガー領域６はｐ形ベース領域４を介してエミッタ電極２２と電気的に接続される。ｐ＋形フィンガー領域６の上には、配線部２３ａが設けられているためである。このため、ｐ＋形フィンガー領域６に流れた正孔は、エミッタ電極２２へ排出され難く、ｐ形ベース領域４に流れた正孔に比べて、エミッタ電極２２へ排出されるまでの時間が長い。この結果、ｐ＋形フィンガー領域６における電位が上昇し、ｐ＋形フィンガー領域６近傍において半導体装置１００の破壊が生じる可能性がある。例えば、ｐ＋形フィンガー領域６における電位が上昇し、ｐ＋形フィンガー領域６とゲート電極１０との間で絶縁破壊が生じる。
実施形態に係る半導体装置１００では、ｐ＋形フィンガー領域６の下に位置するｐ＋形コレクタ領域２の面積に対する、ｐ＋形フィンガー領域６の下に位置するｎ＋形カソード領域１の面積の割合は、ｐ形ベース領域４の下に位置するｐ＋形コレクタ領域２の面積に対する、ｐ形ベース領域４の下に位置するｎ＋形カソード領域１の面積の割合よりも小さい。換言すると、ｐ＋形フィンガー領域６の下では、ｎ＋形カソード領域１の面積が小さいか、ｎ＋形カソード領域１が設けられていない。この構成によれば、半導体装置１００のダイオード動作時に、ｐ＋形フィンガー領域６の下に位置するｎ－形ドリフト領域３の一部への電子の注入が抑制される。ｎ－形ドリフト領域３の前記一部への電子の注入が抑制されることで、ｐ＋形フィンガー領域６からｎ－形ドリフト領域３の前記一部への正孔の注入も抑制される。これにより、半導体装置１００のダイオード動作が終了したときに、ｐ＋形フィンガー領域６を通ってエミッタ電極２２へ流れる正孔の量を低減できる。この結果、半導体装置１００が破壊される可能性を低減できる。
ｐ＋形フィンガー領域６の下端は、ゲート電極１０の下端よりも下方にあり、ゲート電極１０の一部（ゲート電極１０のＸ方向における端部）とＺ方向において重なっていることが望ましい。この構成によれば、半導体装置１００がオフ状態のときに、ゲート電極１０の端部における電界集中を緩和でき、半導体装置１００が破壊される可能性をさらに低減できる。
より望ましくは、ｎ＋形カソード領域１は、ｐ＋形フィンガー領域６の下には設けられない。これにより、半導体装置１００のダイオード動作時に、ｐ＋形フィンガー領域６が設けられた部分へのキャリアの注入をさらに抑制できる。
（第１変形例）
図８は、実施形態の第１変形例に係る半導体装置を表す平面図である。
図８では、第１変形例に係る半導体装置１１０のｎ＋形カソード領域１及びｐ＋形コレクタ領域２を通るＸ－Ｙ断面を表している。図８に表した半導体装置１１０では、Ｘ方向において隣り合うｎ＋形カソード領域１同士の間の距離Ｄ１が、半導体装置１００に比べて長い。例えば、距離Ｄ１は、ｎ＋形カソード領域１のＸ方向における長さＬ１よりも長い。
半導体装置１１０では、半導体装置１００と同様に、ｐ＋形フィンガー領域６の下に位置するｐ＋形コレクタ領域２のＸ－Ｙ面に沿う面積に対する、ｐ＋形フィンガー領域６の下に位置するｎ＋形カソード領域１のＸ－Ｙ面に沿う面積の割合は、ｐ形ベース領域４の下に位置するｐ＋形コレクタ領域２のＸ－Ｙ面に沿う面積に対する、ｐ形ベース領域４の下に位置するｎ＋形カソード領域１のＸ－Ｙ面に沿う面積の割合よりも小さい。第１変形例によれば、半導体装置１１０のダイオード動作時に、ｐ＋形フィンガー領域６が設けられた部分へのキャリアの注入を抑制できる。これにより、半導体装置１１０が破壊される可能性を低減できる。
（第２変形例）
図９は、実施形態の第２変形例に係る半導体装置を表す平面図である。
図９では、第２変形例に係る半導体装置１２０のｎ＋形カソード領域１及びｐ＋形コレクタ領域２を通るＸ－Ｙ断面を表している。図９に表した半導体装置１２０では、各セル領域ＣＲにおいて、ｎ＋形カソード領域１がＸ方向及びＹ方向において複数設けられる。
ｎ＋形カソード領域１のＸ方向における長さＬ１は、例えば、ｎ＋形カソード領域１のＹ方向における長さＬ２と実質的に同じである。長さＬ１及び長さＬ２は、Ｘ方向において隣り合うｎ＋形カソード領域１同士の間の距離Ｄ１よりも長く、Ｙ方向において隣り合うｎ＋形カソード領域１同士の間の距離Ｄ２よりも長い。
半導体装置１２０においても、ｐ＋形フィンガー領域６の下に位置するｐ＋形コレクタ領域２のＸ－Ｙ面に沿う面積に対する、ｐ＋形フィンガー領域６の下に位置するｎ＋形カソード領域１のＸ－Ｙ面に沿う面積の割合は、ｐ形ベース領域４の下に位置するｐ＋形コレクタ領域２のＸ－Ｙ面に沿う面積に対する、ｐ形ベース領域４の下に位置するｎ＋形カソード領域１のＸ－Ｙ面に沿う面積の割合よりも小さい。第２変形例によれば、半導体装置１２０が破壊される可能性を低減できる。
上述した割合の関係が満たされていれば、図８及び図９に表したように、ｎ＋形カソード領域１の大きさ、ｎ＋形カソード領域１の数、ｎ＋形カソード領域１同士の距離などは、適宜変更可能である。
（第３変形例）
図１０は、実施形態の第３変形例に係る半導体装置の平面図である。
図１１は、図１０のXI－XI断面を含む斜視断面図である。
図１２は、図１１のXII－XII断面図である。
図１３は、図１１のXIII－XIII断面図である。
なお、図１１では、エミッタ電極２２及び配線部２３ａ等が省略されている。
図１０に表したように、第３変形例に係る半導体装置１３０では、複数のエミッタ電極２２がＺ方向周りの周方向に配列されている。すなわち、半導体装置１３０では、複数のセル領域ＣＲがＺ方向周りの周方向に配列されている。ゲートパッド２３の配線部２３ａは、Ｘ－Ｙ面に沿って各セル領域ＣＲの周りに設けられている。例えば、配線部２３ａの一部は、複数のエミッタ電極２２に囲まれた位置から放射状に延伸している。
図１２に表したように、複数のｎ＋形カソード領域１は、Ｚ方向周りの周方向に配列されている。ｐ＋形コレクタ領域２は、各ｎ＋形カソード領域１の周りに設けられている。例えば、ｐ＋形コレクタ領域２は、トリガー領域２ｔを有する。複数のｎ＋形カソード領域１は、Ｘ－Ｙ面に沿って、トリガー領域２ｔの周りに設けられている。ｐ＋形コレクタ領域２の一部は、トリガー領域２ｔを中心として、放射状に延伸している。
図１１及び図１３に表したように、各セル領域ＣＲでは、複数のｐ形ベース領域４、複数のｎ＋形エミッタ領域５、及び複数のゲート電極１０がＸ方向に延伸している。ｐ＋形フィンガー領域６は、Ｘ－Ｙ面に沿って各セル領域ＣＲの周りに設けられ、複数のｐ形ベース領域４、複数のｎ＋形エミッタ領域５、及び複数のゲート電極１０を囲んでいる。ｐ＋形フィンガー領域６は、Ｚ方向において、ｐ＋形コレクタ領域２と配線部２３ａとの間に位置する。ｐ＋形フィンガー領域６の一部は、複数のセル領域ＣＲに囲まれた位置から放射状に延伸している。
半導体装置１３０においても、ｐ＋形フィンガー領域６の下に位置するｐ＋形コレクタ領域２のＸ－Ｙ面に沿う面積に対する、ｐ＋形フィンガー領域６の下に位置するｎ＋形カソード領域１のＸ－Ｙ面に沿う面積の割合は、ｐ形ベース領域４の下に位置するｐ＋形コレクタ領域２のＸ－Ｙ面に沿う面積に対する、ｐ形ベース領域４の下に位置するｎ＋形カソード領域１のＸ－Ｙ面に沿う面積の割合よりも小さい。図１１及び図１２に表した例では、ｐ＋形フィンガー領域６の下に位置するｎ＋形カソード領域１のＸ－Ｙ面に沿う面積は、ゼロである。これにより、半導体装置１３０が破壊される可能性を低減できる。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１ ｎ＋形カソード領域、 ２ ｐ＋形コレクタ領域、 ２ｔ トリガー領域、 ３ ｎ－形ドリフト領域、 ４ ｐ形ベース領域、 ５ ｎ＋形エミッタ領域、 ６ ｐ＋形フィンガー領域、 ７ ｎ形バッファ領域、 ８ ｐ形ガードリング領域、 １０ ゲート電極、 １１ ゲート絶縁層、 １２，１３ 絶縁層、 ２１ コレクタ電極、 ２２ エミッタ電極、 ２３ ゲートパッド、 ２３ａ 配線部、 １００～１３０ 半導体装置、 ＣＲ セル領域、 Ｄ１，Ｄ２ 距離、 Ｌ１～Ｌ４ 長さ

Claims (7)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続された第１導電形の第１半導体領域と、
    前記第１電極から前記第１半導体領域に向かう第１方向と交差する第１面に沿って前記第１半導体領域の周りに設けられ、前記第１電極と電気的に接続された第２導電形の第２半導体領域と、
    前記第１半導体領域及び前記第２半導体領域の上に設けられ、前記第１半導体領域よりも低い第１導電形の不純物濃度を有する第１導電形の第３半導体領域と、
    前記第３半導体領域の一部の上に設けられた第２導電形の第４半導体領域と、
    前記第４半導体領域の上に選択的に設けられた第１導電形の第５半導体領域と、
    前記第１方向に垂直な第２方向において、前記第３半導体領域の前記一部、前記第４半導体領域、及び前記第５半導体領域と、ゲート絶縁層を介して対向するゲート電極と、
    前記第３半導体領域の別の一部の上に設けられ、前記第４半導体領域よりも高い第２導電形の不純物濃度を有する第２導電形の第６半導体領域と、
    前記第４半導体領域及び前記第５半導体領域の上に設けられ、前記第４半導体領域、前記第５半導体領域、及び前記第６半導体領域と電気的に接続された第２電極と、
    前記第６半導体領域の上に絶縁層を介して設けられ、前記第２電極から離れ、前記ゲート電極と電気的に接続された配線部と、
    を備え、
    前記第６半導体領域の下に位置する前記第２半導体領域の前記第１面に沿う面積に対する、前記第６半導体領域の下に位置する前記第１半導体領域の前記第１面に沿う面積の割合は、前記第４半導体領域の下に位置する前記第２半導体領域の前記第１面に沿う面積に対する、前記第４半導体領域の下に位置する前記第１半導体領域の前記第１面に沿う面積の割合よりも小さい、半導体装置。
  2. 前記第６半導体領域は、前記第１方向及び前記第２方向に垂直な第３方向において前記ゲート電極と並び、
    前記第６半導体領域の下端は、前記ゲート電極の下端よりも下方に位置し、前記ゲート絶縁層を介して前記ゲート電極の前記第３方向における端部と前記第１方向において重なっている請求項１記載の半導体装置。
  3. 前記第１半導体領域は、前記第６半導体領域の下には設けられていない請求項１又は２に記載の半導体装置。
  4. 前記第４半導体領域と前記ゲート電極は、前記第２方向において交互に設けられ、
    複数の前記第４半導体領域のそれぞれの上に１つ以上前記第５半導体領域が選択的に設けられ、
    前記第１半導体領域は、互いに離れて複数設けられ、
    前記第６半導体領域の下に位置する前記第２半導体領域の前記第１面に沿う面積に対する、前記第６半導体領域の下に位置する前記複数の第１半導体領域の前記第１面に沿う面積の割合は、前記複数の第４半導体領域の下に位置する前記第２半導体領域の前記第１面に沿う面積に対する、前記複数の第４半導体領域の下に位置する前記複数の第１半導体領域の前記第１面に沿う面積の割合よりも小さい、請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第６半導体領域は、前記第１面に沿って、前記複数の第４半導体領域及び前記複数のゲート電極の周りに設けられた請求項４記載の半導体装置。
  6. 前記第２半導体領域の一部と前記第１半導体領域は、前記第１方向及び前記第２方向に垂直な第３方向において交互に設けられ、
    複数の前記第１半導体領域のそれぞれは、前記第２方向に延伸している請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第１半導体領域、前記第２半導体領域の一部、前記第３半導体領域の前記一部、前記第４半導体領域、前記第５半導体領域、及び前記第２電極を有するセル領域を備え、
    複数の前記セル領域が、前記第１方向及び前記第２方向に垂直な第３方向において、互いに離れて設けられ、
    前記複数のセル領域のそれぞれにおいて、複数の前記第１半導体領域が前記第２方向及び前記第３方向において互いに離れて設けられ、前記複数の第１半導体領域のそれぞれは前記第２方向に延伸し、
    前記第２半導体領域は、トリガー領域を有し、
    前記トリガー領域の一部は、前記複数のセル領域の１つに設けられ、前記第２方向において前記複数のセル領域の前記１つが有する前記複数の第１半導体領域の一部と前記複数の第１半導体領域の別の一部との間に位置し、
    前記トリガー領域の別の一部は、前記複数のセル領域の前記１つと前記第３方向において隣り合う前記複数のセル領域の別の１つに設けられ、前記第２方向において前記複数のセル領域の前記別の１つが有する前記複数の第１半導体領域の一部と前記複数の第１半導体領域の別の一部との間に位置し、
    前記トリガー領域の前記第２方向における長さ及び前記トリガー領域の前記第３方向における長さは、前記複数のセル領域の前記１つにおいて前記第３方向で隣り合う前記第１半導体領域同士の間の前記第３方向における距離よりも長い請求項１～３のいずれか１つに記載の半導体装置。
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