CN105917469A - 电力用半导体装置 - Google Patents

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Abstract

半导体衬底(SB)具有第1以及第2面(S1、S2)。栅极电极(22)以及电容器电极(23)分别具有埋入至第1以及第2沟槽(TG、TD)的部分。层间绝缘膜(12)设置在第2面(S2)之上，具有第1以及第2接触孔(12T、12D)。第1主电极(3)设置在第1面(S1)。第2主电极(13)经由第1接触孔(12T)而与第2面(S2)接触，经由第2接触孔(12D)而与电容器电极(23)接触。第1以及第2沟槽(TG、TD)横穿第2面(S2)的第1范围(A1)。第1以及第2接触孔(12T、12D)分别仅位于第2面(S2)的第1以及第2范围(A1、A2)。

Description

电力用半导体装置
技术领域
本发明涉及一种电力用半导体装置，特别是涉及沟槽栅型电力用半导体装置。
背景技术
关于处理例如大于或等于600V左右的高电压的功率模块，作为其代表性的主要部件，存在IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)。特别是够槽栅型IGBT具有低的导通电压，因此能够抑制损耗。另一方面，对于够槽栅型IGBT，由于在产生了负载被短路的异常的情况下的饱和电流密度通常较大，因此易于产生因短路时的温度上升引起的破坏。因此，期望抑制导通电压(换言之，导通电阻)并减小饱和电流。
在国际公开第02/058160号(专利文献1)中公开了以这一点为目的之一的技术。根据该文献，公开了一种沟槽栅型IGBT，该沟槽栅型IGBT具有：栅极电极，其埋入于栅极用沟槽；以及“发射极用导电层”，其埋入于发射极用沟槽。关于该IGBT，不仅半导体衬底中的发射极区域，对“发射极用导电层”也施加发射极电位。为了施加电位而在层间绝缘膜设置的孔(接触孔)由发射极区域和“发射极用导电层”共用。
专利文献1：国际公开第02/058160号
发明内容
根据上述文献的技术，能够在一定程度上抑制导通电压并减小饱和电流密度。然而，由于导通电压是直接影响电力损耗的重要特性，因此谋求更进一步的改善。
本发明就是为了解决如上所述课题而提出的，其目的是提供能够抑制导通电压并减小饱和电流密度的电力用半导体装置。
本发明的电力用半导体装置具有半导体衬底、第1主电极、沟槽绝缘膜、栅极电极、电容器电极、层间绝缘膜和第2主电极。半导体衬底具有第1面和与第1面相反的第2面。半导体衬底包含：第1区域，其具有第1导电型；第2区域，其设置在第1区域之上，具有与第1导电型不同的第2导电型；以及第3区域，其设置在第2区域之上，配置在第2面，具有第1导电型。在第2面设置有多个第1沟槽以及多个第2沟槽。第1沟槽面对第1～第3区域。第1主电极设置在半导体衬底的第1面。沟槽绝缘膜将半导体衬底的第1以及第2沟槽覆盖。栅极电极具有隔着沟槽绝缘膜而埋入至第1沟槽的部分。电容器电极具有隔着沟槽绝缘膜而埋入至第2沟槽的部分。层间绝缘膜设置在第2面之上，具有第1接触孔以及第2接触孔。第2主电极设置在层间绝缘膜之上。第2主电极经由第1接触孔而与第3区域接触，经由第2接触孔而与电容器电极接触。半导体衬底的第2面具有：第2面之上的在一个方向上的第1范围；以及朝向一个方向而从第1范围离开的第2范围。第1以及第2沟槽分别沿一个方向横穿第1范围。在第1以及第2范围，第1接触孔仅位于第1范围，第2接触孔仅位于第2范围。
发明的效果
根据本发明的电力用半导体装置，用于向电容器电极施加电位的第2接触孔配置在与设置有有效的栅极构造的范围相当的第1范围之外。由此，能够抑制导通电压且减小饱和电流密度。
本发明的目的、特征以及优点通过下面详细的说明和附图将变得更清楚。
附图说明
图1是概略性地表示本发明的一个实施方式的电力用半导体装置的结构的俯视图。
图2A是概略性地表示图1的虚线部II的局部俯视图。
图2B是概略性地表示图2A的下部构造的局部俯视图。
图2C是概略性地表示图2B的下部构造的局部俯视图。
图2D是概略性地表示图2C的下部构造的局部俯视图。
图2E是概略性地表示图2B的接触孔的位置的局部俯视图。
图3是沿图2A～图2D的线III－III的概略局部剖视图。
图4是沿图2A～图2D的线IV－IV的概略局部剖视图。
图5A是针对与图3的虚线部V相对应的区域而示出对比例1的导通状态下的电流势的模拟结果的图。
图5B是针对图3的虚线部V而示出实施例的导通状态下的电流势的模拟结果的一个例子的图。
图6是针对实施例的图3的方向D、对比例1的与图3的方向D相对应的方向以及对比例2的方向E(图11)，示出导通状态下的电子以及空穴的载流子浓度和掺杂浓度的分布图。
图7是针对实施例(实线)、上述对比例2(点划线)以及对比例3(虚线)，示出集电极-发射极电压VCE与集电极电流密度JC之间的关系的曲线图。
图8是表示实施例的饱和电流密度JC(sat)、导通电压VCE(sat)、最大断开栅极电压脉冲宽度tw以及最大断开能量密度ESC各自与阻尼沟槽(damping trench)电容器比之间的关系的曲线图。
图9是表示实施例的导通电压VCE(sat)与沟槽间距WTP之间的关系的曲线图。
图10是表示实施例(实线)以及对比例2(虚线)的导通电压VCE(sat)与截止损耗EOFF之间的关系的曲线图。
图11是表示对比例2的电力用半导体装置的结构的局部剖视图。
具体实施方式
(结构)
下面，基于附图对本发明的实施方式进行说明。在附图中对相同或相当的部分标注相同的参考标号，不重复进行其说明。
图1是概略性地表示本实施方式的沟槽栅型IGBT 800(电力用半导体装置)的结构的俯视图。图2A表示图1的虚线部II。图2B～图2D概略性地表示其下部构造。图2E表示在图2A～图2D的视野中层间绝缘膜的接触孔的位置。图3以及图4分别是沿图2A～图2D的线III－III以及线IV－IV的概略局部剖视图。
IGBT 800具有衬底SB(半导体衬底)、集电极电极4(第1主电极)、沟槽绝缘膜10、栅极电极22、电容器电极23、层间绝缘膜12、发射极电极13(第2主电极)、表面栅极配线部28(栅极配线部)、栅极焊盘29和钝化层15。衬底SB(图3以及图4)具有背面S1(第1面)和上表面S2(与第1面相反的第2面)。在上表面S2(图2D)设置有多个栅极沟槽TG(第1沟槽)以及多个阻尼沟槽TD(第2沟槽)。包含栅极沟槽TG以及阻尼沟槽TD这两者的沟槽组也可以在间距方向(图2D的与方向DX正交的方向)以相等的间距WTP(图3)配置。
衬底SB具有n－漂移层1(第1区域)、p基极层8、n+发射极层5、n缓冲层2、p集电极层3、p+层6和n层24(第1区域)。在本实施方式中，衬底SB是由硅(Si)制作的。
n－漂移层1呈n型(第1导电型)，具有例如1×1012～1×1015cm－3左右的杂质浓度。n－漂移层1可以通过由悬浮区熔(FZ)法制造出的FZ晶片而准备。在该情况下，衬底SB之中除n－漂移层1以外的部分可以通过离子注入以及退火技术而形成。n层24设置于n－漂移层1以及p基极层8之间。n层24呈n型，具有比n－漂移层1的杂质浓度大的杂质峰值浓度，具有例如1×1015～1×1017cm－3左右的杂质峰值浓度。n层24所到达的从衬底SB的上表面S2算起的深度位置比p基极层8深，例如深0.5～1.0μm左右。n－漂移层1以及n层24构成呈n型的区域(第1区域)。
p基极层8(第2区域)设置在具有n－漂移层1以及n层24的区域(第1区域)之上，在本实施方式中设置在n层24的正上方。p基极层8所到达的从衬底SB的上表面S2算起的深度位置比n+发射极层5深而比n层24浅。p基极层8呈p型(与第1导电型不同的第2导电型)，具有例如杂质峰值浓度1×1016～1×1018cm－3左右。
n+发射极层5(第3区域)设置在p基极层8之上，配置在上表面S2。n+发射极层5具有例如0.2～1.0μm左右的深度。n+发射极层5呈n型，具有例如1×1018～1×1021cm－3左右的杂质峰值浓度。
p+层6设置在p基极层8之上，配置在上表面S2。p+层6具有例如表面杂质浓度1×1018～1×1021cm－3左右。优选p+层6所到达的从衬底SB的上表面S2算起的深度位置与n+发射极层5相同，或者比n+发射极层5深。
n缓冲层2设置在n－漂移层1以及p集电极层3之间。n缓冲层2具有例如1×1015～1×1017cm－3左右的杂质峰值浓度。n缓冲层2所到达的从衬底SB的背面S1算起的深度位置为例如1.5～50μm左右。
p集电极层3设置在衬底SB的背面S1之上。p集电极层3呈p型，具有例如1×1016～1×1020cm－3左右的表面杂质浓度。p集电极层3的从衬底SB的背面S1算起的深度为例如0.3～1.0μm左右。
栅极沟槽TG(第1沟槽)的侧壁如图3所示，分别面对n－漂移层1以及n层24(第1区域)、p基极层8和n+发射极层5。阻尼沟槽TD(第2沟槽)的侧壁在本实施方式中，分别面对n－漂移层1、n层24和p基极层8。沟槽绝缘膜10将衬底SB的栅极沟槽TG以及阻尼沟槽TD覆盖。
栅极电极22(图3)具有隔着沟槽绝缘膜10而埋入至栅极沟槽TG的部分，该栅极电极22隔着沟槽绝缘膜10而与n+发射极层5以及n层24(第1区域)之间的p基极层8相对。电容器电极23具有隔着沟槽绝缘膜10而埋入至阻尼沟槽TD的部分。通过设置电容器电极23，由此抑制IGBT 800的饱和电流密度，且抑制IGBT 800的负载被短路的情况下的栅极电压的振荡现象。
栅极电极22具有栅极连接部23G(图2C)，该栅极连接部23G将栅极电极22的埋入至栅极沟槽TG之中彼此相邻的至少2个沟槽处的部分彼此连接。优选栅极电极22中的埋入至栅极沟槽TG的部分、和栅极连接部23G以相同材料一体地制作。
电容器电极23(图2C)具有电容器连接部23D(图2C)，该电容器连接部23D将电容器电极23的埋入至阻尼沟槽TD(图2D)之中彼此相邻的至少2个沟槽处的部分彼此连接。由此，能够将朝向多个阻尼沟槽TD的电气路径汇总。优选电容器电极23中的埋入至阻尼沟槽TD的部分、和电容器连接部23D以相同材料一体地制作。
衬底SB的上表面S2如图2A～图2E所示，具有上表面S2之上的在方向DX(一个方向)上的范围A1(第1范围)、朝方向DX从范围A1离开的范围A2(第2范围)、和朝方向DX从范围A2离开的范围A3(第3范围)。栅极沟槽TG以及阻尼沟槽TD分别如图2D以及图2E所示，沿方向DX而横穿范围A1。栅极沟槽TG从范围A1经由范围A2而到达范围A3。
阻尼沟槽TD(图2D)在范围A2内具有端部。由此，避免埋入至阻尼沟槽TD的电容器电极23(图2C)与栅极连接部22G接触。因而，避免电容器电极23和栅极电极22短路。
层间绝缘膜12(图3以及图4)设置在上表面S2之上。发射极电极13以及表面栅极配线部28(图1)设置在层间绝缘膜12之上。层间绝缘膜12(图2B)具有MOS部接触孔12T(第1接触孔)、阻尼沟槽部接触孔12D(第2接触孔)和栅极接触孔12G(第3接触孔)。发射极电极13经由MOS部接触孔12T而与n+发射极层5以及p+层6接触，且经由阻尼沟槽部接触孔12D而与电容器电极23的电容器连接部23D接触。MOS部接触孔12T和阻尼沟槽部接触孔12D彼此分离。
表面栅极配线部28(图2A)经由位于范围A3的栅极接触孔12G而与栅极电极22的栅极连接部22G(图2B)接触。由此，能够避开位于范围A1以及A2的阻尼沟槽TD而设置向栅极电极22的接触部。
MOS部接触孔12T(图2B)沿栅极沟槽TG(即，沿方向DX)而延伸。MOS部接触孔12T设置在n+发射极层5以及p+层6之上。在MOS部接触孔12T内埋入有发射极电极13的MOS部接触部13T(图2E以及图3)。MOS部接触部13T与n+发射极层5以及p+层6分别接触。
阻尼沟槽部接触孔12D优选如图2B所示，沿与方向DX交叉的方向延伸，更优选沿与方向DX正交的方向延伸。阻尼沟槽部接触孔12D配置在电容器连接部23D之上。在阻尼沟槽部接触孔12D内埋入有发射极电极13的阻尼接触部13D(图2E以及图4)。阻尼接触部13D与电容器连接部23D接触。根据该结构，能够使用阻尼沟槽部接触孔12D而集中进行向分别埋入至多个阻尼沟槽TD(图2D)的电容器电极23的连接。
栅极接触孔12G(图2B)优选沿与方向DX交叉的方向延伸，更优选沿与方向DX正交的方向延伸。栅极接触孔12G配置在栅极连接部22G之上。在栅极接触孔12G内埋入有表面栅极配线部28(图2A)的栅极接触部28G(图2E)。栅极接触部28G与栅极连接部22G接触。
如图2E等所示，在范围A1以及A2，MOS部接触孔12T仅位于范围A1，且阻尼沟槽部接触孔12D仅位于范围A2。因而，MOS部接触孔12T和阻尼沟槽部接触孔12D在方向DX上的位置不重叠。栅极接触孔12G位于范围A3。
集电极电极4(图3以及图4)设置在衬底SB的背面S1。集电极电极4与p集电极层接触。
(效果)
根据本实施方式，用于向电容器电极23(图2C)施加电位的阻尼沟槽部接触孔12D(图2E)配置在范围A1之外。其结果，电容器电极23能够在范围A2处的阻尼沟槽部接触孔12D正下方具有与发射极电极13(图2A)相同的电位，但在与设置有有效的栅极构造的范围相当的范围A1(图2C)具有不同的电位。由此，能够减小导通电压且提高截止动作的断开能力。在下面说明为了验证其效果而进行的研究。
图5A针对与虚线部V(图3)相对应的区域而示出对比例1的导通状态下的电流势的模拟结果。这里，对比例1是指，与本实施方式不同，在方向DX(图2B)与MOS部接触孔12T相同的位置设置有阻尼沟槽部接触孔12D的IGBT。具体而言，是MOS部接触孔12T以及阻尼沟槽部接触孔12D这两者成为一体而设置于范围A1的IGBT。图5B针对虚线部V(图3)而示出实施例的导通状态下的电流势的模拟结果的一个例子。与对比例1(图5A)相比，实施例(图5B)的栅极沟槽TG与阻尼沟槽TD之间的电流路径更密。本现象被认为是由阻尼沟槽部接触孔12D的配置引起的。在对比例1中，阻尼沟槽部接触孔12D配置在与设置有有效的栅极构造的范围相当的范围A1。(例如，国际公开第02/058160号的图14以及图15所示的构造与对比例1相对应。)因此，形成载流子经过彼此相邻的阻尼沟槽TD之间而泄漏向上述接触孔的路径。与此相对，在实施例中，阻尼沟槽部接触孔12D未配置在范围A1，因此未形成载流子经过彼此相邻的阻尼沟槽TD之间而泄漏的路径。因而，载流子泄漏的路径仅存在于栅极沟槽TG和阻尼沟槽TD之间，因此栅极沟槽TG与阻尼沟槽TD之间的电流路径更密。
图6针对实施例的方向D(图3)、上述对比例1的与方向D(图3)相对应的方向、和对比例2的方向E各自上的深度X，示出导通状态下的电子以及空穴的载流子浓度和掺杂浓度。这里，对比例2不是沟槽型而是平面型的IGBT 800Z(图11)。根据该载流子浓度分布可知，实施例与对比例1以及2相比，在较浅侧(图中大致左半部分)所示的从n+发射极层5至n－漂移层1为止的区域，载流子浓度提高。
根据上述结果，可以认为根据实施例，导通状态下的n－漂移层1的杂质浓度提高，由此能够减小IGBT的导通电压。
图7针对实施例(实线)、上述对比例2(点划线)以及对比例3(虚线)，示出集电极-发射极电压VCE和集电极电流密度JC之间的关系。这里，对比例3是未设置阻尼沟槽TD(图3)、将以沟槽间距WTP排列的所有沟槽设为栅极沟槽TG的IGBT。在实施例(实线)中，通过参照图5以及图6而说明的上述机理，导通电压(额定电流密度JC(rated)下的饱和电压VCE(sat))得到抑制。并且，在实施例中，与设置阻尼沟槽TD相对应地，栅极沟槽TG的数量比对比例3少，因此俯视观察时(图2D的视野)的每单位面积的有效栅极宽度减小。
IGBT的导通状态的等价电路能够以pn二极管和MISFET(Metal insulatorSemiconductor Field Effect Transistor)的串联连接状态表现。因此，IGBT的输出特性的饱和区域(图7的曲线图的右侧区域)由表示MISFET的饱和电流IC的下述式来表现，即，
[算式1]
I c = 1 2 W L μ e f f C o x ( V G E - V G E ( t h ) ) 2 .
其中，W：栅极宽度
L：沟道长度
μeff：有效迁移率
COX：栅极绝缘膜电容
VGE：栅极-发射极电压
VGE(th)：阈值电压。
如果栅极宽度W减小，则饱和电流IC也减小。
本实施例如上所述，与对比例3相比有效的栅极宽度小，其结果，IGBT的短路状态下的饱和电流密度JC(sat)也减小。因而，实施例是具有低导通电压VCE(sat)、和低饱和电流密度JC(sat)这两者的电力用半导体装置。
下面接着对本实施方式的其他有效性进行说明。图8示出在耐压4500V等级的实施例中，饱和电流密度JC(sat)、导通电压VCE(sat)、以及短路状态下的最大断开栅极电压脉冲宽度tw和最大断开能量密度ESC各自与阻尼沟槽电容器比之间的关系。最大断开能量密度ESC是饱和电流密度JC(sat)以及集电极-发射极电压VCE的积在断开动作期间的时间积分。阻尼沟槽电容器比是阻尼沟槽TD的数量相对于占据在单位单元(unit cell)内的栅极沟槽TG以及阻尼沟槽TD的总数的比例。例如，在图2D的情况下，1个栅极沟槽TG和7个阻尼沟槽TD构成1个单位单元，因此阻尼沟槽电容器比为{7/(1+7)}×100＝87.5(％)。最大断开栅极电压脉冲宽度tw以及最大断开能量密度ESC是IGBT的短路状态下的性能指标。
在本实施例中，能够以阻尼沟槽电容器比对设备的每单位面积的有效栅极宽度进行调整。即，通过增大该比例，从而每单位面积的有效栅极宽度减小。兼顾低VCE(sat)和低JC(sat)的特征依赖于阻尼沟槽电容器比，其结果，IGBT的短路状态下的性能指标也依赖于阻尼沟槽电容器比。示出阻尼沟槽电容器比越大IGBT的短路状态下的性能指标越高的倾向。另外，如果阻尼沟槽电容器比增大，则导通电压VCE(sat)减小。这是因为，根据图5以及图6，如果阻尼沟槽电容器比增大，则IGBT 800的从n+发射极层5朝向n－漂移层1的区域(图6的曲线图的大致左半部分)的载流子浓度上升。由此，根据本实施方式，通过确定恰当的阻尼沟槽电容器比而得到兼顾低VCE(sat)和低JC(sat)的电力用半导体装置。
参照图9，通过减小沟槽间距WTP(图3)也能够减小导通电压VCE(sat)。如果WTP减小则VCE(sat)减小，这是因为如图6所示，发射极侧(图6的左侧)的载流子浓度变高。
图10表示实施例(实线)和图11所示的对比例2(虚线)的导通电压VCE(sat)和截止损耗EOFF之间的折衷(trade off)关系。IGBT动作时的总损耗依赖于导通电压VCE(sat)和截止损耗EOFF这两者，它们的值越小，总损耗越小。通过图可知，根据实施例，相比于平面型的IGBT即对比例2，上述折衷关系明显得到改善。
概括而言，根据本实施方式，能够如图10所说明的那样，改善导通电压VCE(sat)和截止损耗EOFF之间的折衷关系，从而降低总损耗，并且能够如图8所说明的那样，提高IGBT的短路状态下的性能指标。
此外，在上述的本实施方式中，也可以省略栅极连接部23G(图2C)，在该情况下，也可以是在多个栅极沟槽TG(图2D)分别设置的多个栅极电极22(图2C)通过表面栅极配线部28的栅极接触部28G(图2E)而彼此连接。也可以省略电容器连接部23D(图2C)，在该情况下，也可以是在多个阻尼沟槽TD(图2D)分别设置的多个电容器电极23(图2C)通过阻尼接触部13D(图2E)而彼此连接。
另外，也可以从具有n－漂移层1以及n层24(图3以及图4)的“第1区域”省略n层24。在该情况下，可以在n－漂移层1之上直接设置p基极层8。
另外，发射极电极13(图3以及图4)也可以具有多层构造，例如也可以在面对衬底SB侧设置阻挡金属层或者欧姆接触层。
另外，本实施方式的IGBT 800特别适合于3300～6500V左右的高耐压等级，但电力用半导体装置的耐压的大小并不特别限定。
另外，衬底SB的半导体材料并不限定于硅(Si)，例如也可以为碳化硅(SiC)或氮化镓(GaN)等宽带隙材料。另外，作为第1以及第2导电型的n型以及p型也可以彼此调换。
本发明能够在其发明的范围内对实施方式进行适当变形、省略。虽然对本发明进行了详细说明，但上述的说明中的所有方案都是例示，且本发明并不限定于此。可以理解为在不脱离本发明的范围的条件下能够设想出没有例示的无数变形例。
标号的说明
1n－漂移层(第1区域)、2n缓冲层、3p集电极层、4集电极电极(第1主电极)、5n+发射极层(第3区域)、6p+层、8p基极层(第2区域)、10沟槽绝缘膜、12层间绝缘膜、12D阻尼沟槽部接触孔(第2接触孔)、12G栅极接触孔(第3接触孔)、12T MOS部接触孔(第1接触孔)、13发射极电极(第2主电极)、13D阻尼接触部、13T MOS部接触部、15钝化层、22栅极电极、22G栅极连接部、23电容器电极、23D电容器连接部、23G栅极连接部、24n层(第1区域)、28表面栅极配线部、28G栅极接触部、29栅极焊盘、800IGBT(电力用半导体装置)、A1～A3范围(第1～第3范围)、DX方向(一个方向)、S1背面(第1面)、S2上表面(第2面)、SB衬底(半导体衬底)、TD阻尼沟槽(第2沟槽)、TG栅极沟槽(第1沟槽)。

Claims (5)

1.一种电力用半导体装置(800)，其具有半导体衬底(SB)，该半导体衬底(SB)具有第1面(S1)以及与所述第1面相反的第2面(S2)，所述半导体衬底包含：第1区域(1、24)，其具有第1导电型；第2区域(8)，其设置在所述第1区域之上，具有与所述第1导电型不同的第2导电型；以及第3区域(5)，其设置在所述第2区域之上，配置在所述第2面，具有所述第1导电型，在所述第2面设置多个第1沟槽(TG)以及多个第2沟槽(TD)，所述第1沟槽面对所述第1～第3区域，
该电力用半导体装置(800)还具有：
第1主电极(4)，其设置在所述半导体衬底的所述第1面；
沟槽绝缘膜(10)，其将所述半导体衬底的所述第1以及第2沟槽覆盖；
栅极电极(22)，其具有隔着所述沟槽绝缘膜而埋入至所述第1沟槽的部分；
电容器电极(23)，其具有隔着所述沟槽绝缘膜而埋入至所述第2沟槽的部分；
层间绝缘膜(12)，其设置在所述第2面之上，具有第1接触孔(12T)以及第2接触孔(12D)；以及
第2主电极(13)，其设置在所述层间绝缘膜之上，经由所述第1接触孔而与所述第3区域接触，经由所述第2接触孔而与所述电容器电极接触，
所述半导体衬底的所述第2面具有：所述第2面之上的在一个方向(DX)上的第1范围(A1)；以及朝向所述一个方向从所述第1范围离开的第2范围(A2)，所述第1以及第2沟槽分别沿所述一个方向而横穿所述第1范围，在所述第1以及第2范围，所述第1接触孔仅位于所述第1范围，所述第2接触孔仅位于所述第2范围。
2.根据权利要求1所述的电力用半导体装置，其中，
所述半导体衬底的所述第2面具有朝向所述一个方向而从所述第2范围离开的第3范围(A3)，所述第1沟槽从所述第1范围经由所述第2范围而到达所述第3范围，所述第2沟槽在所述第2范围内具有端部。
3.根据权利要求2所述的电力用半导体装置，其中，
所述层间绝缘膜具有位于所述第3范围的第3接触孔(12G)，
所述电力用半导体装置还具有栅极配线部，该栅极配线部设置在所述层间绝缘膜之上，经由所述第3接触孔而与所述栅极电极接触。
4.根据权利要求1所述的电力用半导体装置，其中，
所述电容器电极具有电容器连接部(23D)，该电容器连接部(23D)将所述电容器电极的埋入至所述第2沟槽之中彼此相邻的至少2个沟槽处的部分彼此连接。
5.根据权利要求4所述的电力用半导体装置，其中，
所述第2接触孔配置在所述电容器连接部之上。
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