KR101808411B1 - 반도체 장치 - Google Patents

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KR101808411B1
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미쓰비시덴키 가부시키가이샤
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Abstract

(과제) 본 발명은, IGBT와 다이오드를 1개의 반도체 기판 내에 형성한 반도체 장치에 있어서, 다이오드의 리커버리 특성을 향상시킨 반도체 장치의 제공을 목적으로 한다.
(해결 수단) 본 발명과 관련되는 반도체 장치(RC-IGBT(301))는, 반도체 기판의 제 1 주면측에 이미터층, 반도체 기판의 제 2 주면측에 콜렉터층을 구비하는 IGBT와, 반도체 기판의 제 1 주면측에 애노드층(310), 반도체 기판의 제 2 주면측에 캐소드층을 구비하는 환류 다이오드와, IGBT와 환류 다이오드의 경계에 마련되고, IGBT와 환류 다이오드를 분리하는 웰 영역(304)과, 이미터층, 애노드층 및 웰 영역(304)에 접속하도록 반도체 기판의 제 1 주면에 형성된 제 1 전극과, 웰 영역(304)과 제 1 전극의 사이에 마련되는 저항체(351)와, 콜렉터층 및 캐소드층에 접속하도록 반도체 기판의 제 2 주면에 형성된 제 2 전극을 구비한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이고, 특히 환류 다이오드를 내장한 절연 게이트형 바이폴라 트랜지스터에 관한 것이다.
전력용 반도체 소자인 파워 디바이스는, 가전제품이나 전기 자동차, 철도라고 하는 분야로부터, 「재생 가능 에너지」로서 주목받고 있는 태양광 발전이나 풍력 발전의 분야까지 폭넓게 이용되고 있다. 이들 분야에서는, 파워 디바이스로 인버터 회로를 구축하고, 유도 모터 등의 유도성 부하를 구동하는 경우가 많다. 그 경우, 유도성 부하의 역 기전력에 의해 생기는 전류를 환류시키기 위한 환류 다이오드(이하, 간단히 다이오드로 표기)가 필요하고, 통상의 인버터 회로는, 절연 게이트형 바이폴라 트랜지스터(이하, IGBT로 표기)와 다이오드를 복수 개 이용하여 구성된다. 그러나, 인버터 장치는, 소형 경량화 및 저비용화가 강하게 기대되고 있어, 복수 개의 반도체 소자를 탑재하는 것은 바람직하지 않다. 그래서, 그 해결 방법의 하나로서, IGBT와 다이오드를 동일한 칩에 형성한 역 도통형 IGBT(이하, RC-IGBT로 표기)의 개발이 진행되고 있다(예컨대 특허 문헌 1, 2를 참조). 이것에 의해, 반도체 소자의 탑재 면적 축소나 저비용화를 기대할 수 있다.
(선행 기술 문헌)
(특허 문헌)
(특허 문헌 1) 일본 특허 공개 2008-53648호 공보
(특허 문헌 2) 일본 특허 공개 2008-103590호 공보
RC-IGBT는, IGBT와 다이오드가 1개의 반도체 기판 내에 형성되어 있지만, 저비용화를 실현하기 위해, 양 소자를 개별적이 아닌 동시에 형성하여 갈 필요가 있다. 일반적으로, IGBT의 이미터 전극의 바로 아래에는, 애노드 확산층의 최표면 불순물 농도를 높게 할 필요가 있다. 그렇지만, 이에 반해서 다이오드의 리커버리 특성이 악화되기 때문에, 표면 불순물 농도는 충분히 높게 설정할 수 없는 문제가 있었다.
본 발명은 이상과 같은 과제를 해결하기 위해 이루어진 것으로, IGBT와 다이오드를 1개의 반도체 기판 내에 형성한 반도체 장치에 있어서, 다이오드의 리커버리 특성을 향상시킨 반도체 장치의 제공을 목적으로 한다.
본 발명과 관련되는 반도체 장치는, 반도체 기판의 제 1 주면측에 이미터층, 반도체 기판의 제 2 주면측에 콜렉터층을 구비하는 절연 게이트형 바이폴라 트랜지스터와, 반도체 기판의 제 1 주면측에 애노드층, 반도체 기판의 제 2 주면측에 캐소드층을 구비하는 환류 다이오드와, 절연 게이트형 바이폴라 트랜지스터와 환류 다이오드의 경계에 마련되고, 절연 게이트형 바이폴라 트랜지스터와 환류 다이오드를 분리하는 웰 영역과, 이미터층, 애노드층 및 웰 영역에 접속하도록 반도체 기판의 제 1 주면에 형성된 제 1 전극과, 웰 영역과 제 1 전극의 사이에 마련되는 저항체와, 콜렉터층 및 캐소드층에 접속하도록 반도체 기판의 제 2 주면에 형성된 제 2 전극을 구비한다.
본 발명과 관련되는 반도체 장치는, 환류 다이오드와 절연 게이트형 바이폴라 트랜지스터를 분리하는 웰 영역에 있어서, 웰과 제 1 전극의 사이에 저항체를 마련한다. 저항체를 마련하는 것에 의해, 환류 다이오드가 온 상태일 때에 웰 영역으로부터의 홀 주입이 억제된다. 이것에 의해, 환류 다이오드가 오프되었을 때의 역 회복 전류가 억제된다. 따라서, 동일 기판상에 환류 다이오드와 절연 게이트형 바이폴라 트랜지스터를 형성한 반도체 장치에 있어서, 리커버리 특성을 향상시키는 것이 가능하게 된다.
도 1은 본 발명의 실시 형태와 관련되는 반도체 장치의 평면도이다.
도 2는 본 발명의 실시 형태와 관련되는 반도체 장치의 단면도이다.
도 3은 도 1 중의 영역 L을 확대한 평면도이다.
도 4는 본 발명의 실시 형태의 제 1 변형예와 관련되는 반도체 장치의 단면도이다.
도 5는 본 발명의 실시 형태의 제 2 변형예와 관련되는 반도체 장치의 평면도이다.
도 6은 본 발명의 실시 형태의 제 3 변형예와 관련되는 반도체 장치의 평면도이다.
도 7은 전제 기술과 관련되는 반도체 장치의 평면도이다.
도 8은 전제 기술과 관련되는 반도체 장치의 단면도이다.
도 9는 도 4 중의 영역 C를 확대한 평면도이다.
도 10은 다이오드의 역 회복시의 전류 파형을 나타내는 도면이다.
<전제 기술>
본 발명의 실시 형태를 설명하기 전에, 본 발명의 전제가 되는 기술에 대하여 설명한다. 도 7은 전제 기술에 있어서의 반도체 장치(즉, RC-IGBT(101))의 평면도이다. 도 8은 도 7 중의 다이오드(102)의 영역과 IGBT(103)의 영역에 걸친 선분 A-B에 있어서의 단면도이다. 도 9는 도 7 중의 영역 C를 확대한 평면도이다.
도 7에 나타내는 바와 같이, RC-IGBT(101)에는, 다이오드(102)와 IGBT(103)가 마련되어 있다. 다이오드(102)와 IGBT(103)의 사이에는, 웰 영역(104)이 마련된다. 웰 영역(104)에는, 다이오드(102)와 IGBT(103)를 분리하기 위한 p 웰(109)이 마련된다. RC-IGBT(101)는, 게이트 패드 영역(105), 종단 영역(106), 내압 유지 영역(107)을 더 구비한다.
도 8에 나타내는 바와 같이, 반도체 기판에는, 다이오드(102)와 IGBT(103)에 공통의 n- 드리프트층(108)이 형성된다. n- 드리프트층(108)의 상면측에 있어서, 다이오드(102)와 IGBT(103)를 분리하도록 p 웰(109)이 형성된다. 또한, 다이오드(102)에 있어서, p 애노드층(110)을 관통하도록 트렌치(111)가 형성되어 있다.
트렌치(111) 내벽에는 산화막(112)을 사이에 두고 도전성의 폴리실리콘(113)이 채워져 있다. 이 트렌치(111)는 내압 특성을 안정시키는 효과가 있다. 또, 트렌치(111)가 형성되지 않는 종래예도 있다.
IGBT(103)에는, n- 드리프트층(108)의 상면측에 있어서 p 베이스층(114)이 형성된다. p 베이스층(114)의 상면에 n+ 이미터층(115) 및 p+ 콘택트층(116)이 형성된다. n+ 이미터층(115)과 p 베이스층(114)을 관통하도록 트렌치(117)가 형성되어 있다.
트렌치(117) 내벽에는 게이트 산화막(118)을 사이에 두고 도전성의 폴리실리콘(119)이 채워져 있고, 이 도전성의 폴리실리콘(119)은 IGBT(103)의 게이트로서의 기능을 갖는다.
다이오드(102)와 IGBT(103)의 경계인 웰 영역(104)은, 다이오드(102)와 IGBT(103)의 전기적 동작을 분리하는 기능을 갖는다. 웰 영역(104)에는, p형 불순물의 깊은 확산층으로 형성된 p 웰(109)이 형성되어 있다. 또한, p 웰상의 개구부(120)에는 p+ 콘택트층(121)이 형성되어 있다.
다이오드(102)의 애노드층(110) 및 트렌치(111), IGBT(103)의 n+ 이미터층(115), p+ 콘택트층(116) 및 트렌치(117), 웰 영역(104)의 p 웰(109)은, 절연막(122)으로 덮여 있다. 절연막(122)에는 개구부(123, 124, 120)가 마련되어 있다.
다이오드(102)의 애노드층(110)은, 개구부(123)를 통해서 이미터 전극(125)과 접속되어 있다. IGBT(103)의 p 베이스층(114), n+ 이미터층(115) 및 p+ 콘택트층(116)은, 개구부(124)를 통해서 이미터 전극(125)과 접속되어 있다. 또한, p 웰(109) 상면측에 형성된 p+ 콘택트층(121)은, 개구부(120)를 통해서 이미터 전극(125)과 접속되어 있다.
또, 다이오드(102)의 애노드층(110)과 이미터 전극(125)의 옴 특성(ohmic property)을 향상시키기 위해, 애노드층(110)과 이미터 전극(125)의 사이에 p+ 콘택트 영역을 형성하더라도 좋다. 또한, 같은 이유로, 애노드층(110)과 이미터 전극(125)의 사이에 배리어 메탈층을 형성하더라도 좋다. 또한, IGBT(103)의 n+ 이미터층(115) 및 p+ 콘택트층(116)과 이미터 전극(125)의 사이에 배리어 메탈층을 형성하더라도 좋다.
다이오드(102)의 바로 아래인 n- 드리프트층(108)의 하면측에는, n 버퍼층(126)과 n+ 캐소드층(127)이 형성되어 있다. IGBT(103)의 바로 아래인 n- 드리프트층(108)의 하면측에는, 다이오드(102)와 공통층인 n 버퍼층(126)과, p+ 콜렉터층(128)이 형성되어 있다.
n+ 캐소드층(127)과 p+ 콜렉터층(128)은, 공통 전극인 콜렉터 전극(129)과 접속되어 있다. 여기서, 콜렉터 전극(129)은 금속의 상호 확산 방지와 옴 특성을 향상시키기 위해, 실리콘측으로부터 차례로, 예컨대 Ti층, Ni층, Au층, 또는 AlSi층, Ti층, Ni층, Au층이 적층되어 형성되어 있다.
다음으로, 도 7 및 도 9에 나타내는 종단 영역(106)을 설명한다. 도 9에 있어서, 편의상 게이트 배선 패턴은 생략하고 있다. 도 7에 나타내는 바와 같이, 종단 영역(106)은 다이오드(102) 및 IGBT(103)의 주위를 둘러싸도록 형성되어 있다. 또한, 웰 영역(104)과 종단 영역(106)은 도 7 중의 영역 C에 있어서 연결되어 있다. 다시 말해, 도 9에 나타내는 바와 같이, 웰 영역(104)의 p 웰(109)이, 종단 영역(106)의 p 웰(131)과 접속된 구조로 되어 있다. 종단 영역(106)에 있어서, 웰 영역(104)과 마찬가지로 옴 특성을 향상시키기 위해 p+ 콘택트층(133)이 형성되어 있다. 종단 영역(106)상에도 절연막(122)이 형성되어 있고, p+ 콘택트층(133)이 이미터 전극(125)과 접속하기 위해 개구부(135)가 마련되어 있다. 종단 영역(106)에 형성된 p 웰(131)에 의해, 다이오드(102) 및 IGBT(103)는 내압 유지 영역(107)과 분리되어 있다.
여기서, 다이오드의 리커버리 특성에 대하여 간단하게 설명한다. 도 10은 다이오드를 온 상태로부터 오프 상태로 전환한 경우의 역 회복시의 전류 파형을 나타내는 도면이다. 다이오드가 온 상태로부터 오프 상태가 될 때에는, n+ 캐소드층으로부터 p 애노드층으로 향해 역방향 전류가 흐른다. 이 역방향 전류의 피크값을 리커버리 전류(Irr)라고 부른다. 이 전류가 에너지 로스가 되기 때문에, 리커버리 전류는 작을 것이 요구된다.
리커버리 전류를 저감하는 수법으로서, p 애노드층의 불순물 농도를 낮추는 것이 일반적이지만, 동시에 옴 특성의 저하나 캐리어 주입 효율의 저하를 일으키는 것에 의해, 순방향 전압 Vf가 높아지는 문제가 있다.
또한, 전제 기술에 있어서, 다이오드(102)와 IGBT(103)를 분리하는 깊은 p 웰(109)은 다이오드의 애노드층으로서도 기능하기 때문에, 이 영역에 의해 리커버리 손실이 증가한다고 하는 문제가 있었다. 이하에서 설명하는 본 발명의 실시 형태는 이상의 문제를 해결한다.
<본 발명의 실시 형태>
도 1은 본 발명의 실시 형태에 있어서의 반도체 장치(즉, RC-IGBT(301))의 평면도이다. 도 2는 도 1 중의 다이오드(302)의 영역과 IGBT(303)의 영역에 걸친 선분 J-K에 있어서의 단면도이다. 도 3은 도 1 중의 영역 L을 확대한 평면도이다. 도 2에 있어서, 기판의 상면을 제 1 주면, 하면을 제 2 주면으로 한다.
도 1에 나타내는 바와 같이, RC-IGBT(301)는, 다이오드(302)와 IGBT(303)가 마련되어 있다. 다이오드(302)와 IGBT(303)의 사이에는, 웰 영역(304)이 마련된다. 웰 영역(304)에는, 다이오드(302)와 IGBT(303)를 분리하기 위한 p 웰(309)이 마련된다. RC-IGBT(301)는, 게이트 패드 영역(305), 종단 영역(306), 내압 유지 영역(307)을 더 구비한다.
도 2에 나타내는 바와 같이, 반도체 기판에는, 다이오드(302)와 IGBT(303)에 공통의 n- 드리프트층(308)이 형성된다. n- 드리프트층(308)의 상면측에 있어서, 다이오드(302)와 IGBT(303)를 분리하도록 p 웰(309)이 형성된다. 또한, 다이오드(302)에 있어서, p 애노드층(310)을 관통하도록 트렌치(311)가 형성되어 있다.
트렌치(311) 내벽에는 산화막(312)을 사이에 두고 도전성의 폴리실리콘(313)이 채워져 있다. 이 트렌치(311)는 내압 특성을 안정시키는 효과가 있다.
IGBT(303)에 있어서, n- 드리프트층(308)의 상면측에 있어서 p 베이스층(314)이 형성된다. p 베이스층(314)의 상면에 n+ 이미터층(315) 및 p+ 콘택트층(316)이 형성된다. n+ 이미터층(315)과 p 베이스층(314)을 관통하도록 트렌치(317)가 형성되어 있다.
트렌치(317) 내벽에는 게이트 산화막(318)을 사이에 두고 도전성의 폴리실리콘(319)이 채워져 있고, 이 도전성의 폴리실리콘(319)은 IGBT(303)의 게이트로서의 기능을 갖는다.
다이오드(302)와 IGBT(303)의 경계인 웰 영역(304)은, 다이오드(302)와 IGBT(303)의 전기적 동작을 분리하는 기능을 갖는다. 웰 영역(304)에는, p형 불순물의 깊은 확산층으로 형성된 p 웰(309)이 형성되어 있다. p 웰(309)상에는 도전성의 폴리실리콘으로 형성된 저항체(351)가 배치되어 있다. p 웰(309)과 저항체(351)는 전기적으로 접속하고 있다.
다이오드(302)의 애노드층(310) 및 트렌치(311), IGBT(303)의 n+ 이미터층(315), p+ 콘택트층(316) 및 트렌치(317), 웰 영역(304)의 p 웰(309)은, 절연막(322)으로 덮여 있다. 절연막(322)에는 개구부(323, 324, 320)가 마련되어 있다.
다이오드(302)의 애노드층(310)은, 개구부(323)를 통해서 이미터 전극(325)과 접속되어 있다. IGBT(303)의 p 베이스층(314), n+ 이미터층(315) 및 p+ 콘택트층(316)은, 개구부(324)를 통해서 이미터 전극(325)과 접속되어 있다. 또한, p 웰(309) 상면측에 형성된 저항체(351)는, 개구부(320)를 통해서 이미터 전극(325)과 접속되어 있다. 도 3에 나타내는 바와 같이, 개구부(320)는 연속적인 슬릿 형상이다.
또, 다이오드(302)의 애노드층(310)과 이미터 전극(325)의 옴 특성을 향상시키기 위해, 애노드층(310)과 이미터 전극(325)의 사이에 p+ 콘택트 영역을 형성하더라도 좋다. 또한, 같은 이유로, 애노드층(310)과 이미터 전극(325)의 사이에 TiN 등으로 배리어 메탈층을 형성하더라도 좋다. 또한, IGBT(303)의 n+ 이미터층(315) 및 p+ 콘택트층(316)과 이미터 전극(325)의 사이에도 TiN 등으로 배리어 메탈층을 형성하더라도 좋다.
다이오드(302)의 바로 아래인 n- 드리프트층(308)의 하면측에는, n 버퍼층(326)과 n+ 캐소드층(327)이 형성되어 있다. IGBT(303)의 바로 아래인 n- 드리프트층(308)의 하면측에는, 다이오드(302)와 공통층인 n 버퍼층(326)과, p+ 콜렉터층(328)이 형성되어 있다.
n+ 캐소드층(327)과 p+ 콜렉터층(328)은, 공통 전극인 콜렉터 전극(329)과 접속되어 있다. 여기서, 콜렉터 전극(329)은 금속의 상호 확산 방지와 옴 특성을 향상시키기 위해, 실리콘측으로부터 차례로, 예컨대 Ti층, Ni층, Au층, 또는 AlSi층, Ti층, Ni층, Au층이 적층되어 형성되어 있다.
다음으로, 도 1 및 도 3에 나타내는 종단 영역(306)을 설명한다. 도 3에 있어서, 편의상 게이트 배선 패턴은 생략하고 있다. 도 3에 나타내는 바와 같이, 종단 영역(306)은 다이오드(302) 및 IGBT(303)의 주위를 둘러싸도록 형성되어 있다. 또한, 웰 영역(304)과 종단 영역(306)은 도 1 중의 영역 L에 있어서 연결되어 있다. 다시 말해, 도 3에 나타내는 바와 같이, 웰 영역(304)의 p 웰(309)이, 종단 영역(306)의 p 웰(331)과 접속된 구조로 되어 있다. 종단 영역(306)에 있어서, 옴 특성을 향상시키기 위해 p+ 콘택트층(333)이 형성되어 있다. 종단 영역(306)상에도 절연막(322)이 형성되어 있고, p+ 콘택트층(333)이 이미터 전극(325)과 접속하기 위해 개구부(335)가 마련되어 있다. 종단 영역(306)에 형성된 p 웰(331)에 의해, 다이오드(302) 및 IGBT(303)는 내압 유지 영역(307)과 분리되어 있다.
또, 본 실시 형태에 있어서 다이오드(302)가 트렌치 구조를 갖고 있지만, 트렌치를 갖지 않는 평면 다이오드에 있어서도 동일한 효과를 나타낸다.
또한, 본 실시 형태에 있어서의 IGBT(303)는 캐리어 스토어층을 갖고 있지 않지만, 캐리어 스토어를 갖는 전하 축적형 트렌치 게이트 바이폴라 트랜지스터에서도 동일한 효과를 나타낸다. 또한, 본 실시 형태에 있어서의 IGBT(303)는 전자 주입 촉진형이더라도 동일한 효과를 나타낸다. 또, 본 실시 형태에 있어서 IGBT(303)는 p+ 콘택트층(316)을 갖고 있지만, p+ 콘택트층(316)이 없더라도 동일한 효과를 나타낸다.
또한, 본 실시 형태에서는 저항체(351)로서 도전성의 폴리실리콘을 이용했지만, 티탄(Ti), 코발트(Co) 등의 금속으로도 동일한 효과를 나타낸다.
또한, 본 실시 형태에서는, n 버퍼층(326)을 갖고 있는 펀치스루형 IGBT로 설명했지만, n 버퍼층(326)을 갖지 않는 논펀치스루형 IGBT에서도 동일한 효과를 나타낸다.
<효과>
본 발명의 실시 형태에 있어서의 반도체 장치(RC-IGBT(301))는, 반도체 기판의 제 1 주면측에 이미터층(n+ 이미터층(315)), 반도체 기판의 제 2 주면측에 콜렉터층(p+ 콜렉터층(328))을 구비하는 절연 게이트형 바이폴라 트랜지스터(IGBT(303))와, 반도체 기판의 제 1 주면측에 애노드층(310), 반도체 기판의 제 2 주면측에 캐소드층(n+ 캐소드층(327))을 구비하는 환류 다이오드(다이오드(302))와, 절연 게이트형 바이폴라 트랜지스터와 환류 다이오드의 경계에 마련되고, 절연 게이트형 바이폴라 트랜지스터와 환류 다이오드를 분리하는 웰 영역(304)과, 이미터층, 애노드층 및 웰 영역(304)에 접속하도록 반도체 기판의 제 1 주면에 형성된 제 1 전극(이미터 전극(325))과, 웰 영역(304)과 제 1 전극의 사이에 마련되는 저항체(351)와, 콜렉터층 및 캐소드층에 접속하도록 반도체 기판의 제 2 주면에 형성된 제 2 전극(콜렉터 전극(329))을 구비한다.
본 실시 형태에 있어서의 반도체 장치(RC-IGBT(301))는, 다이오드(302)와 IGBT(303)를 분리하는 웰 영역(304)에 있어서, p 웰(309)과 이미터 전극(325)의 사이에 저항체(351)를 마련한다. 저항체(351)를 마련하는 것에 의해, 다이오드(302)가 온 상태일 때에 p 웰(309)로부터의 홀 주입이 억제된다. 이것에 의해, 다이오드(302)가 오프되었을 때의 역 회복 전류가 억제된다. 따라서, 동일 기판상에 다이오드(302)와 IGBT(303)를 형성한 RC-IGBT(301)에 있어서, 리커버리 특성을 향상시키는 것이 가능하게 된다.
또한, 본 실시 형태에 있어서의 반도체 장치(RC-IGBT(301))에 있어서, 저항체(351)는 폴리실리콘이다.
따라서, IGBT(303)의 게이트 전극으로서 폴리실리콘을 이용하고 있기 때문에, 저항체(351)로서 동일한 재료인 폴리실리콘을 이용하는 것에 의해, 제조 공정의 복잡화를 억제하는 것이 가능하다. 또한, 폴리실리콘은 전극 재료로서 보급되어 있기 때문에 제조 비용의 증대를 억제하는 것이 가능하다.
또한, 본 실시 형태에 있어서의 반도체 장치(RC-IGBT(301))에 있어서, 저항체(351)는 티탄을 포함하더라도 좋다. 따라서, 저항체(351)를 폴리실리콘 대신에 티탄으로 형성하더라도 동일한 효과를 얻는 것이 가능하다.
또한, 본 실시 형태에 있어서의 반도체 장치(RC-IGBT(301))에 있어서, 저항체(351)는 코발트를 포함하더라도 좋다. 따라서, 저항체(351)를 폴리실리콘 대신에 코발트로 형성하더라도 동일한 효과를 얻는 것이 가능하다.
또한, 본 실시 형태에 있어서의 반도체 장치(RC-IGBT(301))에 있어서, 절연 게이트형 바이폴라 트랜지스터(IGBT(303))는, 전자 주입 촉진형이더라도 좋다. 따라서, IGBT(303)가 IEGT(Injection Enhanced Gate Transistor)이더라도 동일한 효과를 얻는 것이 가능하다.
<본 발명의 실시 형태의 제 1 변형예>
도 4는 제 1 변형예에 있어서의 반도체 장치(RC-IGBT(301A))의 단면도이다. 도 4에 나타내는 바와 같이, 제 1 변형예에 있어서는, IGBT(303)의 p+ 콜렉터층(328)이 다이오드(302)측으로 연장된다. 웰 영역(304)에 있어서의 p 웰(309)은, 평면에서 볼 때 IGBT(303)의 p+ 콜렉터층(328)에 포함된다. 그 외의 구성은 RC-IGBT(301)(도 1로부터 도 3)와 동일하기 때문에 설명을 생략한다.
<효과>
본 발명의 실시 형태의 제 1 변형예에 있어서의 반도체 장치(RC-IGBT(301A))에 있어서, 웰 영역(304)은, 평면에서 볼 때 콜렉터층(p+ 콜렉터층(328))에 포함되도록 콜렉터층(p+ 콜렉터층(328))과 중첩된다. p 웰(309)은 환류 다이오드(다이오드(302))로서 기능한다. 그 때문에, 다이오드(302)가 온일 때에 p 웰(309)로부터 주입된 홀이, 다이오드(302)가 오프일 때에 리커버리 전류의 발생의 요인이 된다. 제 1 변형예에서는, 도 4에 나타내는 바와 같이, p 웰(309)의 바로 아래에 n+ 캐소드층(327) 대신에 p+ 콜렉터층(328)이 연장되어 마련된다. 따라서, 다이오드(302)가 온일 때에, n+ 캐소드층(327)으로부터의 전자의 주입이 억제되기 때문에, p 웰(309) 바로 아래의 캐리어 밀도가 저하된다. 따라서, 다이오드(302)가 오프일 때의 리커버리 전류를 억제하는 것이 가능하다.
<본 발명의 실시 형태의 제 2 변형예>
도 5는 제 2 변형예에 있어서의 반도체 장치(RC-IGBT(301B))의 평면도이다. 제 2 변형예에 있어서는, 종단 영역(306)의 구조를 웰 영역(304)과 동일한 구조로 한다. 다시 말해, 종단 영역(306)에 있어서도, p 웰(331)과 이미터 전극(325)의 사이에 저항체(351)를 마련한다. 그 외의 구성은 RC-IGBT(301)(도 1로부터 도 3)와 동일하기 때문에 설명을 생략한다.
<효과>
본 발명의 실시 형태의 제 2 변형예에 있어서의 반도체 장치(RC-IGBT(301B))는, 절연 게이트형 바이폴라 트랜지스터(IGBT(303)) 및 환류 다이오드(다이오드(302))를 평면에서 볼 때에 둘러싸도록 반도체 기판에 형성되는 종단 영역(306)을 더 구비하고, 제 1 전극(이미터 전극(325))은 종단 영역(306)에도 접속하고 있고, 저항체(351)는, 종단 영역(306)과 제 1 전극의 사이에도 마련된다.
제 2 변형예에 의하면, 저항체(351)가 적용되는 p 웰의 면적이 증가하기 때문에, 리커버리 특성을 보다 향상시키는 것이 가능하다.
<본 발명의 실시 형태의 제 3 변형예>
본 발명의 실시 형태에 있어서의 RC-IGBT(301)에 있어서 p 웰(309)과 저항체(351)를 접속하는 개구부(320)의 형상을 변형한 것이, 제 3 변형예에 있어서의 RC-IGBT(301C)이다. 도 6은 제 3 변형예에 있어서의 반도체 장치(RC-IGBT(301C))의 평면도이다. 도 6에 나타내는 바와 같이, 제 3 변형예에서는, 개구부(320)는 서로 분리된 복수의 개구로 구성된다. 그 외의 구성은 RC-IGBT(301)(도 1로부터 도 3)와 동일하기 때문에 설명을 생략한다.
<효과>
본 발명의 실시 형태의 제 3 변형예에 있어서의 반도체 장치(RC-IGBT(301C))에 있어서, 웰 영역(304)과 제 1 전극(이미터 전극(325))은, 서로 분리된 복수의 개구(개구부(320))를 통해서 접속되어 있고, 복수의 개구의 각각에는 저항체(351)가 마련된다.
따라서, RC-IGBT(301)(도 3)에 있어서의 개구부(320)는 연속적인 슬릿 형상이었지만, 제 3 변형예에서는, 개구부(320)를 서로 분리된 복수의 개구로 한다. 이 구성에 의해, p 웰(309)과 이미터 전극(325)의 사이에 있어서 콘택트 저항이 상승하기 때문에, 리커버리 특성을 보다 향상시키는 것이 가능하다.
또, 본 발명은, 그 발명의 범위 내에 있어서, 실시 형태 및 각 변형예를 자유롭게 조합하거나, 실시 형태 및 각 변형예를 적당하게, 변형, 생략하는 것이 가능하다.

Claims (8)

  1. 반도체 기판의 제 1 주면측에 이미터층, 상기 반도체 기판의 제 2 주면측에 콜렉터층을 구비하는 절연 게이트형 바이폴라 트랜지스터와,
    상기 반도체 기판의 상기 제 1 주면측에 애노드층, 상기 반도체 기판의 상기 제 2 주면측에 캐소드층을 구비하는 환류 다이오드와,
    상기 절연 게이트형 바이폴라 트랜지스터와 상기 환류 다이오드의 경계에 마련되고, 상기 절연 게이트형 바이폴라 트랜지스터와 상기 환류 다이오드를 분리하는 웰 영역과,
    상기 이미터층, 상기 애노드층 및 상기 웰 영역에 접속하도록 상기 반도체 기판의 상기 제 1 주면에 형성된 제 1 전극과,
    상기 웰 영역과 상기 제 1 전극의 사이에 마련되는 저항체와,
    상기 콜렉터층 및 상기 캐소드층에 접속하도록 상기 반도체 기판의 상기 제 2 주면에 형성된 제 2 전극과,
    상기 제 1 전극과 상기 웰 영역 사이에 마련되고, 적어도 하나의 개구를 갖는 절연막
    을 구비하며,
    상기 저항체는 상기 절연막의 상기 개구에 배치되고, 상기 제 1 전극과 상기 웰 영역을 전기적으로 접속하는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 웰 영역은, 평면에서 볼 때 상기 콜렉터층에 포함되도록 상기 콜렉터층과 중첩되는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 절연 게이트형 바이폴라 트랜지스터 및 상기 환류 다이오드를 평면에서 볼 때 둘러싸도록 상기 반도체 기판에 형성되는 종단 영역을 더 구비하고,
    상기 제 1 전극은 상기 종단 영역에도 접속되어 있고,
    상기 저항체는, 상기 종단 영역과 상기 제 1 전극의 사이에도 마련되는
    반도체 장치.
  4. 제 1 항에 있어서,
    상기 적어도 하나의 개구는 복수의 개구를 포함하고,
    상기 웰 영역과 상기 제 1 전극은 서로 분리된 상기 복수의 개구를 통해서 접속되어 있고,
    상기 복수의 개구의 각각에는 상기 저항체가 마련되는
    반도체 장치.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 저항체는 폴리실리콘인 반도체 장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 저항체는 티탄을 포함하는 반도체 장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 저항체는 코발트를 포함하는 반도체 장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 절연 게이트형 바이폴라 트랜지스터는, 전자 주입 촉진형인 반도체 장치.
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