JP5492225B2 - 半導体装置、及びそれを用いた電力変換装置 - Google Patents
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Description
IGBTには、これら電力機器の高効率化のために低損失化が求められており、導通損失やスイッチング損失の低減が要求されている。これらの損失を低減する技術が、特許文献1〜3に開示されている。
しかしながら、図11で示すトレンチゲート型IGBT11においては、IGBTのターンオン時に、電流振動やIGBT402AP(図10)に並列に接続されたダイオード403(図10)に過電圧が発生する問題がある。本現象は以下の理由から生じると考えられる。IGBTがオン状態になるとフローティングp層122(図11)にホールが流れ込み、フローティングp層122の電位が高くなる。この際、ゲート絶縁膜110の容量を介して、ゲート電極109に変位電流が流れ、ゲート電位が持ち上げられる。このため、伝導度変調が加速され、電流振動やIGBT402AP(図10)に並列に接続されたダイオード403(図10)に過電圧が発生するという問題が起こる。
そこで、フローティングp層122の影響によるゲート電位の持ち上がりを抑制するために、特許技術文献2と特許技術文献3に以下のような技術が開示されている。
この開示された手法により、ターンオン時にフローティングp層122にホール電流が流れ込んだ際に、その一部は、フローティングp層122上の容量に充電されるため、フローティングp層122の持ち上がり電位が抑制され、ゲート電極109のゲート電位の持ち上がりが抑制される効果がある。
したがって、図12で示すトレンチゲート構造のIGBT12では、フローティングp層122上の容量を大きくするために、絶縁膜123の膜厚を150nm(1500オングストローム)以下で形成している。しかしながら、特にターンオフ時において、フローティングp層122の電位の持ち上がりが大きくなって、絶縁膜123に大きな電界がかかる。そのため、絶縁膜123の信頼性の低下や、場合によっては絶縁膜123が破壊する問題がある。
この手法により、ターンオン時にフローティングp層105の電位が持ち上がっても、トレンチゲート109との間にn−ドリフト層104を挟んでいるため、間接的に抵抗を介しての影響となり、ゲート電極109のゲート電位の持ち上がりを抑制できる。
しかしながら、図13で示すトレンチゲート型IGBT13では、フローティングp層105をトレンチゲート109から離隔した構造にしているため、トレンチゲート109(ゲート絶縁膜110も含めて)のコーナ部に電界が集中し、IGBTの耐圧が低下する問題がある。
本発明は上記のような課題を解決するためになされたもので、その目的は、短絡時などに流れる過電流を抑制しつつ、低損失、低ノイズ(低電位変位、低電流振動)であり、かつ素子の破壊耐量の高いIGBTを提供することである。
すなわち、半導体基板に、第1導電型の第1半導体層と、第2導電型の第2半導体層と、前記第2半導体層のキャリア濃度より低いキャリア濃度を有する第2導電型の第3半導体層と、第1絶縁膜とが、前記第1半導体層及び前記第3半導体層の間に前記第2半導体層が位置するように、かつ、前記第2半導体層及び前記第1絶縁膜の間に前記第3半導体層が位置するように、各層が法線方向に積層された半導体装置であって、前記第3半導体層は、相互の間隔が、少なくとも広狭2種類の間隔となるように配置された、トレンチ構造を有する複数の絶縁ゲートを備え、前記絶縁ゲートは、それぞれの周囲に第2絶縁膜を備え、狭い間隔で配置された前記絶縁ゲート同士の間には、第1導電型の第4半導体層と、第2導電型の第5半導体層とを、前記第4半導体層の一面側が前記第3半導体層に隣接するように、前記第4半導体層の他面側が前記第5半導体層に隣接するように備え、広い間隔で配置された前記絶縁ゲート同士の間には、前記第3半導体層の一部を介在させることで前記絶縁ゲートとは離間され、かつ、前記第1絶縁膜と隣接された第1導電型の第6半導体層を備え、さらに、前記第6半導体層に対応した位置、かつ、当該第6半導体層に平行に、かつ、前記第1絶縁膜により前記第6半導体層から絶縁される第1導電体層と、前記第4半導体層と前記第5半導体層と前記第1導電体層とに電気的に接続する第1電極と、前記第1半導体層における前記第2半導体層とは逆側の面に電気的に接続する第2電極と、前記絶縁ゲートと電気的に接続する第3電極と、を備えた。
(半導体装置の第1の実施形態)
図1は、本発明の半導体装置としての第1の実施形態であるトレンチゲート型IGBT1の構造を示す断面図である。図1はシリコン基板(半導体基板)を基にして、IGBTを形成している様子を示している。シリコン基板は薄いウェハー状であって、表面と裏面(一対の表面)にIGBTを構成する各素子構造を形成する。
図1において、IGBT1としての基本動作をする構成は、pコレクタ層(第1半導体層)102、nバッファ層(第2半導体層)103、n−ドリフト層(第3半導体層)104、pチャネル層(第4半導体層)106、ゲート電極109、nエミッタ層(第5半導体層)107である。なお、ゲート電極109はトレンチ構造として深く掘った縦穴のなかに設けるのでトレンチゲート109と表すこともある。
以上において、pコレクタ層102、nバッファ層103は、シリコン基板の裏面近くの領域に形成される。また、pチャネル層106、ゲート電極109、nエミッタ層107は、シリコン基板の他の一面である表面近くの領域に形成される。また、n−ドリフト層104は、シリコン基板の裏面と表面の間に主として形成される。なお、表面か裏面かは相対的なものであり、以上においては便宜的に前記のように表したにすぎない。
また、ゲート電極109に正極性の電位を与えた場合には、MOSFETとして作用し、pチャネル層106には電子が誘起され、pチャネル層106にはn型に反転したチャネル領域が形成される。するとnエミッタ層107はn型に反転したチャネル領域(pチャネル層106)106、n−ドリフト層104、nバッファ層103へと、n型半導体素子が連続して、電気的に導通し、さらにpコレクタ層102との間で順方向のpnダイオードが構成されるので、電流が流れて、オン(ON)状態となる。なお、ゲート電極109に与える正極性の電位を変えることによって、IGBT1に流れる電流量が変わる。
また、ゲート絶縁膜110をゲート電極109の周囲に設けて、ゲート電極109をn−ドリフト層104とpチャネル層106とから電気的に絶縁する。また、pチャネル層106よりも不純物濃度の高いpコンタクト層108を設けて、エミッタ電極114の電位をpコンタクト層108を経由してpチャネル層106に与える。なお、このpコンタクト層108は必須の構成要素ではないが、設けた方がエミッタ電極114とpチャネル層106間のコンタクトが良好になりIGBT1としての特性を向上させる。
前記したフローティングp層105は、ゲート電極109とゲート電極109Bの間にあって、ゲート電極109とゲート電極109Bとの間にあるn−ドリフト層104に、ゲート電極109やゲート電極109Bでは制御不能となる電流が流れないようにしている。なお、電流による素子破壊は、素子の一部に電流が集中して起こる破壊や、大電流が流れることによる熱破壊等がある。
膜厚が厚い絶縁膜111を備えることで、ターンオフ時にフローティングp層105の電位が持ち上がっても、絶縁膜111にかかる電界を小さくできて、絶縁膜111の信頼性の低下や破壊を抑制することができる。
なお、絶縁膜111は、トレンチゲート109、109Bのゲート絶縁膜110と別の酸化膜形成工程で行われる(従来例では同じ製造工程)ので絶縁膜111の膜厚をトレンチゲート109、109Bのゲート絶縁膜110より、前記したように充分に厚く形成できる。しかしながら、この膜厚が厚い絶縁膜111は、周辺構造等で用いる層間膜の形成と同時に形成することができるので、新たな製造工程を追加する必要はない。したがって、これによる製造コストの増加はない。
本実施形態では、フローティングp層105上の絶縁膜111の膜厚を厚くしたことと、多結晶シリコン112をn−ドリフト層104の上部にまで設けることで、絶縁膜の信頼性や耐圧を確保しつつ、低ノイズで低損失なIGBT1を提供することができる。
図2は、本発明の半導体装置としての第2の実施形態であるトレンチゲート型IGBT2の構造を示す断面図である。
図2において、IGBT2としての基本動作をする構成として、pコレクタ層102、nバッファ層103、n−ドリフト層104、pチャネル層106、ゲート電極109、nエミッタ層107が設けられている。
また、これらを実用的なIGBT2の素子として使用するために、コレクタ電極100、コレクタ端子101、エミッタ電極114、エミッタ端子116、ゲート配線電極127、ゲート端子115、ゲート絶縁膜110、pコンタクト層108、絶縁膜113が設けられている。
また、低ノイズ化と耐圧確保のために、フローティングp層105、絶縁膜111、多結晶シリコン112が設けられている。
以上については、図1の構造とほぼ同じ構成であるので、共通のものについての説明は省略する。
なお、この深いフローティングp層117は、周辺領域で用いる深いウエル層を製作する工程を用いて形成することができるので、新たな製造工程を追加する必要はなく、これによる製造コストの増加はない。
図3は、本発明の半導体装置としての第3の実施形態であるトレンチゲート型IGBT3の構造を示す断面図である。
図3において、IGBT3としての基本動作をする構成として、pコレクタ層102、nバッファ層103、n−ドリフト層104、pチャネル層106、ゲート電極109、nエミッタ層107が設けられている。
また、これらを実用的なIGBT3の素子として使用するために、コレクタ電極100、コレクタ端子101、エミッタ電極114、エミッタ端子116、ゲート配線電極127、ゲート端子115、ゲート絶縁膜110、pコンタクト層108、絶縁膜113が設けられている。
また、低ノイズ化と耐圧確保のために、フローティングp層105、絶縁膜111、多結晶シリコン112が設けられている。
以上については、図1の構造とほぼ同じ構成であるので、共通のものについての説明は省略する。
本実施形態の構造の特徴は、フローティングp層105とエミッタ端子116とを、抵抗301を介して接続している点である。
フローティングp層105とエミッタ端子116を接続することで、フローティングp層105の電位が持ち上がるのを抑制し、IGBT3のターンオン時の電流振動やIGBT3に並列に接続されたダイオード(例えば図10におけるIGBT402APとダイオード403の関係)の過電圧を抑制することができる。
抵抗301は、その抵抗値が小さすぎるとフローティングp層105に流れ込んだホールがエミッタ端子116に抜けてしまい、フローティングp層105を設けたことによる、オン電圧の低減効果が薄れてしまうため、ある程度の大きさ(100Ω以上)を持つことが望ましい。また、抵抗301は、フローティングp層105の拡散抵抗や多結晶シリコン等の半導体装置(IGBT3)に内蔵される抵抗手段で作製することができる。さらに場合によっては、抵抗301を外付け抵抗とすることもできる。
さらに、図5は図4でのB−B’での断面構造、図6は図4でのC−C’での断面構造を示すものである。また、図4でのA−A’での断面構造は図3である。
図4において、n−ドリフト層104、フローティングp層105、pチャネル層106、nエミッタ層107、ゲート電極109、ゲート絶縁膜110、多結晶シリコン112は図1、図3の断面図に対応している。
また、図4で示す、コンタクト203を設けることで、フローティングp層105とエミッタ電極を接続している。これを用いて、コンタクト203(図4、図5)を断続的に複数個にして設け、それらの間隔を変えることで、抵抗301の実質的な抵抗値を容易に変更できる。
図7は、本発明の半導体装置としての第4の実施形態であるトレンチゲート型IGBT4の構造を示す断面図である。
図7において、IGBT4としての基本動作をする構成として、pコレクタ層102、nバッファ層103、n−ドリフト層104、pチャネル層106、ゲート電極109、nエミッタ層107が設けられている。
また、これらを実用的なIGBT4の素子として使用するために、コレクタ電極100、コレクタ端子101、エミッタ電極114、エミッタ端子116、ゲート配線電極127、ゲート端子115、ゲート絶縁膜110、pコンタクト層108、絶縁膜113が設けられている。
また、低ノイズ化と耐圧確保のために、フローティングp層105、絶縁膜111、多結晶シリコン112が設けられている。
以上については、図1の構造とほぼ同じ構成であるので、共通のものについての説明は省略する。
このn電荷障壁層124は、nエミッタ層107(エミッタ電極114)に流れ込むホールにとって、障壁となるためnエミッタ層107近傍でのホール濃度が増加し、その周囲に電子を誘引するため、IGBT4のさらなるオン電圧の低減が可能となる。
図8は、本発明の半導体装置としての第5の実施形態であるトレンチゲート型IGBT5の構造を示す断面図である。
図8において、IGBT5としての基本動作をする構成として、pコレクタ層102、nバッファ層103、n−ドリフト層104、pチャネル層106、ゲート電極109、nエミッタ層107が設けられている。
また、これらを実用的なIGBT5の素子として使用するために、コレクタ電極100、コレクタ端子101、エミッタ電極114、エミッタ端子116、ゲート配線電極127、ゲート端子115、ゲート絶縁膜110、pコンタクト層108、絶縁膜113が設けられている。
また、低ノイズ化と耐圧確保のために、フローティングp層105、絶縁膜111、多結晶シリコン112が設けられている。
また、オン電圧の低減のために、n電荷障壁層124が設けられている。
以上については、図7の構造とほぼ同じ構成であるので、共通のものについての説明は省略する。
本発明の第5の実施形態で示す図8のp層125を追加することで、n電荷障壁層124での電界強度が緩和され、n電荷障壁層124のキャリア濃度を高くしても耐圧が保持できるので、IGBT5として、さらなるオン電圧の低減が可能となる。
なお、IGBT5としてのオン電圧はバイポーラトランジスタ、つまり電流で決まるので、MOSFETのチャネル(pチャネル層106)にp層125を追加したこと自体によるIGBT5のオン電圧の増加はない。
図9は、本発明の半導体装置としての第6の実施形態であるトレンチゲート型IGBT6の構造を示す断面図である。
図9において、IGBT6としてのpコレクタ層120、nバッファ層121が、図1の第1の実施形態とは異なり、nエミッタ層107(107B、107C)とシリコン基板の同じ表面側に形成されている。本実施形態の構造の特徴は、縦型構造であった実施形態1の構造を横型構造に再構成した点である。
IGBT6としての基本動作をする構成は、pコレクタ層120、nバッファ層121、n−ドリフト層104、pチャネル層106(106B)、ゲート電極109(109B、109C)、nエミッタ層107(107B、107C)である。
また、シリコン基板126の法線方向に隣接して、酸化膜からなる絶縁層123がある。絶縁層123でn−ドリフト層104をシリコン基板126とから絶縁隔離し、また、シリコン基板126が支持基板として、半導体装置6を支持している。
図10は本発明の電力変換装置における実施形態の構成を示す回路図である。
図10は直流電力を3相の交流電力に変換するインバータ(電力変換)の回路図を示している。
入力端子404と入力端子405の間に直流電圧(直流電力)が加えられている。IGBT402APのコレクタは端子404に接続され、エミッタはIGBT402ANのコレクタに接続され、IGBT402ANのエミッタは入力端子405に接続されている。IGBT402APとIGBT402ANとには、それぞれのエミッタ、コレクタ間にそれぞれダイオード403が並列に接続されている。IGBT402APとIGBT402ANのそれぞれのゲートは、それぞれゲート駆動回路401AP、ゲート駆動回路401ANによって駆動制御されている。IGBT402APのエミッタとIGBT402ANのコレクタの接続点は出力端子406に接続されている。
IGBT402BPのコレクタは端子404に接続され、エミッタはIGBT402BNのコレクタに接続され、IGBT402BNのエミッタは入力端子405に接続されている。IGBT402BPとIGBT402BNとには、それぞれのエミッタ、コレクタ間にそれぞれダイオード403が並列に接続されている。IGBT402BPとIGBT402BNのそれぞれのゲートは、それぞれゲート駆動回路401BP、ゲート駆動回路401BNによって駆動制御されている。IGBT402BPのエミッタとIGBT402BNのコレクタの接続点は出力端子407に接続されている。
IGBT402CPのコレクタは端子404に接続され、エミッタはIGBT402CNのコレクタに接続され、IGBT402CNのエミッタは入力端子405に接続されている。IGBT402CPとIGBT402CNとには、それぞれのエミッタ、コレクタ間にそれぞれダイオード403が並列に接続されている。IGBT402CPとIGBT402CNのそれぞれのゲートは、それぞれゲート駆動回路401CP、ゲート駆動回路401CNによって駆動制御されている。IGBT402CPのエミッタとIGBT402CNのコレクタの接続点は出力端子408に接続されている。
出力端子406、407、408には3相の交流負荷(主として電動機)を駆動するのに適切な電位が組み合わせとして出力される。これらの制御はゲート駆動回路401AP、401AN、401BP、401BN、401CP、401CNが連携して行う。これらの制御によって、出力端子406、407、408には組み合わせとして、3相の交流負荷(主として電動機)を任意の周波数と電圧で駆動する出力電圧(出力電力)が得られる。
図10の本発明の電力変換装置における実施形態の特徴は、インバータ回路において、本発明の第1から第6の実施形態のいずれかのIGBTを備えた点である。本実施形態で説明したIGBTを電力変換装置に適用することで、電力変換装置の低損失化と高信頼化が実現できる。
なお、本発明の電力変換装置における実施形態としてインバータ回路について説明したが、本発明の実施形態であるIGBTをコンバータやチョッパ等のその他の電力変換装置に用いれば、低損失化と高信頼化において同様の効果が得られる。
100 コレクタ電極、第2電極
101 コレクタ端子
102、120 pコレクタ層、第1半導体層
103、121 nバッファ層、第2半導体層
104 n−ドリフト層、第3半導体層
105、105C、117、122 フローティングp層、第6半導体層
106 pチャネル層、第4半導体層
107、107B、107C nエミッタ層、第5半導体層
108、108B pコンタクト層
109、109A、109B、109C ゲート電極、トレンチゲート、絶縁ゲート
110、110A、110B ゲート絶縁膜、第2絶縁膜
111、123 絶縁膜、第1絶縁膜
112、112C 多結晶シリコン、第1導電体層
113 絶縁膜
114、118 エミッタ電極、第1電極
115 ゲート端子
116、119 エミッタ端子
124 n電荷障壁層、第7半導体層
125 p層、第8半導体層
126 シリコン基板、半導体基板
127 ゲート配線電極、第3電極
201、202、203 コンタクト
301 抵抗、抵抗手段
401AP、401AN、401BP、401BN、401CP、401CN ゲート駆動回路
402AP、402AN、402BP、402BN、402CP、402CN IGBT、半導体装置
403 ダイオード
404、405 入力端子
406、407、408 出力端子
Claims (12)
- 半導体基板に、第1導電型の第1半導体層と、第2導電型の第2半導体層と、前記第2半導体層のキャリア濃度より低いキャリア濃度を有する第2導電型の第3半導体層と、第1絶縁膜とが、前記第1半導体層及び前記第3半導体層の間に前記第2半導体層が位置するように、かつ、前記第2半導体層及び前記第1絶縁膜の間に前記第3半導体層が位置するように、各層が法線方向に積層された半導体装置であって、
前記第3半導体層は、相互の間隔が、少なくとも広狭2種類の間隔となるように配置された、トレンチ構造を有する複数の絶縁ゲートを備え、
前記絶縁ゲートは、それぞれの周囲に第2絶縁膜を備え、
狭い間隔で配置された前記絶縁ゲート同士の間には、第1導電型の第4半導体層と、第2導電型の第5半導体層とを、前記第4半導体層の一面側が前記第3半導体層に隣接するように、前記第4半導体層の他面側が前記第5半導体層に隣接するように備え、
広い間隔で配置された前記絶縁ゲート同士の間には、前記第3半導体層の一部を介在させることで前記絶縁ゲートとは離間され、かつ、前記第1絶縁膜と隣接された第1導電型の第6半導体層を備え、
さらに、
前記第6半導体層に対応した位置、かつ、当該第6半導体層に平行に、かつ、前記第1絶縁膜により前記第6半導体層から絶縁される第1導電体層と、
前記第4半導体層と前記第5半導体層と前記第1導電体層とに電気的に接続する第1電極と、
前記第1半導体層における前記第2半導体層とは逆側の面に電気的に接続する第2電極と、
前記絶縁ゲートと電気的に接続する第3電極と、
を備えることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、前記第1導電体層は多結晶シリコンからなることを特徴とする半導体装置。
- 請求項1または請求項2に記載の半導体装置において、前記第1絶縁膜は前記第2絶縁膜よりも厚いことを特徴とする半導体装置。
- 請求項1乃至請求項3のいずれか一項に記載の半導体装置において、前記第1絶縁膜の厚さが300nm以上であることを特徴とする半導体装置。
- 請求項1または請求項2に記載の半導体装置において、前記第1導電体層が前記第6半導体層と前記絶縁ゲートとの間まで延在していることを特徴とする半導体装置。
- 請求項1乃至請求項5のいずれか一項に記載の半導体装置において、前記第6半導体層が、前記第4半導体層よりも深いことを特徴とする半導体装置。
- 請求項1乃至請求項6のいずれか一項に記載の半導体装置において、前記第6半導体層が抵抗手段を介して前記第1電極に電気的に接続されていることを特徴とする半導体装置。
- 請求項7に記載の半導体装置において、前記抵抗手段が前記第6半導体層を用いて形成されていることを特徴とする半導体装置。
- 請求項1乃至請求項8のいずれか一項に記載の半導体装置において、前記第3半導体層と前記第4半導体層との間に、第2導電型の第7半導体層を備えていることを特徴とする半導体装置。
- 請求項9に記載の半導体装置において、前記第3半導体層と前記第7半導体層との間に、第1導電型の第8半導体層を備えていることを特徴とする半導体装置。
- 半導体基板の表面に設けられた第1導電型の第1半導体層と、
前記第1半導体層の法線方向、及び水平方向で隣接する第2導電型の第2半導体層と、
前記第2半導体層と法線方向、及び水平方向で隣接し、前記第2半導体層のキャリア濃度より低いキャリア濃度を有する第2導電型の第3半導体層と、を備え、
さらに、
前記第3半導体層は、相互の間隔が、少なくとも広狭2種類の間隔となるように配置された、トレンチ構造を有する複数の絶縁ゲートを備え、
前記絶縁ゲートは、それぞれの周囲に第2絶縁膜を備え、
狭い間隔で配置された前記絶縁ゲート同士の間には、第1導電型の第4半導体層と、第2導電型の第5半導体層とを、前記第4半導体層の一面側が前記第3半導体層に隣接するように、前記第4半導体層の他面側が前記第5半導体層に隣接するように備え、
広い間隔で配置された前記絶縁ゲート同士の間には、前記第3半導体層の一部を介在させることで前記絶縁ゲートとは離間された第1導電型の第6半導体層を備え、
さらに、
前記第6半導体層に対応した位置、かつ、当該第6半導体層に平行に、かつ、第1絶縁膜により前記第6半導体層から絶縁される第1導電体層と、
前記第4半導体層と前記第5半導体層と前記第1導電体層とに電気的に接続する第1電極と、
前記第1半導体層と電気的に接続する第2電極と、
前記絶縁ゲートと電気的に接続する第3電極と、
を備えていることを特徴とする半導体装置。 - 直流電力を交流電力に変換する電力変換装置において、
請求項1乃至請求項11のいずれか一項に記載の半導体装置を、用いたことを特徴とする電力変換装置。
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