WO2014054162A1 - 半導体装置およびそれを用いた電力変換装置 - Google Patents

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貴之 橋本
森　睦宏
昌弘 増永
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株式会社 日立製作所
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Definitions

  • the present invention relates to a semiconductor device and a power conversion device using the semiconductor device, and more particularly to a semiconductor switching element widely used from a low power device such as an air conditioner or a microwave oven to a high power device such as an inverter of a railway or a steelworks.
  • the present invention relates to a suitable semiconductor device and a power conversion device using the same.
  • a double gate type semiconductor switching element having two gate electrodes As a technique for reducing conduction loss and switching loss of a semiconductor switching element, a double gate type semiconductor switching element having two gate electrodes has been proposed (see, for example, Non-Patent Document 1 and Patent Document 1).
  • a double gate type semiconductor switching element both a conduction loss and a switching loss are reduced by switching a IGBT operation mode and a thyristor operation mode by applying a control signal to one gate electrode.
  • Short-circuiting means that when the output terminal of a semiconductor switching element such as an IGBT is grounded and short-circuited with the potential of the power supply terminal, the voltage of the power supply is applied to the semiconductor switching element, and the gate voltage from the gate circuit is applied to the semiconductor switching element. In this state, a saturation current limited by The saturation current is 5 to 10 times the rated current of the semiconductor switching element, and the power converter determines that the current is an overcurrent and cuts off the current after a predetermined time.
  • the semiconductor switching element needs to prevent the parasitic thyristor built in the semiconductor switching element from being latched up while withstanding the Joule heat generated by the power supply voltage and the saturation current for a predetermined time.
  • the short-circuit withstand capability can be indicated by the time until breakdown when a short-circuit current is passed through the semiconductor switching element (see, for example, JP-A-2003-347549).
  • FIG. 5 shows output characteristics of the above-described double gate type semiconductor switching element.
  • the double-gate semiconductor switching element can switch between a thyristor mode and an IGBT mode by controlling the MOS gate.
  • the semiconductor switching element when the semiconductor switching element is in a conducting state, the conduction loss is reduced by setting the thyristor mode, and when the semiconductor switching element is turned off, the switching loss is reduced by setting the IGBT mode.
  • the inventor examined the short-circuit tolerance of such a double gate type semiconductor switching element, and found that the parasitic thyristor is easy to operate and it is difficult to ensure a desired short-circuit tolerance.
  • the parasitic thyristor is difficult to latch up, but is short-circuited (collector voltage is It was found that the parasitic thyristor easily latched up at 100 V or higher and the collector current of 1000 A or higher.
  • the present invention has been made in consideration of the above-described problems, and an object thereof is to improve the short-circuit tolerance of a double gate type semiconductor switching element.
  • a double gate type semiconductor device has a current saturation characteristic in a short-circuited state even though it has a thyristor portion. Furthermore, one aspect of the semiconductor device according to the present invention is a first conductivity type first emitter layer, a second conductivity type drift layer adjacent to the first emitter layer, and the first conductivity type adjacent to the drift layer.
  • Type channel layer a second emitter layer of the second conductivity type adjacent to the channel layer, a collector electrode electrically connected to the first emitter layer, and electrically connected to the second emitter layer
  • An emitter electrode a first trench gate electrode for controlling on and off of a current flowing between the collector electrode and the emitter electrode, and a second trench gate electrode for controlling a turn-off loss.
  • a thyristor portion including the first emitter layer, the drift layer, the channel layer, and the second emitter layer, and the current has a saturation characteristic in a short-circuit state.
  • the first conductivity type and the second conductivity type are either so-called p-type or n-type, and are opposite to each other.
  • a more specific aspect for providing a saturation current characteristic is that a transistor portion including the first emitter layer, the drift layer, and the channel layer has a first current gain, and the first emitter A transistor portion comprising a layer, the channel layer, and the second emitter layer has a second current gain, and the sum of the first current gain and the second current gain is 1 Is also small.
  • the off-gate voltage signal is applied to the second trench gate electrode before the off-gate voltage signal is applied to the first trench gate electrode.
  • the amount of accumulated carriers in the semiconductor device at the time of turn-off is reduced, so that turn-off loss can be reduced.
  • FIG. 1 is a cross-sectional view of a semiconductor device according to a first embodiment of the present invention.
  • Sectional drawing of the semiconductor device which is the 8th Example of this invention Sectional drawing of the semiconductor device which is the 9th Example of this invention.
  • FIG. 4 is a circuit diagram of a gate drive circuit that outputs the gate voltage of FIG. 3.
  • FIG. 1 is a sectional view of a semiconductor device according to a first embodiment of the present invention.
  • This embodiment is a double gate type semiconductor switching element, which includes a p-type emitter layer 4, an n-type drift layer 1 (n ⁇ ) adjacent to the p-type emitter layer 4, and a p-type channel adjacent to the n-type drift layer 1.
  • An n-type emitter layer 3 adjacent to the layer 2 and the p-type channel layer 2 is provided.
  • the p-type emitter layer 4, the n-type drift layer 1 (n ⁇ ), the p-type channel layer 2 and the n-type emitter layer 3 are all made of single crystal silicon and constitute a pnpn structure, that is, a parasitic thyristor.
  • a trench 50 reaching the n-type drift layer 1 through the p-type channel layer 2 is formed from the surface of the n-type emitter layer 3.
  • a first trench gate electrode 6 and a second trench gate electrode 13 are provided in the trench 50 via a gate insulating film 5 (for example, a silicon oxide film). The first trench gate electrode 6 and the second trench gate electrode 13 are separated from each other, and a different gate voltage signal can be applied to each trench gate electrode.
  • the collector electrode 8 and the emitter electrode 7 are electrically connected to the p-type emitter layer 4 and the n-type emitter layer 3 by ohmic contact, respectively.
  • the emitter electrode 7 is connected only to the n-type emitter layer 3, but a short-circuit emitter structure in which the emitter electrode 7 is partially connected to the p-channel layer 2 may be used.
  • “n ⁇ ” indicates that the impurity concentration is relatively lower than “p, n”
  • reference numeral 20 indicates a silicon width x between the first trench gate electrode 6 and the second trench gate electrode 13. Indicates.
  • the p-type channel layer 2 and the n-type emitter layer 3 are located between the first trench gate electrode 6 and the second trench gate electrode 13.
  • the first trench gate electrode 6 forms an n-type inversion layer in the p-type channel layer 2 and controls the collector current on and off.
  • the second trench gate electrode 13 forms a p-type inversion layer in the n-type emitter layer 3, reduces the total amount of holes accumulated in the n-type drift layer 1, and controls turn-off loss.
  • the thyristor structure composed of the p-type emitter layer 4, the n-type drift layer 1, the p-type channel layer 2 and the n-type emitter layer 3 is difficult to latch up in a short circuit state.
  • the grounded base current amplification factor ⁇ npn of the npn transistor including the n-type emitter layer 3, the p-type channel layer 2, and the n-type drift layer 1, the p-type channel layer 2, the n-type drift layer 1, and the p-type emitter layer.
  • the sum ( ⁇ npn + ⁇ pnp ) of the current amplification factor ⁇ pnp of the grounded base of the pnp transistor consisting of 4 is set to a value smaller than 1 ( ⁇ npn + ⁇ pnp ⁇ 1).
  • FIG. 3 shows the waveform of the gate voltage signal applied to the first trench gate electrode 6 and the second trench gate electrode 13 in this embodiment.
  • the first gate voltage signal G1 applied to the first trench gate electrode 6 is set to a positive voltage with respect to the potential of the emitter electrode 7 and applied to the second trench gate electrode 13.
  • the second gate voltage signal G2 is set to a positive voltage or the same potential as the emitter electrode 7 (the ground potential Gnd in FIG. 3).
  • the thyristor structure since the thyristor structure does not latch up in the conductive state (ON), the first gate voltage signal G1 is held at a positive voltage (ON gate), and the second gate voltage signal G2 is held at the positive voltage or the emitter electrode 7. Hold at the same potential.
  • the on-voltage in the conductive state can be reduced by having the thyristor structure.
  • the second gate voltage signal G2 applied to the second trench gate electrode 13 is negative with respect to the potential of the emitter electrode 7.
  • FIG. 12 is a block diagram of a drive circuit that outputs the gate voltage signal shown in FIG. Since there is no circuit symbol for the semiconductor switching element 30 of this embodiment, in FIG. 3, for convenience, the IGBT 31 controlled by the first trench gate electrode 6 is connected in series to the second trench gate electrode.
  • the drive circuit 37 includes a buffer circuit 33 that outputs a first gate voltage signal 38 to the first trench gate electrode 6, a buffer circuit 34 that outputs a second gate voltage signal 39 to the second trench gate electrode 13, a buffer circuit 33, and a buffer A control circuit 35 that outputs a drive signal to the circuit 34 is included.
  • the control circuit 35 outputs a drive signal based on a control signal input from a microcomputer (abbreviated as “microcomputer” in the drawing) 36.
  • the variable resistor 32 represents that the amount of accumulated holes is controlled by the second gate voltage signal. The time difference between the OFF signal of the first gate voltage signal and the second gate voltage signal at the time of turn-off shown in FIG.
  • the n-type impurity concentration of the n-type emitter layer 3 is reduced.
  • the peak value of the impurity concentration of the n-type emitter layer 3 is 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the peak value of the p-type impurity concentration of the p-type emitter layer 4 is 1 ⁇ 10 18 cm ⁇ 3 or less. .
  • the peak value of the impurity concentration of the n-type emitter layer 3 or the p-type emitter layer 4 or both is 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the impurity concentration of the base layer of the transistor section described above is increased in order to reduce the current amplification factor ( ⁇ npn , ⁇ pnp ).
  • the n-type drift layer 1 serving as the base of the pnp transistor when the n-type impurity concentration is increased, the breakdown voltage of the switching device is lowered.
  • the p-type channel layer 2 serving as the base of the npn transistor hardly affects the breakdown voltage even if the p-type impurity concentration is increased, ⁇ npn is reduced by increasing the concentration of the p-type channel layer 2. .
  • the peak value of the p-type impurity concentration of the p-type channel layer 2 should be 1 ⁇ 10 18 cm ⁇ 3 or more. desirable.
  • FIG. 4 shows the relationship between the semiconductor layer width, that is, the silicon width x (20 in FIG. 1) and the on-voltage. As the silicon width x decreases, the on-voltage decreases. By setting the silicon width x to 1 ⁇ m or less, it is possible to obtain an ON voltage of 1.5 V or less, which is lower than the conventional IGBT.
  • the positions of the upper end and the lower end of the first trench gate electrode 6 and the second trench gate electrode 13 are equal.
  • the main function of the first trench gate electrode 6 is to apply a positive voltage to the first trench gate electrode 6, thereby forming an n-type inversion layer at the interface of the p-type channel layer 2. ON / OFF control.
  • the main function of the second trench gate electrode 13 is to apply a negative voltage to the second trench gate electrode 13, thereby forming a p-type inversion layer on the surface of the n-type emitter layer 3. Is to control the turn-off loss. Therefore, the shapes of the first trench gate electrode 6 and the second trench gate electrode 13 for satisfying the above function are as follows.
  • FIG. 2 shows an example of the structure of a trench gate electrode that satisfies the conditions (1) and (2).
  • the upper end of the first trench gate electrode 6 is located between the upper end and the lower end of the n-type emitter layer 3, and as in the embodiment of FIG.
  • FIG. 6 is a sectional view of a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 7 is a sectional view of a semiconductor device according to a seventh embodiment of the present invention.
  • a p layer 11 in contact with the gate insulating film 5 on the second trench gate electrode 13 side is provided in the n-type emitter layer 3.
  • the p layer 11 is electrically connected to the emitter electrode 7 by ohmic contact.
  • the upper ends of the first trench gate electrode 6 and the second trench gate electrode 13 are located between the upper end and the lower end of the n-type emitter layer 3, and the first trench gate electrode 6 and the second trench gate electrode 13 The lower end is located between the upper end and the lower end of the n-type drift layer 1.
  • the upper end of the second trench gate electrode 13 is located below the upper end of the n emitter layer 3, but since the p layer 11 is provided, a negative voltage is applied to the second gate. At this time, holes are discharged to the emitter electrode 7 through the p channel layer 2, the inversion layer formed on the surface of the n emitter layer 3 sandwiched between the p channel layer 2 and the p layer 11 and the p layer 11.
  • the upper ends of these trench gate electrodes can be separated from the emitter electrode 7 while maintaining the functions of the first and second trench gate electrodes. This prevents a short circuit failure between the emitter electrode 7 and the first and second trench gate electrodes, thereby improving the reliability of the semiconductor device.
  • the current amplification factor ⁇ npn of the npn transistor including the n-type emitter layer 3, the p-type channel layer 2, and the n-type drift layer 1 can be suppressed.
  • FIG. 8 is a sectional view of a semiconductor device according to an eighth embodiment of the present invention.
  • the p layer 11 is provided on the second trench gate electrode 13 side in the n-type emitter layer 3 and the first trench gate electrode 6 in the n-type emitter layer 3 as in the embodiment of FIG.
  • a p layer 11 in contact with the gate insulating film 5 is also provided on the side.
  • FIG. 9 is a sectional view of a semiconductor device according to the ninth embodiment of the present invention.
  • the back surface that is, the pn junction on the collector electrode 8 side is composed of the p-type emitter layer 4 and the n-type drift layer 1.
  • an n buffer layer 14 having an impurity concentration higher than that of the n type drift layer 1 is provided between the n type drift layer 1 and the p type emitter layer 4, and the pn junction on the back surface is p It comprises a type emitter layer 4 and an n buffer layer 14.
  • This embodiment is a so-called punch-through type in which a depletion layer extending into the n-type drift layer 1 from the junction of the p-type channel layer 2 and the n-type drift layer 1 reaches the n buffer layer 14 in the voltage blocking state. Therefore, since the thickness of the n-type drift layer 1 can be reduced, the on-voltage can be reduced while ensuring the short-circuit tolerance. (Example 10) FIG.
  • the power converter includes a three-phase inverter circuit for driving a motor.
  • the three-phase inverter circuit of this embodiment includes a pair of DC terminals (900, 901) and the same number as the total number of alternating currents, that is, three AC terminals (910, 911, 912).
  • a plurality of semiconductor switching elements (700), to which diodes (600) are connected in antiparallel, are connected between them.
  • one semiconductor switching element is connected between one DC terminal and one AC terminal, and six semiconductor switching elements are used as the whole power conversion device. As these semiconductor switching elements, the above-described semiconductor device according to the embodiment of the present invention is applied.
  • the IGBT circuit symbol is used as a circuit symbol of the semiconductor switching element for convenience.
  • a more specific structure of the present embodiment is as follows.
  • a diode 600 is connected to the semiconductor switching element 700 in antiparallel. That is, the diode 600 operates as a freewheeling diode.
  • the semiconductor switching element 700 any of the semiconductor devices according to the embodiments of the present invention described above is used.
  • Two semiconductor switching elements 700 are connected in series. Accordingly, two anti-parallel circuits of the semiconductor switching element 700 and the diode 600 are connected in series to form a half-bridge circuit for one phase.
  • Half bridge circuits are provided for the number of alternating phases, in this embodiment, for three phases.
  • the U terminal 910, the V terminal 911, and the W terminal 912 which are U phase, V phase, and W phase AC output terminals.
  • the AC output terminals are connected to a motor 950 such as an induction machine or a synchronous machine.
  • the collector electrodes of the semiconductor switching elements 700 on the upper arm side are connected in common and connected to the P terminal 900 on the high potential side of the DC power supply 960.
  • the emitter electrodes of the semiconductor switching elements 700 on the lower arm side are connected in common and connected to the N terminal 901 on the low potential side of the DC power supply 960.
  • This power conversion device converts the DC power received from the DC power supply 960 into AC power by switching each semiconductor switching element 700 on and off by a gate control signal output from the gate circuit 800.
  • the motor 950 is driven by this AC power.
  • the inverter circuit of FIG. 10 the loss and the size of the inverter circuit can be reduced by applying the semiconductor device according to the embodiment of the present invention described above as the semiconductor switching element. Note that not only a three-phase inverter circuit but also an inverter circuit having the above-described half-bridge circuit for the number of AC output phases can be applied by applying the semiconductor device according to the embodiment of the present invention described above as a semiconductor switching element. It is possible to reduce the loss and size of the circuit.
  • the present invention can also be applied to a semiconductor device in which the conductivity type of each semiconductor layer is reversed in the semiconductor device according to the embodiment of the present invention described above.

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Abstract

半導体装置が、第１導電型の第１エミッタ層と、第１エミッタ層に隣接する第２導電型のドリフト層と、ドリフト層に隣接する第１導電型のチャネル層と、チャネル層に隣接する第２導電型の第２エミッタ層と、第１エミッタ層に電気的に接続されるコレクタ電極と、第２エミッタ層に電気的に接続されるエミッタ電極と、コレクタ電極とエミッタ電極間に流れる電流のオンおよびオフを制御するための第１のトレンチゲート電極と、ターンオフ損失を制御するための第２のトレンチゲート電極とを備え、第１エミッタ層と、第１エミッタ層と、チャネル層と、第２エミッタ層とからなるサイリスタ部を有し、短絡状態において、前記電流が飽和特性を有する。電流飽和特性によって、短絡時に流れる電流の大きさが抑制されるため、ダブルゲート型半導体装置の短絡耐量が向上する。

Description

半導体装置およびそれを用いた電力変換装置
本発明は半導体装置及びそれを用いた電力変換装置に係り、特に、エアコンや電子レンジなどの小電力機器から、鉄道や製鉄所のインバータなどの大電力機器まで広く使われている半導体スイッチング素子に好適な半導体装置及びそれを用いた電力変換装置に関する。
近年の省エネルギーや新エネルギーの分野において多くの電力変換装置、すなわちインバータやコンバータが使われているが、低炭素社会を実現するには、それらの格段の普及が不可欠になっている。
電力変換装置においては、半導体スイッチング素子をオン・オフすることにより電力変換を行う。半導体スイッチング素子としては、パワー半導体素子の一種であるＩＧＢＴ（Insulated Gate Bipolar Transistor）が多く用いられている。ＩＧＢＴなどの半導体スイッチング素子においては、導通時およびスイッチング時に電力損失が発生するので、電力変換装置を小形化あるいは高効率化するには、半導体スイッチング素子において発生する電力損失を低減する必要がある。
半導体スイッチング素子の導通損失およびスイッチング損失を低減する技術として、二つのゲート電極を備えるダブルゲート型の半導体スイッチング素子が提案されている（例えば、非特許文献１および特許文献１参照）。ダブルゲート型の半導体スイッチング素子では、一方のゲート電極に制御信号を与えることにより、ＩＧＢＴ動作モードとサイリスタ動作モードを切り替えることで、導通損失とスイッチング損失の両者を低減している。
特開平６－１６３９０８号公報
S. Momota et al., Double gate MOS device having IGBT and MCT performances, Proc. IEEE ISPSD’9２, pp. 28-33, May 1992.
しかし、本発明者は、前述した従来技術による半導体スイッチング素子は、短絡耐量が小さいという課題があることを見出した。短絡とは、ＩＧＢＴなどの半導体スイッチング素子の出力端子が地絡して、電源端子の電位と短絡した場合に、電源の電圧が半導体スイッチング素子に印加され、半導体スイッチング素子にゲート回路からのゲート電圧で制限される飽和電流が流れた状態である。飽和電流は、半導体スイッチング素子の定格電流の５～１０倍であり、電力変換装置では過電流と判定し、所定時間後に電流を遮断する。したがって、半導体スイッチング素子は、所定時間の間、電源電圧と飽和電流で発生するジュール熱に耐えながら、半導体スイッチング素子が内蔵する寄生サイリスタがラッチアップしないようにする必要がある。なお、短絡耐量は、半導体スイッチング素子に短絡電流を流した時における破壊に至るまでの時間によって示すことができる（例えば、特開平２００３－３４７５４９号公報参照）。
図５は、前述したダブルゲート型の半導体スイッチング素子の出力特性を示す。ダブルゲート型の半導体スイッチング素子は、ＭＯＳゲートを制御することで、サイリスタモードとＩＧＢＴモードを切り替えることができる。つまり、半導体スイッチング素子が導通状態にある時はサイリスタモードとすることで導通損失を低減し、半導体スイッチング素子がターンオフする時はＩＧＢＴモードとすることでスイッチング損失を低減する。
本発明者が、このようなダブルゲート型の半導体スイッチング素子の短絡耐量について検討したところ、寄生サイリスタが動作し易く、所望の短絡耐量を確保することが難ししいことが判った。より具体的には、ダブルゲート型の半導体スイッチング素子において、通常の出力特性（コレクタ電圧が１０Ｖ以下で、コレクタ電流が１０００Ａ以下）では、寄生サイリスタはラッチアップし難いが、短絡状態（コレクタ電圧が１００Ｖ以上で、コレクタ電流が１０００Ａ以上）では、寄生サイリスタがラッチアップし易いことが判った。
本発明は、上記の課題を考慮してなされたものであり、その目的は、ダブルゲート型の半導体スイッチング素子の短絡耐量を向上することである。
上記課題を解決するために、本発明によるダブルゲート型の半導体装置は、サイリスタ部を備えながらも、短絡状態において、電流飽和特性を有する。
さらに、本発明による半導体装置の一態様は、第１導電型の第１エミッタ層と、前記第１エミッタ層に隣接する第２導電型のドリフト層と、前記ドリフト層に隣接する前記第１導電型のチャネル層と、前記チャネル層に隣接する前記第２導電型の第２エミッタ層と、前記第１エミッタ層に電気的に接続されるコレクタ電極と、前記第２エミッタ層に電気的に接続されるエミッタ電極と、前記コレクタ電極と前記エミッタ電極間に流れる電流のオンおよびオフを制御するための第１のトレンチゲート電極と、ターンオフ損失を制御するための第２のトレンチゲート電極とを備え、前記第１エミッタ層と、前記ドリフト層と、前記チャネル層と、前記第２エミッタ層とからなるサイリスタ部を有し、短絡状態において、前記電流が飽和特性を有する。ここで、第１導電型および第２導電型は、いわゆるｐ型およびｎ型のどちらかであり、互いに反対の導電型である。
これにより、導通時に半導体装置に発生する電力損失を、サイリスタ部により低減すると共に、サイリスタ部を備えながらも、電流飽和特性によって、短絡時に流れる電流の大きさが抑制されるため、ダブルゲート型の半導体装置の短絡耐量を向上することができる。
飽和電流特性を備えるためのより具体的な一態様は、前記第１エミッタ層と、前記ドリフト層と、前記チャネル層とからなるトランジスタ部が第１の電流増幅率を有し、前記第１エミッタ層と、前記チャネル層と、前記第２エミッタ層とからなるトランジスタ部が第２の電流増幅率を有し、前記第１の電流増幅率と前記第２の電流増幅率との和が１よりも小さいことである。
　なお、好ましくは、半導体装置がターンオフする時、第１のトレンチゲート電極にオフゲート電圧信号を与える前に、第２のトレンチゲート電極にオフゲート電圧信号を与える。これにより、ターンオフ時に半導体装置内における蓄積キャリア量が低減されるので、ターンオフ損失を低減することができる。
以上述べたように、本発明によれば、低損失でかつ短絡耐量の高いダブルゲート型の半導体装置が得られる。
本発明の第１の実施例である半導体装置の断面図。 本発明の第５の実施例である半導体装置の断面図。 第１ゲート電圧信号と第２ゲート電圧信号の波形。 シリコン幅とオン電圧の関係。 ダブルゲート型の半導体スイッチング素子出力特性を示す図。 本発明の第６の実施例である半導体装置の断面図。 本発明の第７の実施例である半導体装置の断面図。 本発明の第８の実施例である半導体装置の断面図。 本発明の第９の実施例である半導体装置の断面図。 電力変換装置の回路構成図。 図３のゲート電圧を出力するゲート駆動回路の回路図。
以下、図面を参照して本発明の実施例について説明する。
（実施例１）
図１は本発明の第１の実施例である半導体装置の断面図である。
本実施例は、ダブルゲート型の半導体スイッチング素子であり、ｐ型エミッタ層４、ｐ型エミッタ層４に隣接するｎ型ドリフト層１（ｎ－）、ｎ型ドリフト層１に隣接するｐ型チャネル層２、ｐ型チャネル層２に隣接するｎ型エミッタ層３を備える。ｐ型エミッタ層４、ｎ型ドリフト層１（ｎ－）、ｐ型チャネル層２およびｎ型エミッタ層３は、いずれも単結晶シリコンから成り、ｐｎｐｎ構造すなわち寄生サイリスタを構成する。
ｎ型エミッタ層３の表面からは、ｐ型チャネル層２を通ってｎ型ドリフト層１内に達するトレンチ５０が形成されている。トレンチ５０内には、ゲート絶縁膜５（例えば、シリコン酸化膜）を介して第１のトレンチゲート電極６および第２のトレンチゲート電極１３が設けられる。第１のトレンチゲート電極６および第２のトレンチゲート電極１３は互いに分離され、各トレンチゲート電極にそれぞれ別のゲート電圧信号を与えることができる。さらに、本実施例においては、コレクタ電極８およびエミッタ電極７が、それぞれｐ型エミッタ層４およびｎ型エミッタ層３と、オーミック接触によって電気的に接続される。図１においては、エミッタ電極７がｎ型エミッタ層３のみと接続されているが、エミッタ電極７をｐチャネル層２と部分的に接続する短絡エミッタ構造を用いても良い。
なお、図中の「ｎ－」は「ｐ，ｎ」よりも相対的に不純物濃度が低いことを示し、符号２０は第１トレンチゲート電極６と第２トレンチゲート電極１３の間のシリコン幅ｘを示す。
ｐ型チャネル層２およびｎ型エミッタ層３は、第１トレンチゲート電極６と第２トレンチゲート電極１３との間に位置する。第１トレンチゲート電極６は、ｐ型チャネル層２にｎ型の反転層を形成し、コレクタ電流をオンおよびオフ制御する。第２トレンチゲート電極１３は、ｎ型エミッタ層３にｐ型反転層を形成し、ｎ型ドリフト層１に蓄積されるホールの総量を低減して、ターンオフ損失を制御する。
本実施例においては、ｐ型エミッタ層４、ｎ型ドリフト層１、ｐ型チャネル層２およびｎ型エミッタ層３から成るサイリスタ構造が、短絡状態においてラッチアップし難い。つまり、ｎ型エミッタ層３、ｐ型チャネル層２、ｎ型ドリフト層１からなるｎｐｎトランジスタのベース接地の電流増幅率αnpnと、ｐ型チャネル層２、ｎ型ドリフト層１、ｐ型エミッタ層４からなるｐｎｐトランジスタのベース接地の電流増幅率αpnpの和（αnpn＋αpnp）が１より小さな値（αnpn＋αpnp＜１）に設定されている。これにより、短絡時のコレクタ電流が抑制されるので、すなわち短絡時でもコレクタ電流が飽和するので、所望の短絡耐量を確保することができる。
図３は、本実施例における第１トレンチゲート電極６と第２トレンチゲート電極１３に与えられるゲート電圧信号の波形を示す。
本実施例の半導体スイッチング素子をターンオンさせるためには、エミッタ電極７の電位に対し、第１トレンチゲート電極６に与えられる第１ゲート電圧信号Ｇ１を正電圧とし、第２トレンチゲート電極１３に与えられる第２ゲート電圧信号Ｇ２を正電圧あるいはエミッタ電極７と同電位（図３では接地電位Ｇｎｄ）とする。本実施例は、導通状態（オン）においてサイリスタ構造がラッチアップしないので、第１ゲート電圧信号Ｇ１を正電圧（オンゲート）に保持し、かつ第２ゲート電圧信号Ｇ２を正電圧あるいはエミッタ電極７と同電位に保持する。なお、本実施例は、サイリスタ構造を有することにより導通状態におけるオン電圧を低減することができる。
第１トレンチゲート電極６に与えられる第１ゲート電圧信号Ｇ１がオンゲートからオフゲートになる前に、第２トレンチゲート電極１３に与えられる第２ゲート電圧信号Ｇ２をエミッタ電極７の電位に対して負電圧（オフゲート）にすることで、第２トレンチゲート電極１３が対向するｐ型チャネル層２の表面にｐ型蓄積層が形成され、第２トレンチゲート電極１３が対向するｎ型エミッタ層３の表面にｐ型反転層が形成される。これにより、ｎ型ドリフト層１に蓄積されたホールがエミッタ電極７に排出され、第１ゲート電圧信号Ｇ１がオフした時に本実施例の半導体スイッチング素子に発生するターンオフ損失が低減される。
図１２は、図３に示したゲート電圧信号を出力する駆動回路のブロック図を示す。本実施例の半導体スイッチング素子３０については、回路記号が存在しないので、図３においては、便宜上、第１トレンチゲート電極６によって制御されるＩＧＢＴ３１と、これに直列に接続され、第２トレンチゲート電極１３によって制御される可変抵抗３２によって示す。駆動回路３７は、第１トレンチゲート電極６に第１ゲート電圧信号３８を出力するバッファ回路３３、第２トレンチゲート電極１３に第２ゲート電圧信号３９を出力するバッファ回路３４、バッファ回路３３とバッファ回路３４に駆動信号を出力する制御回路３５を含む。制御回路３５は、マイクロコンピュータ（図中ではマイコンと略記）３６から入力する制御信号に基づいて駆動信号を出力する。図３においては、第２ゲート電圧信号によりホールの蓄積量を制御することが、可変抵抗３２によって表されている。図３で示した、ターンオフ時の第１ゲート電圧信号と第２ゲート電圧信号のオフ信号の時間差は、制御回路３５により設定される。
（実施例２）
前述した第１の実施例においては、所望の短絡耐量を確保するために、「αnpn＋αpnp＜１」と設定し、ラッチアップを抑制した。ここで説明する本発明の第２の実施例である半導体装置では、「αnpn＋αpnp＜１」を設定するために、αnpnあるいはαpnpを次のように低減する。
ｎ型エミッタ層３、ｐ型チャネル層２、ｎ型ドリフト層１からなるｎｐｎトランジスタの電流増幅率αnpnを低減するには、ｎ型エミッタ層３の電子注入効率を低減することが有効であるため、ｎ型エミッタ層３のｎ型不純物濃度を低減する。本発明の検討によれば、「αnpn＋αpnp＜１」を設定するには、ｎ型エミッタ層３の不純物濃度のピーク値を１×１０18ｃｍ-3以下とすることが望ましい。
ｐ型チャネル層２、ｎ型ドリフト層１、ｐ型エミッタ層４からなるｐｎｐトランジスタの電流増幅率αpnpを低減するには、ｐ型エミッタ層４のホール注入効率を低減することが有効であるため、ｐ型エミッタ層４のｐ型不純物濃度を低減する。本発明者の検討によれば、「αnpn＋αpnp＜１」を設定するには、ｐ型エミッタ層４のｐ型不純物濃度のピーク値を１×１０18ｃｍ-3以下とすることが望ましい。ｎ型エミッタ層３またはｐ型エミッタ層４もしくは両者の不純物濃度のピーク値を１×１０18ｃｍ-3以下とすることで、αnpnまたはαpnpもしくは両者を低減して、「αnpn＋αpnp＜１」を設定することができ、短絡耐量を確保することができる。
（実施例３）
本発明の第３の実施例である半導体装置においては、電流増幅率（αnpn，αpnp）を低減するために、前述したトランジスタ部のベース層の不純物濃度を増加する。ｐｎｐトランジスタのベースとなるｎ型ドリフト層１は、ｎ型不純物濃度を増加すると、スイッチングデバイスの耐圧が低下する。一方、ｎｐｎトランジスタのベースとなるｐ型チャネル層２は、ｐ型不純物濃度を増加しても、耐圧にはほとんど影響しないので、ｐ型チャネル層２を高濃度化することでαnpnを低減する。本発明者の検討によれば、「αnpn＋αpnp＜１」を設定するには、ｐ型チャネル層２のｐ型不純物濃度のピーク値を、１×１０18ｃｍ-3以上とすることが望ましい。
（実施例４）
図４に、半導体層幅すなわちシリコン幅ｘ（図１の２０）とオン電圧の関係を示す。シリコン幅ｘが小さくなるにしたがい、オン電圧が低下する。シリコン幅ｘを１μｍ以下とすることで、１．５Ｖ以下という、従来のＩＧＢＴよりも低いオン電圧を得ることができる。
（実施例５）
第１～４の実施例では、第１トレンチゲート電極６と第２トレンチゲート電極１３の上端と下端の位置が等しい。ここで、第１トレンチゲート電極６の主な機能は、第１トレンチゲート電極６に正電圧を印加することで、ｐ型チャネル層２の界面にｎ型反転層を形成し、半導体スイッチング素子をオン・オフ制御することである。一方、第２トレンチゲート電極１３の主な機能は、第２トレンチゲート電極１３に負電圧を印加することで、ｎ型エミッタ層３の表面にｐ型反転層を形成し、ホールがエミッタ電極７に排出される経路を形成して、ターンオフ損失を制御することである。したがって、上記機能を満足するための第１トレンチゲート電極６と第２トレンチゲート電極１３の形状は以下の通りである。
（１）第１トレンチゲート電極６の上端はｐ型チャネル層２の上端より上に位置し、第１トレンチゲート電極６の下端はｐ型チャネル層２の下端より下に位置する。
（２）第２トレンチゲート電極１３の上端はｎ型エミッタ層３の上端より上に位置し、第２トレンチゲート電極１３の下端はｎ型エミッタ層３の下端より下に位置する。
図２に、これら（１）と（２）の条件を満足したトレンチゲート電極の構造例を示す。
図２の実施例においては、図１の実施例とは異なり、第１トレンチゲート電極６の上端はｎ型エミッタ層３の上端と下端の間に位置し、図１の実施例と同様に、第１トレンチゲート電極６の下端はｎ型ドリフト層１の上端と下端との間に位置する。また、図１の実施例と同様に、第２トレンチゲート電極１３の上端はエミッタ電極７の上端と下端の間に位置し、図１の実施例とは異なり、第２トレンチゲート電極１３の下端はｐ型チャネル層２の上端と下端との間に位置する。
図２の実施例は、図１の実施例に比べ、第１トレンチゲート電極６と第２トレンチゲート電極１３の縦方向の寸法を小さくすることができる。このため、第１トレンチゲート電極６と第２トレンチゲート電極１３の入力容量が小さくなり、スイッチング損失が低減される。
（実施例６）
図６は、本発明の第６の実施例である半導体装置の断面図である。本実施例が第１の実施例と異なる点は、ｎ型ドリフト層１よりもｎ型不純物濃度が高いｎ型ホールバリア層１０を設けたことである。ホールバリア層を設けることで、所望の短絡耐量を確保したまま、オン電圧を低減することができる。
（実施例７）
図７は本発明の第７の実施例である半導体装置の断面図である。本実施例においては、図１の実施例１と異なり、ｎ型エミッタ層３内において、第２トレンチゲート電極１３側のゲート絶縁膜５と接するｐ層１１が設けられる。ｐ層１１はエミッタ電極７と、オーミック接触により電気的に接続される。また、第１トレンチゲート電極６および第２トレンチゲート電極１３の各上端は、ｎ型エミッタ層３の上端と下端の間に位置し、第１トレンチゲート電極６および第２トレンチゲート電極１３の各下端は、ｎ型ドリフト層１の上端と下端の間に位置する。
本実施例においては、第２トレンチゲート電極１３の上端がｎエミッタ層３の上端よりも下に位置しているが、ｐ層１１が設けられているので、第２ゲートに負電圧を印加した時、ｐチャネル層２、ｐチャネル層２とｐ層１１に挟まれるｎエミッタ層３の表面に形成される反転層およびｐ層１１を介して、ホールがエミッタ電極７へ排出される。従って、前述した第１および第２のトレンチゲート電極の機能を保ちながら、これらのトレンチゲート電極の上端をエミッタ電極７から離すことができる。このため、エミッタ電極７と第１および第２トレンチゲート電極間の短絡故障が防止されるので、半導体装置の信頼性が向上する。
本実施例では、ｎ型エミッタ層３の不純物濃度を上げても、ｎ型エミッタ層３、ｐ型チャネル層２、ｎ型ドリフト層１からなるｎｐｎトランジスタの電流増幅率αnpnを抑制できるので、ｎ型エミッタ層３を高濃度化し、エミッタ電極７とｎ型エミッタ層３をオーミック接合とすることで、オン電圧を低減することができる。
なお、本実施例においても、所望の短絡耐量を確保するため、短絡状態においてもラッチアップしないように、ｎ型エミッタ層３、ｐ層１１、ｐ型エミッタ４の形状と不純物濃度が設定される。
（実施例８）
図８は、本発明の第８の実施例である半導体装置の断面図である。本実施例では、図７の実施例と同様に、ｎ型エミッタ層３内の第２トレンチゲート電極１３側にｐ層１１が設けられると共に、ｎ型エミッタ層３内の第１トレンチゲート電極６側においてもゲート絶縁膜５と接するｐ層１１が設けられる。第１トレンチゲート電極６に隣接して、ｐ層１１を設けたことで、スイッチングデバイスがターンオフする時、第１トレンチゲート電極６に負電圧を印加することで、ｎ型エミッタ層３と第１トレンチゲート電極６の界面がｐ型反転し、ターンオフが高速化される。
なお、本実施例においても、所望の短絡耐量を確保するため、短絡状態においてもラッチアップしないように、ｎ型エミッタ層３、ｐ層１１、ｐ型エミッタ４の形状と不純物濃度が設定される。
（実施例９）
図９は、本発明の第９の実施例である半導体装置の断面図である。上述した各実施例では、裏面すなわちコレクタ電極８側のｐｎ接合が、ｐ型エミッタ層４とｎ型ドリフト層１からなる。これに対し、本実施例においては、ｎ型ドリフト層１とｐ型エミッタ層４の間に、ｎ型ドリフト層１よりも不純物濃度が高いｎバッファ層１４が設けられ、裏面のｐｎ接合がｐ型エミッタ層４とｎバッファ層１４からなる。
本実施例は、電圧阻止状態において、ｐ型チャネル層２とｎ型ドリフト層１の接合からｎ型ドリフト層１内に伸びる空乏層がｎバッファ層１４に到達する、いわゆるパンチスルー型である。従って、ｎ型ドリフト層１の厚さを低減することができるので、短絡耐量を確保しながらオン電圧を低減できる。
（実施例１０）
図１０は、本発明の第１０の実施例である電力変換装置の回路構成図を示す。本電力変換装置は、モータ駆動用の３相インバータ回路を備える。
本実施例の３相インバータ回路は、一対の直流端子（９００，９０１）と交流の総数と同数すなわち３個の交流端子（９１０，９１１，９１２）を備え、各直流端子と各交流端子との間には、ダイオード（６００）が逆並列に接続された複数の半導体スイッチング素子（７００）が接続されている。なお、本実施例においては、一直流端子と一交流端子の間には１個の半導体スイッチング素子が接続され、電力変換装置全体として６個の半導体スイッチング素子が用いられる。これらの半導体スイッチング素子として、前述した本発明の実施例である半導体装置が適用される。なお、図１０中では、半導体スイッチング素子の回路記号として、便宜上、ＩＧＢＴの回路記号を用いている。
本実施例のより具体的な構造は次のとおりである。
半導体スイッチング素子７００にはダイオード６００が逆並列に接続されている。すなわち、ダイオード６００は環流ダイオードとして動作する。ここで、半導体スイッチング素子７００としては、上述した本発明の実施例である半導体装置のいずれかが用いられる。半導体スイッチング素子７００が２個直列に接続され、従って、半導体スイッチング素子７００とダイオード６００の逆並列回路が２個直列に接続されて、１相分のハーフブリッジ回路が形成されている。ハーフブリッジ回路は交流の相数分、本実施例では３相分備えられる。２個の半導体スイッチング素子７００の直列接続点、すなわち２個の逆並列回路の直列接続点より、Ｕ相，Ｖ相およびＷ相の交流出力端子であるＵ端子９１０，Ｖ端子９１１およびＷ端子９１２が出ており、各交流出力端子は誘導機や同期機などのモータ９５０と接続されている。上アーム側の各半導体スイッチング素子７００のコレクタ電極は、共通接続され、直流電源９６０の高電位側のＰ端子９００と接続されている。また、下アーム側の各半導体スイッチング素子７００のエミッタ電極は、共通接続され、直流電源９６０の低電位側のＮ端子９０１と接続されている。本電力変換装置は、ゲート回路８００が出力するゲート制御信号によって各半導体スイッチング素子７００をオンおよびオフスイッチングすることにより、直流電源９６０から受電した直流電力を交流電力に変換する。この交流電力によって、モータ９５０が駆動される。
図１０のインバータ回路では、半導体スイッチング素子として前述した本発明の実施例である半導体装置を適用することにより、インバータ回路の低損失化および小形化が可能となる。
なお、３相インバータ回路に限らず、上記のハーフブリッジ回路を交流出力の相数分備えたインバータ回路でも、半導体スイッチング素子として前述した本発明の実施例である半導体装置を適用することにより、インバータ回路の低損失化および小形化が可能となる。
また、交流電力を直流電力に変換するコンバータについても、半導体スイッチング素子として前述した本発明の実施例である半導体装置を適用することにより、同様の効果が得られる。
なお、上述した本発明の実施例である半導体装置において各半導体層の導電型を反対にした半導体装置に対しても、本発明を適用することができる。
１…ｎ型ドリフト層、２…ｐ型チャネル層、３…ｎ型エミッタ層、４…ｐ型エミッタ層、５…ゲート絶縁膜、６…第１トレンチゲート電極、７…エミッタ電極、８…コレクタ電極、１０…ｎ型ホールバリア層、１１…ｐ層、１３…第２トレンチゲート電極、１４…ｎバッファ層、３１…ＩＧＢＴ、３２…可変抵抗、３３，３４…バッファ回路、３５…制御回路、３６…マイコン、３７…駆動回路、３８…第１ゲート電圧信号、３９…第２ゲート電圧信号、６００…環流ダイオード、７００…半導体スイッチング素子、８００…ゲート回路、９００…Ｐ端子、９００…Ｎ端子、９１０…Ｕ端子、９１１…Ｖ端子、９１２…Ｗ端子、９５０…モータ、９６０…直流電源

Claims (10)

  1. 第１導電型の第１エミッタ層と、
    前記第１エミッタ層に隣接する第２導電型のドリフト層と、
    前記ドリフト層に隣接する前記第１導電型のチャネル層と、
    前記チャネル層に隣接する前記第２導電型の第２エミッタ層と、
    前記第１エミッタ層に電気的に接続されるコレクタ電極と、
    前記第２エミッタ層に電気的に接続されるエミッタ電極と、
    前記コレクタ電極と前記エミッタ電極間に流れる電流のオンおよびオフを制御するための第１トレンチゲート電極と、
    ターンオフ損失を制御するための第２トレンチゲート電極と、
    を備え、
    　前記第１エミッタ層と、前記ドリフト層と、前記チャネル層と、前記第２エミッタ層とからなるサイリスタ部を有する半導体装置において、
    　短絡状態において、前記電流が飽和特性を有することを特徴とする半導体装置。
  2. 　請求項１に記載の半導体装置において、
    前記半導体装置がターンオフする時、前記第１トレンチゲート電極にオフゲート電圧信号を与える前に、前記第２トレンチゲート電極にオフゲート電圧信号を与えることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、前記第１エミッタ層における前記第１導電型の不純物濃度が１×１０18ｃｍ-3以下であることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、前記第２エミッタ層における前記第２導電型の不純物濃度が１×１０18ｃｍ-3以下であることを特徴とする半導体装置。
  5. 請求項１に記載の半導体装置において、前記チャネル層における前記第１導電型の不純物濃度が１×１０18ｃｍ-3以上であることを特徴とする半導体装置。
  6. 請求項１に記載の半導体装置において、前記第１トレンチゲート電極と前記第２トレンチゲート電極の間の半導体層幅が１μｍ以下であることを特徴とする半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１トレンチゲート電極の上端が前記チャネル層の上端より上に位置し、前記第１トレンチゲート電極の下端が前記チャネル層の下端より下に位置し、
    前記第２トレンチゲート電極の上端が前記第２エミッタ領域の上端より上に位置し、前記第２トレンチゲート電極の下端が前記第２エミッタ領域の下端より下に位置することを特徴とする半導体装置。
  8. 請求項１に記載の半導体装置において、前記ドリフト層と前記チャネル層との間に前記第２導電型を有し、前記ドリフト層よりも前記第２導電型の不純物濃度が高いホールバリア層が設けられることを特徴とする半導体装置。
  9. 請求項１に記載の半導体装置において、前記第２エミッタ層内において、前記第２のトレンチゲート電極に隣接する前記第１導電型の半導体領域を設け、前記半導体領域が前記エミッタ電極と電気的に接続されることを特徴とする半導体装置。
  10. 　一対の直流端子と、
    　交流の相数と同数の交流端子と、
    を備え、
    　前記一対の直流端子の各々と、前記交流端子の各々との間に接続される複数の半導体スイッチング素子と、
    を備える電力変換装置において、
    　前記半導体スイッチング素子が請求項１に記載の半導体装置であることを特徴とする電力変換装置。
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