JP5017850B2 - 電力用半導体装置およびそれを用いた電力変換装置 - Google Patents
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Description
電力用半導体装置と、それを用いた電力変換装置に関する。
絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと略する）は、ゲート電極に加える電圧でコレクタ電極とエミッタ電極の間に流す電流を制御するスイッチング素子である。制御できる電力は数十ワットから数十万ワットに及び、スイッチング周波数も数十ヘルツから百キロヘルツ超と幅広い。この特長を生かして、エアコンや電子レンジなど家庭用の小電力機器から、鉄道や製鉄所のインバータなど大電力機器まで広く使われている。
このＩＧＢＴを適用する電力変換装置などの高効率化を実現するため、ＩＧＢＴには損失の低減が求められており、様々な対策がなされてきた。尚、損失には導通損失、ターンオン損失、ターンオフ損失がある。また、オン状態でコレクタ電極、エミッタ電極間に発生する電圧をオン電圧といい、これは導通損失に比例するためその指標として用いられる。よってＩＧＢＴは、オン電圧およびターンオン損失、ターンオフ損失の低減が重要となる。
図１１に特許文献１に記載の従来例のＩＧＢＴ２０の断面構造図を示す。図１１において符号５００はコレクタ電極、１００はコレクタ電極５００と低抵抗接触するｐ層、１１２はｐ層１００よりキャリア濃度が低いｎ層、１１０はｎ層１１２よりキャリア濃度が低いｎ-ドリフト層、１２０はチャネルｐ層、１２１はｐ+層、１２５はフローティングｐ層、１３０はｎ+層、６００はｐ+層１２１とｎ+層１３０に低抵抗接触するエミッタ電極、３００はゲート絶縁膜、２００はゲート電極、４０１は絶縁膜、５０１はコレクタ端子、６０１はエミッタ端子、２０１はゲート端子である。
図１１のＩＧＢＴは、一般的なトレンチ絶縁ゲート型ＩＧＢＴからエミッタ電極６００を間引いてゲート幅を短くし飽和電流を低減して、短絡時に流れる電流を抑制し破壊耐量を向上している。さらに、図１１のＩＧＢＴ２０では、エミッタ電極６００を間引き、替わりにフローティングｐ層１２５を導入することでホール電流の一部がフローティングｐ層１２５を経由してエミッタへ流れるようになり、その結果エミッタ付近のホール濃度が増加し抵抗が下がるためオン電圧を低減する。
一方、ＩＧＢＴよりも低オン電圧であるがスイッチ制御の難しいサイリスタを改善したデバイスも多数報告されている。ＭＯＳ−Gated Emitter Switched Thyristor（以下ＥＳＴとする）やMOS Controlled Thyristor（以下ＭＣＴとする）、Base Resistance Controlled Thyristor（以下ＢＲＴ）などが広く知られており、最近では絶縁ゲートターンオフサイリスタ（以下ＩＧＴＯ）が提案されている。
図１２に特許文献２に記載されている電流飽和能力を有するＩＧＴＯ３０を示す。このＩＧＴＯ３０は図１２に示すように、サイリスタにＩＧＢＴを組み合わせた構造で、アノード端子６１をもつアノード電極７２、Ｐ+ 層７１、Ｎ- ドリフト層７０からなるデバイス基部上に、ゲート電極７３をもつゲート端子６０と導電材７４、酸化物７５、７６、７７で構成する深いトレンチゲートをはさんで、Ｐ- ベース６９、Ｐ+ 層６８および上側角のＮ+層６７、カソード端子６２をもつカソード電極６６で構成するＩＧＢＴを一方に、他方にＰ- ベース６５、Ｎ+ 層６４、酸化膜６３で構成するサイリスタを設けており、トレンチゲート下部には浅くドープされたＰチャネル７８をもつ。このＩＧＴＯ３０は、ＩＧＢＴをオンさせることでサイリスタをオンする点にあり、このサイリスタ動作によりオン電圧の低減を実現する。
しかしながら、上述の図１１に示す特許文献１に記載のＩＧＢＴ２０や、図１２に示す特許文献２に記載のＩＧＴＯ３０には、以下に示すような問題がある。図１１のＩＧＢＴ３０では、飽和電流の低減のためにフローティングｐ層１２５の幅を大きくすると、オン電圧が上昇することがわかった。さらに本発明者らが計算により詳細に解析したところ、ＩＧＢＴ内部の電荷が不均一に分布していることがこのことの主要因であると特定した。図１３は、図１１のＥ−Ｅ′間断面での導通時の電荷濃度分布(線形目盛)の計算結果を示す。エミッタ付近での電荷濃度が低下しているためこの部分での抵抗が高くなりオン電圧の上昇がおこっている。さらに図１４は、図１１のエミッタ付近のＦ−Ｆ′間、中央部のＧ−Ｇ′間、コレクタ付近のＨ−Ｈ′間それぞれの断面での導通時の電荷濃度分布(対数目盛)の計算結果を示す。エミッタ付近においてフローティング層のエミッタ電極から遠い部分で電荷濃度が極端に低下しており、飽和電流の低減のためにフローティングｐ層の幅を広げるにはこの電荷の不均一を改善する必要がある。
図１２のＩＧＴＯ３０では、たとえば２つのサイリスタの構造が各ＩＧＢＴ構造間に作成された場合、低い順電圧降下を与える一方で、電流飽和機能の有効性は減少すると特許文献２の（００３４）段落に記載されている。つまり、図１２のＩＧＴＯ３０も低オン電圧化と電流飽和機能による破壊耐量向上は両立しないことを示唆している。
本発明の目的は、低損失で高信頼の半導体装置およびそれを使った電力変換装置を提供することにある。
上記課題を解決するために、以下の構造を有する半導体装置およびそれを使った電力変換装置にすれば良い。すなわち、一対の主表面を有する半導体基体と、前記半導体基体の一方の主表面に隣接し前記半導体基体内に位置する第１導電形の第１の半導体領域と、前記第１の半導体領域と隣接し第１の半導体領域のキャリア濃度より低いキャリア濃度を有する第２導電形の第２の半導体領域と、前記他方の主表面から前記第２の半導体領域内に伸びる、異なる第１及び第２の間隔を有する複数個のＭＯＳ形トレンチゲートと、該ＭＯＳ形トレンチゲート間にあって前記第２の半導体領域のキャリア濃度より高いキャリア濃度を有する第１導電形の第３の半導体領域と、隣り合う間隔が狭いＭＯＳ形トレンチゲート間にあって前記第３の半導体領域内に位置するとともに前記ＭＯＳ形トレンチゲートに接し第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第４の半導体領域と、隣り合う間隔が広いＭＯＳ形トレンチゲート間にあって前記第３の半導体領域内に位置するとともに前記ＭＯＳ形トレンチゲートに接し第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第５の半導体領域と、隣り合う間隔が狭いＭＯＳ形トレンチゲート間において前記第３の半導体領域と第４の半導体領域に接触する第１の電極と、前記第１の半導体領域に接触する第２の電極とを有し、前記第４の半導体領域を含む隣り合うトレンチゲート間の幅Ａと前記第５の半導体領域を含む隣り合うトレンチゲート間の幅Ｂの比Ｂ／Ａが２以上で前記ＭＯＳ形トレンチゲートと前記第１の電極の間に電圧が加わるとＩＧＢＴとして導通状態となり、前記導通状態において、前記隣り合う間隔が広い前記ＭＯＳ形トレンチゲート間で前記第５の半導体領域から前記第３の半導体領域を通って前記第２の半導体領域に流れる漏れ電流を、前記第１の半導体領域と前記第２の半導体領域と前記隣り合う間隔が広い前記ＭＯＳ形トレンチゲート間にある前記第３の半導体領域及び第５の半導体領域からなるサイリスタの保持電流以下とすることによって、前記サイリスタがラッチアップしない半導体装置およびこの半導体装置を用いた電力変換装置とすれば良い。
また、本発明の半導体装置は、前記第３の半導体領域と前記第５の半導体領域内の間に位置し、第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第１導電形の第６の半導体領域を有する。
本発明によれば、ＩＧＢＴの導通損失を増加させることなく信頼性を向上することが可能となり、インバータシステムなどの電力変換装置の効率向上を実現できる。
以下本発明の詳細を図面を用いて説明する。
図１は、本実施例の半導体装置１の断面構造図を示す。図１では、図１１と同じ構成要素には同一の符号を付してある。図１において、符号１３１はフローティングｐ層１２５よりキャリア濃度の高い低抵抗のフローティングｎ+ 層である。図１に示す半導体装置の特徴は、図１１のフローティングｐ層１２５中に新たに低抵抗のフローティングｎ+ 層１３１を加えた上で、飽和電流の低減のためにフローティングｐ層１２５の幅を広げた点にある。
図２に図１の構造の半導体装置の動作を示す。ゲート−エミッタ電極間に十分大きな正電圧が加わるとチャネル反転層１６０と蓄積層１６１と反転層１６２とが形成される。コレクタ−エミッタ電極間に正電圧が加わると、ｎ+ 層１３０からチャネル反転層１６０を経由してｎ-ドリフト層１１０に電子が注入する。これによりｎ-ドリフト層１１０は伝導度変調により低抵抗化し、コレクタからエミッタへ導通状態となる。この際、ｎ+ 層１３０からはチャネル反転層１６０、蓄積層１６１、反転層１６２、フローティングｎ+ 層１３１を経由し、このフローティング層から漏れ電流がｎ-ドリフト層１１０に流れる。しかも、フローティングｐ層１２５はエミッタ電極から遠くなるほど電位が高くなるため、この漏れ電流はエミッタ電極から遠い部分から特に流れ、ｎ-ドリフト層１１０のエミッタ付近における電荷は均一に分布し電荷濃度は向上する。
図３に図２のＡ−Ａ′間断面と、図１１のＥ−Ｅ′間断面の電荷濃度分布(線形目盛)の計算結果を示す。図３に示す通り、図１１のＩＧＢＴに比べ図２の本実施例のＩＧＢＴはエミッタ付近の電荷濃度が大幅に高くなっており、ｎ- ドリフト層１１０の低抵抗化が促進され、その結果、本実施例の半導体装置ではオン電圧が低減する。なお、図３の矢印で示す範囲が図２、図１１のｎ-ドリフト層１１０が配置されている範囲である。
また、図２に示す本実施例のＩＧＢＴでは、さらにコレクタ電圧を高くしていくと、フローティングｐ層１２５の電位がチャネルのしきい値以上になり反転チャネルが消滅してフローティングｎ+ 層１３１を経由する漏れ電流も止まる。よって図２に示す本実施例の電力半導体装置であるＩＧＢＴは、図１１に示したＩＧＢＴと同様の飽和特性を示し、フローティングｐ層１２５の幅を広げることで飽和電流密度は抑制され、短絡耐量を向上する。
ここで図２に示すように、エミッタ電極を有する隣り合うトレンチ間の幅、すなわち図２に示すようにゲート電極２００の中央を基準にした幅をＸ、フローティングｐ層１２５を有する隣り合うトレンチ間の幅、すなわち図２に示すようにゲート電極２００の中央を基準にした幅をＹとする。ゲート幅はＸ＋Ｙに反比例し、飽和電流はゲート幅にほぼ比例するので、フローティングｐ層１２５のないとき、つまりＹ＝０のときに比べ、Ｙ／Ｘ≧２では飽和電流を１／３以下にできる。このように、図１、図２に示す本実施例では、ＩＧＢＴのオン電圧低減と飽和電流抑制とを両立した。
図４に、横軸にＹ／Ｘをとり縦軸をそれぞれオン電圧と飽和電流の計算結果としたグラフの一例を示す。図１１の従来技術のＩＧＢＴも図１に示す本実施例のＩＧＢＴも、図４に示すように飽和電流密度は計算誤差範囲で等しい。図４より、図１１の構造に比べ図１の本実施例の構造では、飽和電流は変わらないまま、オン電圧の最小値だけがＹ／Ｘの大きい領域にシフトしていることがわかる。つまり図１の構造では、図１１の構造よりもオン電圧を低減したうえで、飽和電流も抑制できる。これは、低耐圧ＩＧＢＴから高耐圧ＩＧＢＴまで同様であることを計算により確認し、特に、より飽和電流抑制が必要となる高耐圧ＩＧＢＴで有効性を発揮する。
尚、本構造はＩＧＢＴとして動作し、導通状態において電流の大部分はコレクタ−エミッタ間のｐｎｐトランジスタを流れる。そして、この導通状態を含め全ての動作状態において、従来技術の図１２のＩＧＴＯ３０のサイリスタに相当する部分は、本実施例の構造ではサイリスタとして動作しない。フローティングｎ+ 層からフローティングｐ層を通ってｎ- ドリフト層に流れる漏れ電流は、サイリスタがラッチアップする保持電流以下であり、サイリスタはオフのままである。サイリスタ構造がオンする構造では、ＥＳＴに関するProc. of the 6th Internat. Symposium on Power Semiconductor Devices ＆ IC′s 1994 pp195記載のような電界集中が起こる可能性があるが、本構造ではこれが回避されている。
フローティングｎ+ 層１３１の平面レイアウトは、フローティングｐ層１２５直下の電荷濃度が均一になるように広く導通していればよいので、断面は図１の形状に限定されず、ある断面上では断続的であっても平面レイアウト上導通する格子状や、コンタクトが形成されるなど複数の不連続部分をもつ形状や、縞状なども同様の効果が得られる。また本実施例の構造では、本構造の効果を得るためにフローティングｐ層１２５の幅を広げれば広げるほどゲート幅あたりのゲート容量も低減でき、スイッチング損失を低減する。
本実施例の構造で損失をさらに低減するには、図１におけるｐ層１００のキャリア濃度の最大値がｎ層１１２のキャリア濃度の最大値の１０〜１００倍とすることでターンオフ損失が低減でき、キャリア濃度の総和が１×１０12cm-2から１×１０13cm-2であるとさらに効果があり、ｐ層１００の厚さは３μｍ以下が望ましい。
このようにすると、導通時にコレクタ側から注入するキャリア量が適度に絞られ、ターンオフ時にコレクタ側に残留するキャリア濃度が低減し、電流が早く止まるためにターンオフ損失を低減できるので、エミッタ側構造によるオン電圧低減と飽和電流抑制の効果との両立が可能である。尚、このような構造では、コレクタ電極にｐ型不純物を含む金属を適用することが望ましく、このｐ型不純物には特にアルミニウムを用いるとよい。これは、上記構造でコレクタ電極５００に接するｐ層１００の表面濃度が低くなり、接触抵抗が大きくなることを回避するのに有効である。本発明者らが実験した結果、低濃度のｐ層１００との電気的接触も問題なく、半導体装置の損失低減や電力変換装置の短絡耐量を確保出来ることを確認した。
本実施例の構造は既存のＩＧＢＴプロセスにより実現可能であり、また、フローティングｎ +層１３１はｎ+ 層１３０と、フローティングｐ+ 層はｐ+ 層１２１と共通のプロセスを用いてプロセスを簡略化できる。ベースとなるＩＧＢＴの構成は図１に示されるストライプ型に限定されず、メッシュ構造など既存の各レイアウトに適用できるほか、本実施例のようなｎチャネルＭＯＳ構造をもつＩＧＢＴとは逆のｐチャネルＭＯＳ構造を持つＩＧＢＴであってもよい。
図５は、本実施例の半導体装置２の断面構造図を示す。図５において、図１と同じ構成要素には同一の符号を付してある。図５において、符号６０２は抵抗である。図５に示す本実施例の半導体装置２は、図１の構造のフローティングｐ層１２５をエミッタ端子６０１と導通させた構成である。この構成によって容量が低減されるため、ターンオン時の容量充電の時間が短くなり損失が低減する。またｐ層１００、ｎ層１１２、ｎ- ドリフト層１１０、フローティングｐ層１２５、フローティングｎ+ 層１３１で構成される寄生サイリスタの動作をより確実に抑制できる。フローティングｐ層１２５のコンタクトはフローティングｎ+ 層１３１を部分的に除去して直接電極を形成したり、あるいはフローティングｐ層１２５と接触する別の拡散層を介してもよく、これらのデバイスの周辺領域または内部領域からとることが可能であり、連続的、または断続的に複数の接点で構成することができる。さらに、フローティングｐ層１２５とエミッタ電極６００の導通にはある程度の大きさをもつ抵抗６０２を介することでフローティングｐ層１２５を通る電荷が直接エミッタ電極へ抜けていくことを抑制し、フローティングｐ層１２５直下での電荷濃度の増加を保持できる。ここで用いる抵抗６０２は、フローティングｐ層１２５と接触をとる拡散層やポリシリコンなどの内蔵抵抗、外付けの抵抗など抵抗体であれば特に限定されず、上記の各効果のバランスにより抵抗値を調整して用いることが望ましい。
尚、本実施例でも実施例１と同様の効果が得られ、実施例１に記載の変形例、最適条件についても同様の効果が得られる。
図６は、本実施例の半導体装置３の断面構造図を示す。図６において、図１と同じ構成要素には同一の符号を付してある。図６において、符号１１１はｎ層１１２よりキャリア濃度の低いｎ-層、１０９はｎ-層１１１より濃度の低いｎ--ドリフト層である。
図６の特徴は、図１の構造にｎ- 層１１１を追加し、さらに図１のｎ- ドリフト層１１０をより高抵抗のｎ--ドリフト層１０９に置き換えた構造である。この構造では、実施例１と同様、エミッタ側のオン電圧低減と飽和電流抑制の効果が得られる上、さらにノイズの発生を抑制できる。すなわち、図６の構造では、ターンオフ時にチャネルｐ層１２０とｎ--ドリフト層１０９の界面からｎ--ドリフト層１０９に空乏層が伸びて行きｎ- 層１１１に達する。ｎ- 層１１１はライフタイムが長くｎ--ドリフト層１０９より低抵抗のため空乏層の伸びは緩和され、キャリアのライフタイムの短いｎ層１１２まで空乏層は達しない。よって図６の構造では、キャリアが急激に消滅し、電流が急激に止まることがないので、回路中のインダクタンスにｄｉ／ｄｔで大きな跳ね上がり電圧を発生させることがなく、この跳ね上がり電圧によるノイズの発生を抑制できる。
さらに、ｎ層１１２の厚さよりｎ- 層１１１の厚さを厚くし、ｎ- 層１１１の厚さよりｎ--ドリフト層１０９の厚さを厚くすることで、ｎ--ドリフト層１０９とチャネルｐ層１２０の境界の電界強度が低減され、耐圧が向上する。また、特に数ｋＶ程度以上１０００Ｖ以上の耐圧をもつ半導体装置では、宇宙線による破壊頻度が高くなることが知られているが、この宇宙線耐量の向上にも本実施例では同様に効果があり、高耐圧化に有利な構造である。尚、この層厚さによる耐圧向上効果は、ｐ層１００、ｎ層１１２のキャリア濃度が高い場合にも効果があることを確認した。
逆に、耐圧が低く宇宙線耐量の考慮も不要な半導体装置では、ｎ- 層１１１の厚さを厚くすることで、コレクタ−エミッタ間の基板全体の厚さを薄くし、導通損失を低減できる。
尚、本実施例の構造でも実施例１と同様の効果が得られ、実施例１に記載の変形例、最適条件についても同様の効果が得られる。また、実施例２の構造を適用することで、それと同様の効果も得られる。
図７は、本実施例の半導体装置４の断面構造図を示す。図７において、図１と同じ構成要素には同一の符号を付してある。図７で、符号１５１はｎ- ドリフト層１１０よりキャリア濃度の高い電荷障壁ｎ層である。図７に示す本実施例の半導体装置は、図１の構造に電荷障壁ｎ層１５１を加えた構造にあり、ｎ- ドリフト層１１０よりポテンシャルの高い電荷障壁ｎ層１５１の存在によって、その分エミッタに流れ込むホールは堰き止められる状態となるため、ｎ- ドリフト層１１０のエミッタ付近はホール濃度が増加し低抵抗化し、オン電圧を低減する。
尚、本実施例の構造でも、実施例１と同様の効果が得られ、実施例１に記載の変形例、最適条件についても同様の効果が得られる。また、実施例２および実施例３の構造を適用することで、それらと同様の効果も得られる。
図８は、本実施例の半導体装置５の断面構造図を示す。図８において、図１と同じ構成要素には同一の符号を付してある。
図８に示す本実施例の半導体装置では、図１の構造からｎ層１１２を除いた構造になっており、図１のいわゆるパンチスルー型に対しノンパンチスルー型が適用されている。このノンパンチスルー型の本実施例においても、実施例１と同様の効果が得られ、実施例１に記載の変形例、最適条件についても同様の効果が得られる。また、実施例２および実施例４の構造を適用することで、それらと同様の効果も得られる。
図９は、本実施例の半導体装置６の断面構造図を示す。図９に示す本実施例の半導体装置には、図１と同じ構成要素には同一の符号を付してある。図９において、符号１３３はフローティングｐ層１２５よりキャリア濃度の高いフローティングｐ+ 層である。
図９に示す本実施例の半導体装置６は、図１１のフローティングｐ層１２５中に新たに低抵抗のフローティングｎ+ 層１３１と低抵抗のフローティングｐ+ 層１３３を加えた上で飽和電流の低減のためにフローティングｐ層１２５の幅を広げた。以下にこの構造の動作を示す。ゲート−エミッタ電極間に十分大きな正電圧が加わり、コレクタ−エミッタ電極間に正電圧が加わると、ｎ+ 層１３０からチャネルｐ層１２０中のチャネル反転層を経由しｎ-ドリフト層１１０に電子が注入する。これによりｎ-ドリフト層１１０は伝導度変調により低抵抗化しコレクタからエミッタへ導通状態となる。この際、電子はｎ+ 層１３０からは反転層と蓄積層、フローティングｎ+ 層１３１を経由し、フローティングｐ+ 層の断続部分より漏れ電流としてｎ- ドリフト層１１０に流れる。一方ホールは、コレクタ側からｐ層１００、ｎ層１１２、ｎ-ドリフト層１１０を経由し、一部が一旦フローティングｐ層１２５から低抵抗のフローティングｐ+ 層１３３を通ってチャネルｐ層１２０へ、その後ｐ+ 層１２１を通ってエミッタ電極６００へ流れる。図１１に示す従来技術のＩＧＢＴ２０と比較し、図９に示す本実施例の構造では、フローティングｎ+ 層１３１を経由する電子電流と、フローティングｐ+ 層１３３を経由するホール電流により、ｎ- ドリフト層１１０のエミッタ付近における平面方向の電荷濃度分布が均一化され、この部分の電荷濃度が向上する。よって、ｎ-ドリフト層１１０の低抵抗化が促進されオン電圧が低減する。
図９に示す本実施例のＩＧＢＴは、図１１の従来技術のＩＧＢＴ２０と同様の飽和特性を示し、フローティングｐ層１２５の幅を広げることで飽和電流密度は抑制され、短絡耐量の向上を実現する。ここで、図２と同様に、エミッタ電極を有する隣り合うトレンチ間の幅をＸ、フローティングｐ層１２５を有する隣り合うトレンチ間の幅をＹとする。ゲート幅はＸ＋Ｙに反比例し、飽和電流はゲート幅にほぼ比例するので、フローティング層のないとき、つまりＹ＝０のときに比べＹ／Ｘ≧２では飽和電流は１／３以下にできる。
以上の通り、図９の構造では、オン電圧低減と飽和電流抑制の効果をともに促進する。これは、より飽和電流抑制が必要となる高耐圧ＩＧＢＴにおいて有効性を発揮する。また本構造では、フローティングｐ層１２５の幅を広げれば広げるほどゲート幅あたりのゲート容量も低減でき、スイッチング損失を低減する。さらに、本実施例では、フローティングｐ+層１３３があることでフローティングｐ層１２５の電位分布が均一化される傾向にあり、ターンオフ時などの過渡状態でのフローティングｐ層１２５の電位を安定化させる効果により信頼性が向上する。
尚、本構造では上記の通り実施例１と同様の効果が得られ、実施例１に記載の変形例、最適条件についても同様の効果が得られる。また、実施例２および実施例３、実施例４の構造を適用することで、それらと同様の効果も得られ、実施例５の変形に対しても効果がある。
図１０は、本実施例のインバータ装置の構成を示しており、符号７０１乃至７０６はＩＧＢＴ、符号７１１乃至７１６はダイオード、符号８０１乃至８０６はゲート回路、符号９００はＰ端子、符号９０１はＮ端子、符号９１０はＵ端子、符号９１１はＶ端子、符号９１２はＷ端子、符号９５０はモータである。
図１０に示す本実施例のインバータ装置の特徴は、ＩＧＢＴ７０１〜７０６に実施例１乃至６に記載の構造のＩＧＢＴを適用した点にある。図１０のインバータ装置では実施例１乃至６のＩＧＢＴを適用することにより、インバータ装置の低損失化と高信頼化を実現する。尚、図１０のインバータ装置の構成は一例であって、例えば、スッチング素子とダイオードが逆並列されたものの直列組み合わせが、交流出力の相数と同数結合されたインバータ装置でも効果は同じである。また、本実施例では電力変換装置として、直流を交流に変換するインバータを示したが、もちろんこれに限定されるものではなく、交流を直流に変換するコンバータについても同様の効果を得られることは当業者にとって明らかであろう。
１、２、３、４、５、６…半導体装置、２０…ＩＧＢＴ、３０…ＩＧＴＯ、６０、２０１…ゲート端子、６１…アノード端子、６２…カソード端子、６３…酸化膜、６４、６７…Ｎ +層、６５、６９…Ｐ-ベース、６６…カソード電極、６８、７１…Ｐ+ 層、７０…Ｎ- ドリフト層、７２…アノード電極、７３、２００…ゲート電極、７４…導電材、７５、７６、７７…酸化物、７８…Ｐチャネル、１００…ｐ層、１０９…ｎ--ドリフト層、１１０…ｎ- ドリフト層、１１１…ｎ- 層、１１２…ｎ層、１２０…チャネルｐ層、１２１…ｐ+ 層、１２５…フローティングｐ層、１３０…ｎ+ 層、１３１…フローティングｎ+層、１３３…フローティングｐ+ 層、１５１…電荷障壁ｎ層、１６０…チャネル反転層、１６１…蓄積層、１６２…反転層、３００…ゲート絶縁膜、４０１…絶縁膜、５００…コレクタ電極、５０１…コレクタ端子、６００…エミッタ電極、６０１…エミッタ端子、６０２…抵抗、７０１、７０２、７０３、７０４、７０５、７０６…ＩＧＢＴ、７１１、７１２、７１３、７１４、７１５、７１６…ダイオード、８０１、８０２、８０３、８０４、８０５、８０６…ゲート回路、９００…Ｐ端子、９０１…Ｎ端子、９１０…Ｕ端子、９１１…Ｖ端子、９１２…Ｗ端子、９５０…モータ。
Claims (14)
- 一対の主表面を有する半導体基体と、
前記半導体基体の一方の主表面に隣接し、前記半導体基体内に位置する第１導電形の第１の半導体領域と、
前記第１の半導体領域と隣接し、第１の半導体領域のキャリア濃度より低いキャリア濃度を有する第２導電形の第２の半導体領域と、
前記半導体基体の他方の主表面から前記第２の半導体領域内に伸びる、異なる第１及び第２の間隔で配置された複数個のＭＯＳ形トレンチゲートと、
該ＭＯＳ形トレンチゲート間にあって、前記第２の半導体領域のキャリア濃度より高いキャリア濃度を有する第１導電形の第３の半導体領域と、
隣り合う間隔が狭いＭＯＳ形トレンチゲート間にあって、前記第３の半導体領域内に位置するとともに前記ＭＯＳ形トレンチゲートに接し、前記第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第４の半導体領域と、
隣り合う間隔が広いＭＯＳ形トレンチゲート間にあって、前記第３の半導体領域内に位置するとともに前記ＭＯＳ形トレンチゲートに接し、第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第５の半導体領域と、
隣り合う間隔が狭いＭＯＳ形トレンチゲート間において前記第３の半導体領域と第４の半導体領域に接触する第１の電極と、
前記第１の半導体領域に接触する第２の電極とを有し、
前記第４の半導体領域を含む隣り合うトレンチゲート間の幅Ｘと、前記第５の半導体領域を含む隣り合うトレンチゲート間の幅Ｙの比Ｙ／Ｘが２以上であり、
前記ＭＯＳ形トレンチゲートと前記第１の電極の間に電圧が加わるとＩＧＢＴとして導通状態となり、前記導通状態において、前記隣り合う間隔が広い前記ＭＯＳ形トレンチゲート間で前記第５の半導体領域から前記第３の半導体領域を通って前記第２の半導体領域に流れる漏れ電流を、前記第１の半導体領域と前記第２の半導体領域と前記隣り合う間隔が広い前記ＭＯＳ形トレンチゲート間にある前記第３の半導体領域及び第５の半導体領域からなるサイリスタの保持電流以下とすることによって、前記サイリスタがラッチアップしないことを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記第２の半導体領域が、第１の半導体領域と隣接するかわりに、
前記第１の半導体領域と前記第２の半導体領域の間にあって、前記第１の半導体領域のキャリア濃度より低く前記第２の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第６の半導体領域を有することを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
前記第１の半導体領域のキャリア濃度の最大値が、前記第６の半導体領域のキャリア濃度の最大値の１０倍乃至１００倍であることを特徴とする半導体装置。 - 請求項２に記載の半導体装置において、
前記第２の半導体領域が第６の半導体領域と隣接するかわりに、
前記第２の半導体領域と前記第６の半導体領域の間にあって、前記第２の半導体領域のキャリア濃度より高く前記第６の半導体領域のキャリア濃度より低いキャリア濃度を有する第２導電形の第７の半導体領域を有することを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記隣り合う間隔が狭いＭＯＳ形トレンチゲート間にあって、前記第２の半導体領域と前記第３の半導体領域の間に位置するとともに前記ＭＯＳ形トレンチゲートに接し、前記第２の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第８の半導体領域を有することを特徴とする半導体装置。 - 請求項１に記載の半導体装置において、
前記隣り合う間隔が広いＭＯＳ形トレンチゲート間にあって、前記第３の半導体領域が、直接あるいは抵抗を介して前記第１の電極と接触することを特徴とする半導体装置。 - 一対の主表面を有する半導体基体と、
前記半導体基体の一方の主表面に隣接し前記半導体基体内に位置する第１導電形の第１の半導体領域と、
前記第１の半導体領域と隣接し第１の半導体領域のキャリア濃度より低いキャリア濃度を有する第２導電形の第２の半導体領域と、
前記半導体基体の他方の主表面から前記第２の半導体領域内に伸びる、異なる第１及び第２の間隔を有する複数個のＭＯＳ形トレンチゲートと、
該ＭＯＳ形トレンチゲート間にあって、前記第２の半導体領域のキャリア濃度より高いキャリア濃度を有する第１導電形の第３の半導体領域と、
隣り合う間隔が狭いＭＯＳ形トレンチゲート間にあって、前記第３の半導体領域内に位置するとともに前記ＭＯＳ形トレンチゲートに接し、前記第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第４の半導体領域と、
隣り合う間隔が広いＭＯＳ形トレンチゲート間にあって、前記第３の半導体領域内に位置するとともに前記ＭＯＳ形トレンチゲートに接し、前記第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第５の半導体領域と、
隣り合う間隔が広いＭＯＳ形トレンチゲート間にあって、前記第３の半導体領域と前記第５の半導体領域内の間に位置し、前記第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第１導電形の第６の半導体領域と、
隣り合う間隔が狭いＭＯＳ形トレンチゲート間において、前記第３の半導体領域と第４の半導体領域に接触する第１の電極と、前記第１の半導体領域に接触する第２の電極とを有し、
前記第４の半導体領域を含む隣り合うトレンチゲート間の幅Ｘと、前記第５の半導体領域を含む隣り合うトレンチゲート間の幅Ｙの比Ｙ／Ｘが２以上であり、
前記ＭＯＳ形トレンチゲートと前記第１の電極の間に電圧が加わるとＩＧＢＴとして導通状態となり、前記導通状態において、前記隣り合う間隔が広い前記ＭＯＳ形トレンチゲート間で前記第５の半導体領域から前記第３の半導体領域を通って前記第２の半導体領域に流れる漏れ電流を、前記第１の半導体領域と前記第２の半導体領域と前記隣り合う間隔が広い前記ＭＯＳ形トレンチゲート間にある前記第３の半導体領域及び第５の半導体領域からなるサイリスタの保持電流以下とすることによって、前記サイリスタがラッチアップしないことを特徴とする半導体装置。 - 請求項７に記載の半導体装置において、
前記第２の半導体領域が第１の半導体領域と隣接するかわりに、
前記第１の半導体領域と前記第２の半導体領域の間にあって、前記第１の半導体領域のキャリア濃度より低く前記第２の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第７の半導体領域を有することを特徴とする半導体装置。 - 請求項８に記載の半導体装置において、
前記第１の半導体領域のキャリア濃度の最大値が、前記第７の半導体領域のキャリア濃度の最大値の１０倍乃至１００倍であることを特徴とする半導体装置。 - 請求項８に記載の半導体装置において、
前記第２の半導体領域が第７の半導体領域と隣接するかわりに、
前記第２の半導体領域と前記第７の半導体領域の間にあって、前記第２の半導体領域のキャリア濃度より高く前記第７の半導体領域のキャリア濃度より低いキャリア濃度を有する第２導電形の第８の半導体領域を有することを特徴とする半導体装置。 - 請求項７に記載の半導体装置において、
隣り合う間隔が狭いＭＯＳ形トレンチゲート間にあって、前記第２の半導体領域と前記第３の半導体領域内に間に位置するとともに前記ＭＯＳ形トレンチゲートに接し、第２の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第９の半導体領域を有することを特徴とする半導体装置。 - 請求項７に記載の半導体装置において、
隣り合う間隔が広いＭＯＳ形トレンチゲート間にあって、前記第３の半導体領域は、直接あるいは抵抗を介して第１の電極と接触することを特徴とする半導体装置。 - 一対の直流端子と、交流の相数と同数の交流端子と、一対の直流端子間に接続されそれぞれスイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位とを具備した電力変換装置において、
前記スイッチング素子が、
一対の主表面を有する半導体基体と、
前記半導体基体の一方の主表面に隣接し、前記半導体基体内に位置する第１導電形の第１の半導体領域と、
前記第１の半導体領域と隣接し、第１の半導体領域のキャリア濃度より低いキャリア濃度を有する第２導電形の第２の半導体領域と、
前記半導体基体の他方の主表面から前記第２の半導体領域内に伸びる、異なる第１及び第２の間隔で配置された複数個のＭＯＳ形トレンチゲートと、
該ＭＯＳ形トレンチゲート間にあって、前記第２の半導体領域のキャリア濃度より高いキャリア濃度を有する第１導電形の第３の半導体領域と、
隣り合う間隔が狭いＭＯＳ形トレンチゲート間にあって、前記第３の半導体領域内に位置するとともに前記ＭＯＳ形トレンチゲートに接し、前記第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第４の半導体領域と、
隣り合う間隔が広いＭＯＳ形トレンチゲート間にあって、前記第３の半導体領域内に位置するとともに前記ＭＯＳ形トレンチゲートに接し、第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第５の半導体領域と、
隣り合う間隔が狭いＭＯＳ形トレンチゲート間において前記第３の半導体領域と第４の半導体領域に接触する第１の電極と、
前記第１の半導体領域に接触する第２の電極とを有し、
前記第４の半導体領域を含む隣り合うトレンチゲート間の幅Ｘと、前記第５の半導体領域を含む隣り合うトレンチゲート間の幅Ｙの比Ｙ／Ｘが２以上であり、
前記ＭＯＳ形トレンチゲートと前記第１の電極の間に電圧が加わるとＩＧＢＴとして導
通状態となり、前記導通状態において、前記隣り合う間隔が広い前記ＭＯＳ形トレンチゲート間で前記第５の半導体領域から前記第３の半導体領域を通って前記第２の半導体領域に流れる漏れ電流を、前記第１の半導体領域と前記第２の半導体領域と前記隣り合う間隔が広い前記ＭＯＳ形トレンチゲート間にある前記第３の半導体領域及び第５の半導体領域からなるサイリスタの保持電流以下とすることによって、前記サイリスタがラッチアップしないことを特徴とする電力変換装置。 - 一対の直流端子と、交流の相数と同数の交流端子と、一対の直流端子間に接続されそれぞれスイッチング素子と逆極性のダイオードの並列回路を２個直列接続した構成からなり、並列回路の相互接続点が異なる交流端子に接続された交流の相数と同数の電力変換単位とを具備した電力変換装置において、
前記スイッチング素子が、
一対の主表面を有する半導体基体と、
前記半導体基体の一方の主表面に隣接し前記半導体基体内に位置する第１導電形の第１の半導体領域と、
前記第１の半導体領域と隣接し第１の半導体領域のキャリア濃度より低いキャリア濃度を有する第２導電形の第２の半導体領域と、
前記他方の主表面から前記第２の半導体領域内に伸びる、異なる第１及び第２の間隔を有する複数個のＭＯＳ形トレンチゲートと、
該ＭＯＳ形トレンチゲート間にあって、前記第２の半導体領域のキャリア濃度より高いキャリア濃度を有する第１導電形の第３の半導体領域と、
隣り合う間隔が狭いＭＯＳ形トレンチゲート間にあって、前記第３の半導体領域内に位置するとともに前記ＭＯＳ形トレンチゲートに接し第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第４の半導体領域と、
隣り合う間隔が広いＭＯＳ形トレンチゲート間にあって、前記第３の半導体領域内に位置するとともに前記ＭＯＳ形トレンチゲートに接し第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第２導電形の第５の半導体領域と、
隣り合う間隔が広いＭＯＳ形トレンチゲート間にあって、前記第３の半導体領域と前記第５の半導体領域内の間に位置し第３の半導体領域のキャリア濃度より高いキャリア濃度を有する第１導電形の第６の半導体領域と、
隣り合う間隔が狭いＭＯＳ形トレンチゲート間において前記第３の半導体領域と第４の半導体領域に接触する第１の電極と、前記第１の半導体領域に接触する第２の電極とを有し、
前記第４の半導体領域を含む隣り合うトレンチゲート間の幅Ｘと、前記第５の半導体領域を含む隣り合うトレンチゲート間の幅Ｙの比Ｙ／Ｘが２以上であり、
前記ＭＯＳ形トレンチゲートと前記第１の電極の間に電圧が加わるとＩＧＢＴとして導通状態となり、前記導通状態において、前記隣り合う間隔が広い前記ＭＯＳ形トレンチゲート間で前記第５の半導体領域から前記第３の半導体領域を通って前記第２の半導体領域に流れる漏れ電流を、前記第１の半導体領域と前記第２の半導体領域と前記隣り合う間隔が広い前記ＭＯＳ形トレンチゲート間にある前記第３の半導体領域及び第５の半導体領域からなるサイリスタの保持電流以下とすることによって、前記サイリスタがラッチアップしないことを特徴とする電力変換装置。
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