CN109216461B - 集成肖特基二极管的u型源槽vdmosfet器件 - Google Patents
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Abstract
本发明涉及集成电路领域，公开了一种集成肖特基二极管的U型源槽VDMOSFET器件，包括：衬底(10)，漏极(11)，N‑漂移区(8)；P+源槽保护区(9)，位于所述N‑漂移区(8)；源极(6)，位于所述P+源槽保护区(9)上方；P+欧姆接触区(5)，位于所述N‑漂移区(8)；P型基区(7)，位于所述N‑漂移区(8)；N+源区(3)，位于所述P型基区(7)上方；栅源隔离层(4)，位于所述N+源区(3)上方；栅介质(2)，栅极(1)；所述源极(6)与所述N‑漂移区(8)的界面为肖特基接触。所述器件使得电路结构更加简单，提高了器件的可靠性并降低了器件设计的复杂性和成本。
Description
技术领域
本发明涉及集成电路领域，具体涉及一种集成肖特基二极管的U型源槽VDMOSFET器件。
背景技术
宽带隙半导体材料碳化硅具有较大的禁带宽度，较高的临界击穿电场，以及高热导率、高电子饱和漂移速度等优良物理和化学特性，适合制作高温、高压、大功率、抗辐照的半导体器件。在功率电子领域中，功率MOSFET已被广泛应用，它具有栅极驱动简单，开关时间短等特点。
同时VDMOSFET在变流器中作为功率开关，当其体二极管作为续流通路持续流过正向电流时，会发生“通电劣化”现象，使导通电阻和二极管的正向导通压降增大，并引起可靠性问题。因此在实际的应用中，通常采用在器件源漏极两端并联一个开启电压小于体二极管的肖特基二极管的方法来提供续流通路并保证体二极管不会导通，这种方法极大地增加了电路设计的复杂性和成本费用。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种集成肖特基二极管的U型源槽VDMOSFET器件。本发明要解决的技术问题通过以下技术方案实现：
本申请提供了一种集成肖特基二极管的U型源槽VDMOSFET器件，包括：衬底；以及
漏极，位于衬底下方；
N-漂移区，位于衬底上方；
P+源槽保护区，位于N-漂移区内部；
源极，位于P+源槽保护区上方；
P+欧姆接触区，位于源极两侧的N-漂移区；
P型基区，位于N-漂移区内部；
N+源区，位于P型基区上方；
栅源隔离层，位于N+源区上方；
栅介质，位于N-漂移区上方；
栅极，位于栅介质上方；
源极与N-漂移区的界面为肖特基接触。
在一个优选例中，还包括栅金属，位于栅极上方。
在一个优选例中，源极与N+源区的界面为欧姆接触。
在一个优选例中，源极与P+欧姆接触区的界面为欧姆接触。
在一个优选例中，源极与P+源槽保护区的界面为欧姆接触。
在一个优选例中，栅极为多晶硅。
在一个优选例中，源极为Ti或Ni或Au材料。
在一个优选例中，N-漂移区为N型SiC材料，掺杂浓度为1×1015cm-3～8×1015cm-3，掺杂离子为氮离子。
与现有技术相比，本发明的有益效果：
本发明提供了一种集成肖特基二极管的U型源槽VDMOSFET器件，该器件在U型源槽位置(源极与N-漂移区接触的界面)通过肖特基接触形成肖特基二极管，以替代外接的肖特基二极管作为续流通路，在不引起体二极管的“通电劣化”的同时，减少了额外的肖特基二极管，使得电路结构更加简单，提高了器件的可靠性并降低了器件设计的复杂性和成本。
可以理解，在本发明范围内中，本发明的上述各技术特征和在下文(如实施方式和例子)中具体描述的各技术特征之间都可以互相组合，从而构成新的或优选的技术方案。限于篇幅，在此不再一一累述。
附图说明
图1为本发明实施方式中一种集成肖特基二极管的U型源槽VDMOSFET器件的示意图。
具体实施方式
在以下的叙述中，为了使读者更好地理解本申请而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本申请所要求保护的技术方案。
本申请涉及的术语解释：
VDMOSFET，(vertical double-diffused MOSFET)：垂直双扩散金属氧化物半导体场效应管。
为使本发明的目的、技术方案和优点更加清楚，下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
本申请的第一实施方式涉及一种集成肖特基二极管的U型源槽VDMOSFET器件。如图1所示，该器件包括：
衬底10；以及
漏极11，位于衬底10下方；
N-漂移区8，位于衬底10上方；
P+源槽保护区9，位于N-漂移区8内部；
源极6，位于P+源槽保护区9上方；
P+欧姆接触区5，位于源极6两侧的N-漂移区8；
P型基区7，位于N-漂移区8内部；
N+源区3，位于P型基区7上方；
栅源隔离层4，位于N+源区3上方；
栅介质2，位于N-漂移区8上方；
栅极1，位于栅介质2上方；
源极6与N-漂移区8的界面为肖特基接触。
在一个实施例中，该器件还包括栅金属12，位于栅极1上方，用于栅极与其他电路之间的金属互联。优选地，栅金属12为Ti或Ni或Au材料。
在一个实施例中，源极6与N+源区3的界面为欧姆接触，源极6与P+欧姆接触区5的界面为欧姆接触，源极6与P+源槽保护区9的界面为欧姆接触。
在一个实施例中，栅极1是多晶硅。
在一个实施例中，P型基区的表面掺杂浓度较低，底部掺杂浓度较高；表面掺杂浓度为1×1017cm-3，底部掺杂浓度为1×1018cm-3。
在一个实施例中，U型源槽深度(即P+源槽保护区的上表面与N+源区5的的上表面的距离)大于P型基区7的结深。
在一个实施例中，源极6为金属Ti或Ni或Au。
在一个实施例中，N-漂移区8为N型SiC材料，其厚度为10μm～20μm，掺杂浓度为1×1015cm-3～8×1015cm-3，掺杂离子为氮离子。
在一个实施例中，N+源区3和P+欧姆接触区5的掺杂浓度均为5×1018cm-3。
在器件工作中，器件的栅压为低电平时，MOS开关处于关断状态，源极6和N-漂移区8之间形成的肖特基二极管的阳极为MOS开关的源极，阴极为MOS开关的漏极，此时源漏极之间通过肖特基二极管导通，负载电流从源极经肖特基二极管流向漏极；
器件的栅压为高电平时，MOS开关处于导通状态，肖特基二极管处于关断状态，源漏之间通过MOS开关导通。
需要说明的是，在本申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (8)
1.一种集成肖特基二极管的U型源槽VDMOSFET器件，其特征在于，包括：衬底(10)；以及
漏极(11)，位于所述衬底(10)下方；
N-漂移区(8)，位于所述衬底(10)上方；
P+源槽保护区(9)，位于所述N-漂移区(8)内部；
源极(6)，位于所述P+源槽保护区(9)上方；
P+欧姆接触区(5)，位于所述源极(6)两侧的所述N-漂移区(8)；
P型基区(7)，位于所述N-漂移区(8)内部；
N+源区(3)，位于所述P型基区(7)上方；
栅源隔离层(4)，位于所述N+源区(3)上方；
栅介质(2)，位于所述N-漂移区(8)上方；
栅极(1)，位于所述栅介质(2)上方；
所述源极(6)与所述N-漂移区(8)的界面为肖特基接触，所述P+源槽保护区(9)的上表面与所述N+源区(3)的上表面的距离大于所述P型基区(7)的结深，所述P型基区(7)的表面掺杂浓度低于其底部的掺杂浓度。
2.根据权利要求1所述的集成肖特基二极管的U型源槽VDMOSFET器件，其特征在于，还包括栅金属(12)，位于所述栅极(1)上方。
3.根据权利要求1所述的集成肖特基二极管的U型源槽VDMOSFET器件，其特征在于，所述源极(6)与所述N+源区(3)的界面为欧姆接触。
4.根据权利要求1所述的集成肖特基二极管的U型源槽VDMOSFET器件，其特征在于，所述源极(6)与所述P+欧姆接触区(5)的界面为欧姆接触。
5.根据权利要求1所述的集成肖特基二极管的U型源槽VDMOSFET器件，其特征在于，所述源极(6)与所述P+源槽保护区(9)的界面为欧姆接触。
6.根据权利要求1所述的集成肖特基二极管的U型源槽VDMOSFET器件，其特征在于，所述栅极(1)为多晶硅。
7.根据权利要求1所述的集成肖特基二极管的U型源槽VDMOSFET器件，其特征在于，所述源极(6)为Ti或Ni或Au材料。
8.根据权利要求1所述的集成肖特基二极管的U型源槽VDMOSFET器件，其特征在于，所述N-漂移区(8)为N型SiC材料，掺杂浓度为1×1015cm-3～8×1015cm-3，掺杂离子为氮离子。
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