KR20070084364A - 양방향형 전계 효과 트랜지스터 및 매트릭스 컨버터 - Google Patents

양방향형 전계 효과 트랜지스터 및 매트릭스 컨버터 Download PDF

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스미토모덴키고교가부시키가이샤
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Abstract

본 발명은 단일 디바이스로 양방향에 흐르는 전류를 제어할 수 있는 양방향형 전계 효과 트랜지스터 및 이것을 이용한 매트릭스 컨버터를 제공하는 것을 목적으로 한다. 양방향형 전계 효과 트랜지스터는 반도체 기판(1)과, 반도체 기판(1)상에 설치되고, 이 기판(1)의 주요면에 평행한 채널과 이 채널의 컨덕턴스를 제어하기 위한 게이트 전극(13a)을 포함하는 게이트 영역과, 채널의 제1 단측에 설치된 제1 영역과, 채널의 제2 단측에 설치된 제2 영역을 구비하며, 제1 영역의 제1 전극(11a)으로부터 채널을 통해 제2 영역의 제2 전극(12a)으로 흐르는 순방향 전류 및 제2 전극(12a)으로부터 채널을 통해 제1 전극(11a)으로 흐르는 역방향 전류가 게이트 전극(13a)에 인가되는 게이트 전압에 의해 제어된다.

Description

양방향형 전계 효과 트랜지스터 및 매트릭스 컨버터{BIDIRECTIONAL FIELD-EFFECT TRANSISTOR AND MATRIX CONVERTER}
본 발명은 양방향으로 흐르는 전류를 제어할 수 있는 양방향형 전계 효과 트랜지스터 및 이 트랜지스터를 이용한 매트릭스 컨버터에 관한 것이다.
도 7(a)은 종래의 매트릭스 컨버터의 일례를 도시한 회로도이고, 도 7(b) 내지 도 7(d)은 스위칭 소자의 회로도이다. 매트릭스 컨버터(CV)는 어떤 주파수의 교류 전력을 상이한 주파수의 교류 전력으로 변환하는 기능을 갖는다.
3상 교류 전원(PS)은 3개의 라인(R, S, T)을 통해 주파수(Fa)의 3상 교류 전력을 공급한다. 3상 교류 모터(M)는 3개의 라인(U, V, W)을 통해 공급되는 주파수(Fb)의 3상 교류 전력에 의해 구동된다.
매트릭스 컨버터(CV)는 입력측의 라인(R, S, T)과, 출력측의 라인(U, V, W)과, 각 라인(R, S, T)과 각 라인(U, V, W) 사이에 매트릭스형으로 배치되며, 라인끼리를 개폐하기 위한 9개의 스위칭 소자(SW) 등으로 구성된다. 각 스위칭 소자(SW)는 원하는 타이밍에 PWM(펄스폭 변조) 제어를 행하는 제어 회로(도시하지 않음)에 의해 구동된다.
각 스위칭 소자(SW)는 순방향 및 역방향으로 흐르는 교류 전류를 개폐해야 하기 때문에, 일반 파워 트랜지스터에서는 실현될 수 없다. 그 때문에, 얼마간의 회로 배치의 연구가 요구된다.
종래의 매트릭스 컨버터는 도 7(c)에 도시된 바와 같이, IGBT(Insulated Gate Bipolar Transistor) 소자(Q1)와 다이오드 소자(D1)의 직렬 회로와, IGBT 소자(Q2)와 다이오드 소자(D2)의 직렬 회로를 역병렬로 접속한 것을 하나의 스위칭 소자(SW)로서 사용하고 있다. 이것은 IGBT 소자가 일방향 전류 밖에 제어할 수 없기 때문에, 역병렬 접속에 의해 양방향 전류의 제어를 가능하게 하고, 또한, IGBT 소자의 역내압 특성이 낮기 때문에, 다이오드 소자의 직렬 접속에 의해 역내압 특성을 개선하고 있다.
그러나, 이러한 회로 구성에서는, 하나의 스위칭 소자(SW)를 실현하기 위해서 4개의 파워 디바이스를 필요로 한다. 도 7(a)에 도시된 3상-3상 변환의 경우, 9개의 스위칭 소자(SW)에 대해 36개의 파워 디바이스가 필요하게 된다. 또한, 개개의 파워 디바이스도 큰 전압 정격 및 전류 정격이 요구되기 때문에, 필연적으로 회로 규모가 대형화하고, 다량의 발열을 방열하기 위한 냉각 기구도 대형화하게 된다.
이러한 과제를 해결하기 위해서 도 7(d)에 도시된 바와 같은 RB(Reverse Blocking)-IGBT 소자가 하기의 비특허 문헌 1에서 제안되어 있다.
비특허 문헌 1: Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Kitakyushu, pp. 121-124
발명이 해결하고자 하는 과제
RB-IGBT 소자는 IGBT 소자가 형성된 반도체 기판의 단부에 다이오드 영역이 일체적으로 형성된 것으로서, 회로 요소로서는 도 7(c)에 도시된 IGBT 소자와 다이오드 소자의 직렬 회로와 등가가 된다.
그러나, RB-IGBT 소자를 이용한 경우라도, 양방향 전류를 제어 가능하게 하기 위해서 2개의 RB-IGBT 소자를 역병렬 접속해야 한다. 그 때문에, 하나의 스위칭 소자(SW)를 실현하기 위해서 2개의 파워 디바이스를 필요로 하여 회로 규모의 대형화, 냉각 기구의 대형화를 초래한다.
본 발명의 목적은 단일 디바이스로 양방향에 흐르는 전류를 제어할 수 있는 양방향형 전계 효과 트랜지스터를 제공하는 것이다.
또한, 본 발명의 목적은 이러한 양방향형 전계 효과 트랜지스터를 이용하여 소형으로 대용량의 매트릭스 컨버터를 제공하는 것이다.
과제를 해결하기 위한 수단
상기 목적을 달성하기 위해서 본 발명에 따른 양방향형 전계 효과 트랜지스터는, 반도체 기판과,
반도체 기판 상에 설치되고, 이 기판의 주요면에 평행한 채널과 이 채널의 컨덕턴스를 제어하기 위한 게이트 전극을 포함하는 게이트 영역과,
채널의 제1 단측에 설치된 제1 영역과,
채널의 제2 단측에 설치된 제2 영역을 구비하며,
제1 영역으로부터 채널을 통해 제2 영역으로 흐르는 제1 전류 및 제2 영역으로부터 채널을 통해 제1 영역으로 흐르는 제2 전류가 게이트 전극에 인가되는 게이트 전압에 의해 제어되는 것을 특징으로 한다.
본 발명에 있어서, 게이트 영역은 제1 영역과 제2 영역의 중심에 배치되어 있는 것이 바람직하다.
또한, 본 발명에 있어서, 게이트 전극과 제1 영역에 포함되는 제1 전극과의 간격은 게이트 전극과 제2 영역에 포함되는 제2 전극과의 간격과 실질적으로 같은 것이 바람직하다.
또한, 본 발명에 있어서, 게이트 영역의 채널과 제1 영역에 포함되는 제1 접촉층과의 간격은, 게이트 영역의 채널과 제2 영역에 포함되는 제2 접촉층과의 간격과 실질적으로 같은 것이 바람직하다.
또한, 본 발명에 있어서, 게이트 영역이 p-n 접합을 포함하는 접합형인 것이 바람직하다.
또한, 본 발명에 있어서, 게이트 영역이 금속층, 절연체층, 반도체층을 포함하는 MIS형인 것이 바람직하다.
또한, 본 발명에 있어서, 게이트 영역이 금속과 반도체의 쇼트키 접합을 포함하는 MES형인 것이 바람직하다.
또한, 본 발명에 있어서, 반도체 기판은 SiC로 형성되는 것이 바람직하다.
본 발명에 따른 매트릭스 컨버터는 제1 주파수의 교류 전류가 흐르는 복수의 입력 라인과,
제2 주파수의 교류 전류가 흐르는 복수의 출력 라인과,
각 입력 라인과 각 출력 라인 사이를 개폐하기 위한 복수의 스위칭 소자를 구비하고,
스위칭 소자로서, 상기 양방향형 전계 효과 트랜지스터를 이용한 것을 특징으로 한다.
발명의 효과
본 발명에 따르면, 반도체 기판 상에 이 기판의 주요면에 평행한 채널을 포함하는 게이트 영역을 설치하고, 채널의 제1 단측에 제1 영역을, 채널의 제2 단측에 제2 영역을 각각 배치하며, 제1 영역이 소스로서, 제2 영역이 드레인으로서 각각 기능하는 순방향 모드 및 제2 영역이 소스로서, 제1 영역이 드레인으로서 각각 기능하는 역방향 모드를 동작시킬 수 있는 양방향형 전계 효과 트랜지스터를 실현하고 있다. 순방향 전류 및 역방향 전류는 게이트 전극에 인가되는 게이트 전압에 의해 제어할 수 있다. 따라서, 단일 디바이스만으로 양방향에 흐르는 교류 전류를 제어하는 것이 가능하게 되어 소형으로 대용량의 교류 스위칭 소자를 얻을 수 있다.
또한, 이러한 양방향형 전계 효과 트랜지스터를 스위칭 소자로서 이용한 매트릭스 컨버터는 파워 디바이스의 수를 대폭 저감할 수 있기 때문에, 종래에 비하여 회로 규모의 소형화, 냉각 기구의 소형화, 간소화를 도모할 수 있다.
도 1(a)은 본 발명에 따른 매트릭스 컨버터의 일례를 도시한 회로도이고, 도 1(b), 도 1(c)은 스위칭 소자의 회로도이다.
도 2는 본 발명에 따른 양방향형 전계 효과 트랜지스터의 일례를 도시한 단면도이다.
도 3은 본 발명에 따른 양방향형 전계 효과 트랜지스터의 다른 예를 도시한 단면도이다.
도 4는 본 발명에 따른 양방향형 전계 효과 트랜지스터의 또 다른 예를 도시한 단면도이다.
도 5는 본 발명에 따른 양방향형 전계 효과 트랜지스터의 또 다른 예를 도시한 단면도이다.
도 6은 본 발명에 따른 양방향형 전계 효과 트랜지스터의 또 다른 예를 도시한 단면도이다.
도 7(a)은 종래의 매트릭스 컨버터의 일례를 도시한 회로도이고, 도 7(b) 내지 도 7(d)는 스위칭 소자의 회로도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 기판 2 : 버퍼층
3 : 채널층 4 : 리서프(RESURF)층
1Oa : 공통 전극 11a : 제1 전극
11, 12 : n＋ 접촉층 12a : 제2 전극
13 : p＋층 13a : 게이트 전극
13b : 필드 플레이트 14, 16 : 절연체층
15 : p층 CV : 매트릭스 컨버터
(제1 실시 형태)
도 1(a)은 본 발명에 따른 매트릭스 컨버터의 일례를 도시한 회로도이며, 도 1(b), 도 1(c)은 스위칭 소자의 회로도이다. 매트릭스 컨버터(CV)는 어떤 주파수의 교류 전력을 상이한 주파수의 교류 전력으로 변환하는 기능을 갖는다. 여기서는, 3상-3상 변환의 예를 설명하지만, 3상-단상 변환, 단상-3상 변환, 단상-단상 변환 또는 M상-N상 변환도 동일하게 적용할 수 있다.
3상 교류 전원(PS)은 3개의 라인(R, S, T)을 통해 주파수(Fa)의 3상 교류 전력을 공급한다. 3상 교류 모터(M)는 3개의 라인(U, V, W)을 통해 공급되는 주파수(Fb)의 3상 교류 전력에 의해 구동된다.
매트릭스 컨버터(CV)는 입력측의 라인(R, S, T)과, 출력측의 라인(U, V, W)과, 각 라인(R, S, T)과 각 라인(U, V, W) 사이에 매트릭스형으로 배치되고, 라인끼리를 개폐하기 위한 9개의 스위칭 소자(SW) 등으로 구성된다. 각 스위칭 소자(SW)는 원하는 타이밍에 PWM(펄스폭 변조) 제어를 행하는 제어 회로(도시하지 않음)에 의해 구동된다.
본 실시 형태에서는, 이들 스위칭 소자(SW)로서 도 1(c)에 도시된 바와 같이 단일 디바이스로 양방향에 흐르는 교류 전류를 제어 가능한 양방향형 전계 효과 트랜지스터(QA)를 사용하고 있다. 따라서, 하나의 스위칭 소자(SW)에 대해 하나의 파워 디바이스로 충분하기 때문에, 매트릭스 컨버터에서 사용하는 파워 디바이스의 수를 대폭 저감할 수 있어서, 종래에 비하여 회로 규모의 소형화, 냉각 기구의 소형화, 간소화를 도모할 수 있다.
(제2 실시 형태)
도 2는 본 발명에 따른 양방향형 전계 효과 트랜지스터의 일례를 도시한 단면도이다. 여기서는, 접합형 전계 효과 트랜지스터(J-FET)로서 구성한 예에 대해서 설명한다.
기판(1) 위에는 버퍼층(2)이 형성되고, 버퍼층(2) 위에는 채널층(3)이 형성된다. 채널층(3)에는 기판(1)의 주요면에 평행한 채널을 포함하는 게이트 영역과, 채널의 제1 단측(도면의 좌측)에 설치된 제1 영역과, 채널의 제2 단측(도면의 우측)에 설치된 제2 영역이 형성된다.
게이트 영역에는 채널의 컨덕턴스를 제어하기 위한 게이트 전극(13a)이 설치된다. 제1 영역에는 소스 전극 또는 드레인 전극으로서 기능하는 제1 전극(11a)이 설치된다. 제2 영역에는 제1 전극(11a)과는 반대로 드레인 전극 또는 소스 전극으로서 기능하는 제2 전극(12a)이 설치된다. 게이트 영역과 제1 영역 사이 및 게이트 영역과 제2 영역 사이에는 다수 캐리어가 통과하는 드리프트 영역이 형성된다.
기판(1)은 Si, SiC, GaN 등의 반도체 웨이퍼로 형성 가능하며, 여기서는 비교적 높은 캐리어 농도의 n＋층으로서 형성되어 있다. 기판(1)의 이면에는 공통 전극(10a)이 형성되며, 일반적으로는 그라운드에 접속된다.
특히, 기판(1) 및 각 층(2, 3)의 반도체 재료로서 SiC를 사용하는 것이 바람 직하고, Si에 비하여 에너지 갭이 약 3배, 절연 파괴 전계 강도가 약 10배, 포화 전자 속도가 약 2배, 열전도도가 약 3배로 우수한 물성치를 갖기 때문에, 소형으로 대용량의 파워 FET 소자를 실현할 수 있다.
버퍼층(2)은 화학 기상 성장법(CVD) 등을 이용하여 에피택셜 성장되며, 여기서는 비교적 낮은 캐리어 농도의 p－층으로서 형성되어 있다.
채널층(3)도 화학 기상 성장법(CVD) 등을 이용하여 에피택셜 성장되며, 여기서는 통상의 캐리어 농도를 갖는 n층으로서 형성되어 있다.
채널층(3)의 게이트 영역에는 p형 도펀트의 확산이나 이온 주입에 의해 비교적 높은 캐리어 농도의 p＋층(13)이 형성되며, 이 p＋층(13) 위에 게이트 전극(13a)이 형성된다. 채널층(3)의 제1 영역에는 n형 도펀트의 확산이나 이온 주입에 의해 비교적 높은 캐리어 농도의 n＋ 접촉층(11)이 형성되고, 이 n＋ 접촉층(11) 위에 제1 전극(11a)이 형성된다. 채널층(3)의 제2 영역에는 n형 도펀트의 확산이나 이온 주입에 의해 비교적 높은 캐리어 농도의 n＋ 접촉층(12)이 형성되고, 이 n＋ 접촉층(12) 위에 제2 전극(12a)이 형성된다.
다음에, 소자의 동작에 대해서 설명한다. 공통 전극(10a)의 전위를 기준(＝O 볼트)으로 하여 제1 전극(11a)에 양의 전압 ＋V, 제2 전극(12a)에 음의 전압 －V를 각각 인가하면, 제1 전극(11a)→n＋ 접촉층(11)→좌측 드리프트 영역→게이트 영역 의 채널→우측 드리프트 영역→n＋ 접촉층(12)→제2 전극(12a)이라는 경로로 순방향 전류가 흐른다. 이 상태에서 게이트 전극(13a)에 음의 게이트 전압을 인가하면, p＋층(13)과 n형 채널층(3)으로 이루어진 p-n 접합부에 공핍층이 형성되고, 게이트 영역의 채널의 컨덕턴스가 감소한다. 이에 따라 경로의 저항이 높아져서 순방향 전류는 흐르지 않게 된다.
한편, 제1 전극(11a)에 음의 전압 －V, 제2 전극(12a)에 양의 전압 ＋V를 각각 인가하면, 제2 전극(12a)→n＋ 접촉층(12)→우측 드리프트 영역→게이트 영역의 채널→좌측 드리프트 영역→n＋ 접촉층(11)→제1 전극(11a)이라는 경로로 역방향 전류가 흐른다. 이 상태에서 게이트 전극(13a)에 음의 게이트 전압을 인가하면, p＋층(13)과 n형 채널층(3)으로 이루어진 p-n 접합부에 공핍층이 형성되고, 게이트 영역의 채널의 컨덕턴스가 감소한다. 이에 따라 경로의 저항이 높아져서 역방향 전류는 흐르지 않게 된다.
이렇게 해서 제1 전극(11a) 및 제2 전극(12a)이 교대로 소스 전극 또는 드레인 전극으로서 기능하는 동시에 게이트 전압을 변화시킴으로써, 양방향에 흐르는 교류 전류를 제어할 수 있다.
전술한 매트릭스 컨버터와 같이, 교류 전력을 취급하는 경우에는, 양방향형 전계 효과 트랜지스터의 순방향 특성 및 역방향 특성(예컨대, 드레인 전류-드레인·소스간 전압 특성, 드레인 전류-게이트·소스간 전압 특성, 온저항, 게이트·소 스간 용량, 역전압 특성 등)은 실질적으로 등가인 것이 바람직하다.
그 방법으로서, 게이트 전극(13a)을 포함하는 게이트 영역은 제1 전극(11a)을 포함하는 제1 영역과 제2 전극(12a)을 포함하는 제2 영역의 중심에 배치하는 것이 바람직하고, 이에 따라 좌측 드리프트 영역의 길이 L1 및 우측 드리프트 영역의 길이 L2가 일치하게 되어 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
다른 방법으로서, 게이트 전극(13a)과 제1 전극(11a)과의 간격은 게이트 전극(13a)과 제2 전극(12a)과의 간격과 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, 게이트 영역의 채널과 n＋ 접촉층(11)과의 간격은 게이트 영역의 채널과 n＋ 접촉층(12)과의 간격과 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, n＋ 접촉층(11)의 캐리어 농도는 n＋ 접촉층(12)의 캐리어 농도와 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, n＋ 접촉층(11)의 깊이는 n＋ 접촉층(12)의 깊이와 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
(제3 실시 형태)
도 3은 본 발명에 따른 양방향형 전계 효과 트랜지스터의 다른 예를 도시한 단면도이다. 여기서는, 리서프(RESURF: Reduced Surface Field)층을 갖는 접합형 전계 효과 트랜지스터(J-FET)로서 구성한 예에 대해서 설명한다.
기판(1) 위에는 버퍼층(2)이 형성되고, 버퍼층(2) 위에는 채널층(3)이 형성되며, 채널층(3) 위에는 리서프층(4)이 형성된다. 채널층(3) 및 리서프층(4)에는 기판(1)의 주요면에 평행한 채널을 포함하는 게이트 영역과, 채널의 제1 단측(도면의 좌측)에 설치된 제1 영역과, 채널의 제2 단측(도면의 우측)에 설치된 제2 영역이 형성된다.
게이트 영역에는 채널의 컨덕턴스를 제어하기 위한 게이트 전극(13a)이 설치된다. 제1 영역에는 소스 전극 또는 드레인 전극으로서 기능하는 제1 전극(11a)이 설치된다. 제2 영역에는 제1 전극(11a)과는 반대로 드레인 전극 또는 소스 전극으로서 기능하는 제2 전극(12a)이 설치된다. 게이트 영역과 제1 영역 사이 및 게이트 영역과 제2 영역 사이에는 다수 캐리어가 통과하는 드리프트 영역이 형성된다.
기판(1)은 Si, SiC, GaN 등의 반도체 웨이퍼로 형성 가능하고, 여기서는 비교적 높은 캐리어 농도의 n＋층으로서 형성되어 있다. 기판(1)의 이면에는 공통 전극(10a)이 형성되며, 일반적으로는 그라운드에 접속된다.
특히, 기판(1) 및 각 층(2, 3)의 반도체 재료로서 SiC를 사용하는 것이 바람직하고, Si에 비하여 에너지 갭이 약 3배, 절연 파괴 전계 강도가 약 10배, 포화 전자 속도가 약 2배, 열전도도가 약 3배로 우수한 물성치를 갖기 때문에, 소형으로 대용량의 파워 FET 소자를 실현할 수 있다.
버퍼층(2)은 화학 기상 성장법(CVD) 등을 이용하여 에피택셜 성장되며, 여기서는 비교적 낮은 캐리어 농도의 p－층으로서 형성되어 있다.
채널층(3) 및 리서프층(4)도 화학 기상 성장법(CVD) 등을 이용하여 에피택셜 성장된다. 채널층(3)은 여기서는 통상의 캐리어 농도를 갖는 n층으로서 형성되어 있다.
리서프층(4)은 p형 도펀트의 확산이나 이온 주입에 의해 통상의 캐리어 농도의 p층으로서 형성되어 있다. 이에 따라 드리프트 영역에도 p-n 접합이 존재하게 되고, 표면 근방의 전계 집중이 완화되어 내압 특성을 개선할 수 있다.
게이트 영역에는 p형 도펀트의 확산이나 이온 주입에 의해 비교적 높은 캐리어 농도의 p＋층(13)이 형성되고, 이 p＋층(13) 위에 게이트 전극(13a)이 형성된다. 제1 영역에는 n형 도펀트의 확산이나 이온 주입에 의해 비교적 높은 캐리어 농도의 n＋ 접촉층(11)이 형성되고, 이 n＋ 접촉층(11) 위에 제1 전극(11a)이 형성된다. 제2 영역에는 n형 도펀트의 확산이나 이온 주입에 의해 비교적 높은 캐리어 농도의 n＋ 접촉층(12)이 형성되고, 이 n＋ 접촉층(12) 위에 제2 전극(12a)이 형성된다.
다음에, 소자의 동작에 대해서 설명한다. 공통 전극(10a)의 전위를 기준(＝O 볼트)으로 하여 제1 전극(11a)에 양의 전압 ＋V, 제2 전극(12a)에 음의 전압 －V를 각각 인가하면, 제1 전극(11a)→n＋ 접촉층(11)→좌측 드리프트 영역→게이트 영역의 채널→우측 드리프트 영역→n＋ 접촉층(12)→제2 전극(12a)이라는 경로로 순방향 전류가 흐른다. 이 상태에서 게이트 전극(13a)에 음의 게이트 전압을 인가하면, p＋층(13)과 n형 채널층(3)으로 이루어진 p-n 접합부에 공핍층이 형성되고, 게이트 영역의 채널의 컨덕턴스가 감소한다. 이에 따라 경로의 저항이 높아져서 순방향 전류는 흐르지 않게 된다.
한편, 제1 전극(11a)에 음의 전압 －V, 제2 전극(12a)에 양의 전압 ＋V를 각각 인가하면, 제2 전극(12a)→n＋ 접촉층(12)→우측 드리프트 영역→게이트 영역의 채널→좌측 드리프트 영역→n＋ 접촉층(11)→제1 전극(11a)이라는 경로로 역방향 전류가 흐른다. 이 상태에서 게이트 전극(13a)에 음의 게이트 전압을 인가하면, p＋층(13)과 n형 채널층(3)으로 이루어진 p-n 접합부에 공핍층이 형성되고, 게이트 영역의 채널의 컨덕턴스가 감소한다. 이에 따라 경로의 저항이 높아져서 역방향 전류는 흐르지 않게 된다.
이렇게 해서 제1 전극(11a) 및 제2 전극(12a)이 교대로 소스 전극 또는 드레인 전극으로서 기능하는 동시에 게이트 전압을 변화시킴으로써, 양방향에 흐르는 교류 전류를 제어할 수 있다.
전술한 매트릭스 컨버터와 같이, 교류 전력을 취급하는 경우에는, 양방향형 전계 효과 트랜지스터의 순방향 특성 및 역방향 특성(예컨대, 드레인 전류-드레인·소스간 전압 특성, 드레인 전류-게이트·소스간 전압 특성, 온저항, 게이트·소스간 용량, 역전압 특성 등)은 실질적으로 등가인 것이 바람직하다.
그 방법으로서, 게이트 전극(13a)을 포함하는 게이트 영역은 제1 전극(11a)을 포함하는 제1 영역과 제2 전극(12a)을 포함하는 제2 영역의 중심에 배치하는 것이 바람직하고, 이에 따라 좌측 드리프트 영역의 길이 L1 및 우측 드리프트 영역의 길이 L2가 일치하게 되어 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
다른 방법으로서, 게이트 전극(13a)과 제1 전극(11a)과의 간격은 게이트 전극(13a)과 제2 전극(12a)과의 간격과 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, 게이트 영역의 채널과 n＋ 접촉층(11)과의 간격은 게이트 영역의 채널과 n＋ 접촉층(12)과의 간격과 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, n＋ 접촉층(11)의 캐리어 농도는 n＋ 접촉층(12)의 캐리어 농도와 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, n＋ 접촉층(11)의 깊이는 n＋ 접촉층(12)의 깊이와 실질 적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
(제4 실시 형태)
도 4는 본 발명에 따른 양방향형 전계 효과 트랜지스터의 또 다른 예를 도시한 단면도이다. 여기서는, 게이트 영역에 금속층, 산화물층, 반도체층을 포함하는 MOS(Metal-Oxide-Semiconductor) FET로서 구성한 예에 대해서 설명한다. 산화물층 대신에 일반 전기 절연층을 이용하면, 상위 개념의 MIS(Metal-Insulator-Semiconductor)형 FET를 구성할 수 있다. MIS형 FET의 경우, 금속층에 바이어스 전압이 인가되면, 반도체층과 절연층과의 계면 부근에 반전층이 형성되며, 이 반전층이 캐리어의 채널로서 기능한다.
기판(1) 위에는 버퍼층(2)이 형성되고, 버퍼층(2) 위에는 채널층(3)이 형성된다. 채널층(3)에는 기판(1)의 주요면에 평행한 채널을 포함하는 게이트 영역과, 채널의 제1 단측(도면의 좌측)에 설치된 제1 영역과, 채널의 제2 단측(도면의 우측)에 설치된 제2 영역이 형성된다.
게이트 영역에는 채널층(3) 위에 형성된 절연체층(14)과, 채널의 컨덕턴스를 제어하기 위한 게이트 전극(13a)이 설치된다. 제1 영역에는 소스 전극 또는 드레인 전극으로서 기능하는 제1 전극(11a)이 설치된다. 제2 영역에는 제1 전극(11a)과는 반대로 드레인 전극 또는 소스 전극으로서 기능하는 제2 전극(12a)이 설치된다. 게이트 영역과 제1 영역 사이 및 게이트 영역과 제2 영역 사이에는 다수 캐리어가 통과하는 드리프트 영역이 형성된다.
기판(1)은 Si, SiC, GaN 등의 반도체 웨이퍼로 형성 가능하며, 여기서는 비교적 높은 캐리어 농도의 n＋층으로서 형성되어 있다. 기판(1)의 이면에는 공통 전극(10a)이 형성되며, 일반적으로는 그라운드에 접속된다.
특히, 기판(1) 및 각 층(2, 3)의 반도체 재료로서 SiC를 사용하는 것이 바람직하고, Si에 비하여 에너지 갭이 약 3배, 절연 파괴 전계 강도가 약 10배, 포화 전자 속도가 약 2배, 열전도도가 약 3배로 우수한 물성치를 갖기 때문에, 소형으로 대용량의 파워 FET 소자를 실현할 수 있다. 또한, 채널층(3)을 SiC로 형성한 경우, 소정 개구를 갖는 마스크를 이용하여 산화 처리를 행함으로써, Si 베이스의 MOSFET와 마찬가지로 SiO2로 이루어진 절연체층(14)을 형성할 수 있다.
버퍼층(2)은 화학 기상 성장법(CVD) 등을 이용하여 에피택셜 성장되며, 여기서는 비교적 낮은 캐리어 농도의 p－층으로서 형성되어 있다.
채널층(3)도 화학 기상 성장법(CVD) 등을 이용하여 에피택셜 성장된다. 채널층(3)은 여기서는 통상의 캐리어 농도를 갖는 n층으로서 형성되어 있다.
게이트 영역에는 p형 도펀트의 확산이나 이온 주입에 의해 통상의 캐리어 농도의 p층(15)이 형성되며, 이 p층(15) 위에 게이트 전극(13a)이 형성된다. 제1 영역에는 n형 도펀트의 확산이나 이온 주입에 의해 비교적 높은 캐리어 농도의 n＋ 접촉층(11)이 형성되고, 이 n＋ 접촉층(11) 위에 제1 전극(11a)이 형성된다. 제2 영역에는 n형 도펀트의 확산이나 이온 주입에 의해 비교적 높은 캐리어 농도의 n＋ 접촉 층(12)이 형성되며, 이 n＋ 접촉층(12) 위에 제2 전극(12a)이 형성된다.
다음에, 소자의 동작에 대해서 설명한다. 공통 전극(10a)의 전위를 기준(＝O 볼트)으로 하여 게이트 전극(13a)에 양의 게이트 전압을 인가하면, 채널로서 기능하는 반전층이 유기된다. 이 상태에서 제1 전극(11a)에 양의 전압 ＋V, 제2 전극(12a)에 음의 전압 －V를 각각 인가하면, 제1 전극(11a)→n＋ 접촉층(11)→좌측 드리프트 영역→게이트 영역의 채널→우측 드리프트 영역→n＋ 접촉층(12)→제2 전극(12a)이라는 경로로 순방향 전류가 흐른다. 다음에, 게이트 전극(13a)에 음의 게이트 전압을 인가하면, 반전층이 소멸되어 채널의 컨덕턴스가 감소한다. 이에 따라 경로의 저항이 높아져서 순방향 전류는 흐르지 않게 된다.
한편, 게이트 전극(13a)에 양의 게이트 전압을 인가한 상태에서 제1 전극(11a)에 음의 전압 －V, 제2 전극(12a)에 양의 전압 ＋V를 각각 인가하면, 제2 전극(12a)→n＋ 접촉층(12)→우측 드리프트 영역→게이트 영역의 채널→좌측 드리프트 영역→n＋ 접촉층(11)→제1 전극(11a)이라는 경로로 역방향 전류가 흐른다. 다음에, 게이트 전극(13a)에 음의 게이트 전압을 인가하면, 채널의 컨덕턴스가 감소한다. 이에 따라 경로의 저항이 높아져서 역방향 전류는 흐르지 않게 된다.
이렇게 해서 제1 전극(11a) 및 제2 전극(12a)이 교대로 소스 전극 또는 드레인 전극으로서 기능하는 동시에 게이트 전압을 변화시킴으로써, 양방향에 흐르는 교류 전류를 제어할 수 있다. 또한, 게이트 전압을 변화시키는 범위는 MOSFET의 특 성이 인핸스먼트형인지 또는 디프레션형인지에 따라 적절히 설정된다.
전술한 매트릭스 컨버터와 같이 교류 전력을 취급하는 경우에는 양방향형 전계 효과 트랜지스터의 순방향 특성 및 역방향 특성(예컨대, 드레인 전류-드레인·소스간 전압 특성, 드레인 전류-게이트·소스간 전압 특성, 온저항, 게이트·소스간 용량, 역전압 특성 등)은 실질적으로 등가인 것이 바람직하다.
그 방법으로서, 게이트 전극(13a)을 포함하는 게이트 영역은 제1 전극(11a)을 포함하는 제1 영역과 제2 전극(12a)을 포함하는 제2 영역의 중심에 배치하는 것이 바람직하고, 이에 따라 좌측 드리프트 영역의 길이 L1 및 우측 드리프트 영역의 길이 L2가 일치하게 되어 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
다른 방법으로서, 게이트 전극(13a)과 제1 전극(11a)과의 간격은 게이트 전극(13a)과 제2 전극(12a)과의 간격과 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, 게이트 영역의 채널과 n＋ 접촉층(11)과의 간격은 게이트 영역의 채널과 n＋ 접촉층(12)과의 간격과 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, n＋ 접촉층(11)의 캐리어 농도는 n＋ 접촉층(12)의 캐리어 농도와 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, n＋ 접촉층(11)의 깊이는 n＋ 접촉층(12)의 깊이와 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
(제5 실시 형태)
도 5는 본 발명에 따른 양방향형 전계 효과 트랜지스터의 또 다른 예를 도시한 단면도이다. 여기서는, 게이트 영역에 금속과 반도체의 쇼트키 접합을 포함하는 MES(Metal-Semiconductor)형 FET로서 구성한 예에 대해서 설명한다. MES형 FET의 경우, 쇼트키 접합에 의해 발생하는 공핍층이 채널의 컨덕턴스를 변화시킨다.
기판(1) 위에는 버퍼층(2)이 형성되고, 버퍼층(2) 위에는 채널층(3)이 형성된다. 채널층(3)에는 기판(1)의 주요면에 평행한 채널을 포함하는 게이트 영역과, 채널의 제1 단측(도면의 좌측)에 설치된 제1 영역과, 채널의 제2 단측(도면의 우측)에 설치된 제2 영역이 형성된다.
게이트 영역에는 채널의 컨덕턴스를 제어하기 위한 게이트 전극(13a)이 설치된다. 제1 영역에는 소스 전극 또는 드레인 전극으로서 기능하는 제1 전극(11a)이 설치된다. 제2 영역에는 제1 전극(11a)과는 반대로 드레인 전극 또는 소스 전극으로서 기능하는 제2 전극(12a)이 설치된다. 게이트 영역과 제1 영역 사이 및 게이트 영역과 제2 영역 사이에는 다수 캐리어가 통과하는 드리프트 영역이 형성된다.
기판(1)은 Si, SiC, GaN 등의 반도체 웨이퍼로 형성 가능하고, 여기서는 비교적 높은 캐리어 농도의 n＋층으로서 형성되어 있다. 기판(1)의 이면에는 공통 전 극(10a)이 형성되며, 일반적으로는 그라운드에 접속된다.
특히, 기판(1) 및 각 층(2, 3)의 반도체 재료로서 SiC를 사용하는 것이 바람직하고, Si에 비하여 에너지 갭이 약 3배, 절연 파괴 전계 강도가 약 10배, 포화 전자 속도가 약 2배, 열전도도가 약 3배로 우수한 물성치를 갖기 때문에, 소형으로 대용량의 파워 FET 소자를 실현할 수 있다.
버퍼층(2)은 화학 기상 성장법(CVD) 등을 이용하여 에피택셜 성장되며, 여기서는 비교적 낮은 캐리어 농도의 p－층으로서 형성되어 있다.
채널층(3)도 화학 기상 성장법(CVD) 등을 이용하여 에피택셜 성장된다. 채널층(3)은 여기서는 통상의 캐리어 농도를 갖는 n층으로서 형성되어 있다.
게이트 영역에는 채널층(3) 위에 직접 게이트 전극(13a)이 형성된다. 제1 영역에는 n형 도펀트의 확산이나 이온 주입에 의해 비교적 높은 캐리어 농도의 n＋ 접촉층(11)이 형성되고, 이 n＋ 접촉층(11) 위에 제1 전극(11)이 형성된다. 제2 영역에는 n형 도펀트의 확산이나 이온 주입에 의해 비교적 높은 캐리어 농도의 n＋ 접촉층(12)이 형성되며, 이 n＋ 접촉층(12) 위에 제2 전극(12a)이 형성된다.
다음에, 소자의 동작에 대해서 설명한다. 공통 전극(10a)의 전위를 기준(＝O 볼트)으로 하여 게이트 전극(13a)에 양의 게이트 전압을 인가하면, 게이트 영역의 공핍층이 감소한다. 이 상태에서 제1 전극(11a)에 양의 전압 ＋V, 제2 전극(12a)에 음의 전압 －V를 각각 인가하면, 제1 전극(11a)→n＋ 접촉층(11)→좌측 드리프트 영역→게이트 영역의 채널→우측 드리프트 영역→n＋ 접촉층(12)→제2 전극(12a)이라는 경로로 순방향 전류가 흐른다. 다음에, 게이트 전극(13a)에 음의 게이트 전압을 인가하면, 공핍층이 증가하여 채널의 컨덕턴스가 감소한다. 이에 따라 경로의 저항이 높아져서 순방향 전류는 흐르지 않게 된다.
한편, 게이트 전극(13a)에 양의 게이트 전압을 인가한 상태에서 제1 전극(11a)에 음의 전압 －V, 제2 전극(12a)에 양의 전압 ＋V를 각각 인가하면, 제2 전극(12a)→n＋ 접촉층(12)→우측 드리프트 영역→게이트 영역의 채널→좌측 드리프트 영역→n＋ 접촉층(11)→제1 전극(11a)이라는 경로로 역방향 전류가 흐른다. 다음에, 게이트 전극(13a)에 음의 게이트 전압을 인가하면, 채널의 컨덕턴스가 감소한다. 이에 따라 경로의 저항이 높아져서 역방향 전류는 흐르지 않게 된다.
이렇게 해서 제1 전극(11a) 및 제2 전극(12a)이 교대로 소스 전극 또는 드레인 전극으로서 기능하는 동시에 게이트 전압을 변화시킴으로써, 양방향에 흐르는 교류 전류를 제어할 수 있다.
전술한 매트릭스 컨버터와 같이, 교류 전력을 취급하는 경우에는 양방향형 전계 효과 트랜지스터의 순방향 특성 및 역방향 특성(예컨대, 드레인 전류-드레인·소스간 전압 특성, 드레인 전류-게이트·소스간 전압 특성, 온저항, 게이트·소스간 용량, 역전압 특성 등)은 실질적으로 등가인 것이 바람직하다.
그 방법으로서, 게이트 전극(13a)을 포함하는 게이트 영역은 제1 전극(11a)을 포함하는 제1 영역과 제2 전극(12a)을 포함하는 제2 영역의 중심에 배치하는 것, 즉, 도 5에 도시된 바와 같이, 게이트 영역의 중심선 S와 제1 영역과의 거리 L1이 게이트 영역의 중심선 S와 제2 영역과의 거리 L2와 같은 것이 바람직하고, 이에 따라 좌측 드리프트 영역의 길이 및 우측 드리프트 영역의 길이가 일치하게 되어 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
다른 방법으로서, 게이트 전극(13a)과 제1 전극(11a)과의 간격은 게이트 전극(13a)과 제2 전극(12a)과의 간격과 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, 게이트 영역의 채널과 n＋ 접촉층(11)과의 간격은 게이트 영역의 채널과 n＋ 접촉층(12)과의 간격과 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, n＋ 접촉층(11)의 캐리어 농도는 n＋ 접촉층(12)의 캐리어 농도와 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, n＋ 접촉층(11)의 깊이는 n＋ 접촉층(12)의 깊이와 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
(제6 실시 형태)
도 6은 본 발명에 따른 양방향형 전계 효과 트랜지스터의 또 다른 예를 도시한 단면도이다. 여기서는, 필드 플레이트 구조를 갖는 MES형 FET로서 구성한 예에 대해서 설명한다. 필드 플레이트 구조는 반도체 내부에서의 전계 집중을 완화하여 파괴 내압을 개선하기 위해서 설치되며, 여기서는 게이트 전극에 설치한 예를 설명하지만, 소스 전극 또는 드레인 전극에 설치하여도 상관없다.
기판(1) 위에는 버퍼층(2)이 형성되고, 버퍼층(2) 위에는 채널층(3)이 형성된다. 채널층(3)에는 기판(1)의 주요면에 평행한 채널을 포함하는 게이트 영역과, 채널의 제1 단측(도면의 좌측)에 설치된 제1 영역과, 채널의 제2 단측(도면의 우측)에 설치된 제2 영역이 형성된다.
게이트 영역에는 채널의 컨덕턴스를 제어하기 위한 게이트 전극(13a)이 설치된다. 제1 영역에는 소스 전극 또는 드레인 전극으로서 기능하는 제1 전극(11a)이 설치된다. 제2 영역에는 제1 전극(11a)과는 반대로 드레인 전극 또는 소스 전극으로서 기능하는 제2 전극(12a)이 설치된다. 게이트 영역과 제1 영역 사이 및 게이트 영역과 제2 영역 사이에는 다수 캐리어가 통과하는 드리프트 영역이 형성된다.
기판(1)은 Si, SiC, GaN 등의 반도체 웨이퍼로 형성 가능하고, 여기서는 비교적 높은 캐리어 농도의 n＋층으로서 형성되어 있다. 기판(1)의 이면에는 공통 전극(10a)이 형성되며, 일반적으로는 그라운드에 접속된다.
특히, 기판(1) 및 각 층(2, 3)의 반도체 재료로서 SiC를 사용하는 것이 바 람직하고, Si에 비하여 에너지 갭이 약 3배, 절연 파괴 전계 강도가 약 10배, 포화 전자 속도가 약 2배, 열전도도가 약 3배로 우수한 물성치를 갖기 때문에, 소형으로 대용량의 파워 FET 소자를 실현할 수 있다.
버퍼층(2)은 화학 기상 성장법(CVD) 등을 이용하여 에피택셜 성장되며, 여기서는 비교적 낮은 캐리어 농도의 p－층으로서 형성되어 있다.
채널층(3)도 화학 기상 성장법(CVD) 등을 이용하여 에피택셜 성장된다. 채널층(3)은 여기서는 통상의 캐리어 농도를 갖는 n 층으로서 형성되어 있다. 또한, 채널층(3) 위에는 각 전극 위치를 제외하고 SiO2로 이루어진 절연체층(16)이 형성된다.
게이트 영역에는 채널층(3) 위에 직접 게이트 전극(13a)이 형성되고, 추가로 게이트 전극(13a)의 엣지 주변을 둘러싸도록 도전성의 필드 플레이트(13b)가 절연체층(16) 위에 설치된다. 채널층(3)의 내부에 있어서, 게이트 전극(13a)의 엣지 부근에서 전계 집중이 발생하기 때문에, 필드 플레이트(13b)는 엣지 부근에서의 전계 집중을 완화하는 기능을 수행한다.
제1 영역에는 n형 도펀트의 확산이나 이온 주입에 의해 비교적 높은 캐리어 농도의 n＋ 접촉층(11)이 형성되고, 이 n＋ 접촉층(11) 위에 제1 전극(11a)이 형성된다. 제2 영역에는 n형 도펀트의 확산이나 이온 주입에 의해 비교적 높은 캐리어 농도의 n＋ 접촉층(12)이 형성되며, 이 n＋ 접촉층(12) 위에 제2 전극(12a)이 형성된다.
다음에, 소자의 동작에 대해서 설명한다. 공통 전극(10a)의 전위를 기준(＝0 볼트)으로 하여 게이트 전극(13a)에 양의 게이트 전압을 인가하면, 게이트 영역의 공핍층이 감소한다. 이 상태에서 제1 전극(11a)에 양의 전압 ＋V, 제2 전극(12a)에 음의 전압 －V를 각각 인가하면, 제1 전극(11a)→n＋ 접촉층(11)→좌측 드리프트 영역→게이트 영역의 채널→우측 드리프트 영역→n＋ 접촉층(12)→제2 전극(12a)이라는 경로로 순방향 전류가 흐른다. 다음에, 게이트 전극(13a)에 음의 게이트 전압을 인가하면, 공핍층이 증가하여 채널의 컨덕턴스가 감소한다. 이에 따라 경로의 저항이 높아져서 순방향 전류는 흐르지 않게 된다.
한편, 게이트 전극(13a)에 양의 게이트 전압을 인가한 상태에서 제1 전극(11a)에 음의 전압－V, 제2 전극(12a)에 양의 전압 ＋V를 각각 인가하면, 제2 전극(12a)→n＋ 접촉층(12)→우측 드리프트 영역→게이트 영역의 채널→좌측 드리프트 영역→n＋ 접촉층(11)→제1 전극(11a)이라는 경로로 역방향 전류가 흐른다. 다음에, 게이트 전극(13a)에 음의 게이트 전압을 인가하면, 채널의 컨덕턴스가 감소한다. 이에 따라 경로의 저항이 높아져서 역방향 전류는 흐르지 않게 된다.
이렇게 해서 제1 전극(11a) 및 제2 전극(12a)이 교대로 소스 전극 또는 드레인 전극으로서 기능하는 동시에 게이트 전압을 변화시킴으로써, 양방향에 흐르는 교류 전류를 제어할 수 있다.
전술한 매트릭스 컨버터와 같이, 교류 전력을 취급하는 경우에는, 양방향형 전계 효과 트랜지스터의 순방향 특성 및 역방향 특성(예컨대, 드레인 전류-드레인·소스간 전압 특성, 드레인 전류-게이트·소스간 전압 특성, 온저항, 게이트·소스간 용량, 역전압 특성 등)은 실질적으로 등가인 것이 바람직하다.
그 방법으로서, 게이트 전극(13a)을 포함하는 게이트 영역은 제1 전극(11a)를 포함하는 제1 영역과 제2 전극(12a)을 포함하는 제2 영역의 중심에 배치하는 것, 즉, 도 6에 도시된 바와 같이, 게이트 영역의 중심선 S와 제1 영역과의 거리 L1이, 게이트 영역의 중심선 S와 제2 영역과의 거리 L2와 같은 것이 바람직하고, 이에 따라 좌측 드리프트 영역의 길이 및 우측 드리프트 영역의 길이가 일치하게 되어 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
다른 방법으로서, 게이트 전극(13a)과 제1 전극(11a)과의 간격은 게이트 전극(13a)과 제2 전극(12a)과의 간격과 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, 게이트 영역의 채널과 n＋ 접촉층(11)과의 간격은 게이트 영역의 채널과 n＋ 접촉층(12)과의 간격과 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, n＋ 접촉층(11)의 캐리어 농도는 n＋ 접촉층(12)의 캐리어 농도와 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 다른 방법으로서, n＋ 접촉층 n(11)의 깊이는 n＋ 접촉층(12)의 깊이와 실질적으로 같은 것이 바람직하고, 이에 따라 순방향 특성 및 역방향 특성을 실질적으로 등가로 할 수 있다.
또 전술한 각 실시 형태에서는, 기판(1), 채널층(3)을 n 도전형으로 하고, 버퍼층(2), 리서프층(4)(도 3), p층(15)(도 4)을 p 도전형으로 한 예에 대해서 설명하였지만, 각 층에 대해서 도전형을 반대로 한 구성도 마찬가지로 본 발명은 적용 가능하다.
본 발명은 신규한 양방향형 전계 효과 트랜지스터를 제안하는 것으로서, 매트릭스 컨버터 등의 교류 전력 제어 기기를 소형화, 대용량화할 수 있는 점에서 매우 유용하다.

Claims (9)

  1. 반도체 기판과,
    반도체 기판 상에 설치되고, 이 기판의 주요면에 평행한 채널과 이 채널의 컨덕턴스를 제어하기 위한 게이트 전극을 포함하는 게이트 영역과,
    채널의 제1 단측에 설치된 제1 영역과,
    채널의 제2 단측에 설치된 제2 영역
    을 구비하며,
    제1 영역으로부터 채널을 통해 제2 영역으로 흐르는 제1 전류 및 제2 영역으로부터 채널을 통해 제1 영역으로 흐르는 제2 전류가, 게이트 전극에 인가되는 게이트 전압에 의해 제어되는 것을 특징으로 하는 양방향형 전계 효과 트랜지스터.
  2. 제1항에 있어서, 게이트 영역은 제1 영역과 제2 영역의 중심에 배치되어 있는 것을 특징으로 하는 양방향형 전계 효과 트랜지스터.
  3. 제1항에 있어서, 게이트 전극과 제1 영역에 포함되는 제1 전극과의 간격은, 게이트 전극과 제2 영역에 포함되는 제2 전극과의 간격과 실질적으로 같은 것을 특징으로 하는 양방향형 전계 효과 트랜지스터.
  4. 제1항에 있어서, 게이트 영역의 채널과 제1 영역에 포함되는 제1 접촉층과의 간격은, 게이트 영역의 채널과 제2 영역에 포함되는 제2 접촉층과의 간격과 실질적으로 같은 것을 특징으로 하는 양방향형 전계 효과 트랜지스터.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 게이트 영역이 p-n 접합을 포함하는 접합형인 것을 특징으로 하는 양방향형 전계 효과 트랜지스터.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 게이트 영역이 금속층, 절연체층, 반도체층을 포함하는 MIS형인 것을 특징으로 하는 양방향형 전계 효과 트랜지스터.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 게이트 영역이 금속과 반도체의 쇼트키 접합을 포함하는 MES형인 것을 특징으로 하는 양방향형 전계 효과 트랜지스터.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 반도체 기판은 SiC로 형성되는 것을 특징으로 하는 양방향형 전계 효과 트랜지스터.
  9. 제1 주파수의 교류 전류가 흐르는 복수의 입력 라인과,
    제2 주파수의 교류 전류가 흐르는 복수의 출력 라인과,
    각 입력 라인과 각 출력 라인 사이를 개폐하기 위한 복수의 스위칭 소자
    를 구비하고,
    스위칭 소자로서, 제1항 내지 제8항 중 어느 한 항에 기재한 양방향형 전계 효과 트랜지스터를 이용한 것을 특징으로 하는 매트릭스 컨버터.
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