WO2006061942A1 - 双方向型電界効果トランジスタおよびマトリクスコンバータ - Google Patents

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Kazuhiro Fujikawa
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Sumitomo Electric Industries, Ltd.
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention relates to a bidirectional field-effect transistor capable of controlling a bidirectional current and a matrix converter using the transistor.
  • FIG. 7 (a) is a circuit diagram showing an example of a conventional matrix converter
  • FIGS. 7 (b) to 7 (d) are circuit diagrams of switching elements.
  • the matrix converter CV has a function of converting AC power of a certain frequency into AC power of a different frequency.
  • the three-phase AC power supply PS supplies three-phase AC power of frequency Fa through three lines R, S, and T.
  • the three-phase AC motor M is driven by three-phase AC power having a frequency Fb supplied through three lines U, V, and W.
  • Matrix converter CV is a matrix between input line R, S, T and output line U, V, W, and each line R, S, T and each line U, V, W. It is composed of nine switching elements SW for opening and closing the lines. Each switching element SW is driven by a control circuit (not shown) that performs PWM (pulse width modulation) control at a desired timing.
  • PWM pulse width modulation
  • each switching element SW needs to open and close an alternating current flowing in the forward and reverse directions, it cannot be realized with a general power transistor. Therefore, some device layout is required.
  • a conventional matrix converter includes a series circuit of an IGBT (Insulated Gate Bipolar Transistor) element Q1 and a diode element D1, and a series circuit of an IGBT element Q2 and a diode element D2.
  • a device connected in antiparallel is used as one switching element SW. This is because the IGBT element can only control a unidirectional current, so bidirectional current can be controlled by anti-parallel connection, and the reverse breakdown voltage characteristic of the IGBT element is low. Has improved.
  • Non-patent literature 1 Proceedings of 2004 International symposium on Power Semiconductors & ICs, Kitakyushu, pp. 121—124
  • the RB-IGBT element has a diode region formed at the end of the semiconductor substrate on which the IGBT element is formed.
  • Circuit elements include the IGBT element shown in Fig. 7 (c). Equivalent to a series circuit of diode elements.
  • An object of the present invention is to provide a bidirectional field effect transistor capable of controlling a current flowing bidirectionally with a single device.
  • Another object of the present invention is to provide a small-sized and large-capacity matrix converter using such a bidirectional field effect transistor. Means for solving the problem
  • a bidirectional field effect transistor according to the present invention includes a semiconductor substrate,
  • a gate region provided on a semiconductor substrate and including a channel parallel to a main surface of the substrate and a gate electrode for controlling the conductance of the channel;
  • a first region provided on the first end side of the channel
  • a second region provided on the second end side of the channel, The first current flowing through the first region force channel to the second region and the second current force flowing through the second region force channel into the first region are controlled by the gate voltage applied to the gate electrode. It is characterized by.
  • the gate region is preferably arranged at the center of the first region and the second region.
  • the interval between the gate electrode and the first electrode included in the first region is substantially equal to the interval between the gate electrode and the second electrode included in the second region.
  • the distance between the channel of the gate region and the first contact layer included in the first region is substantially equal to the distance between the channel of the gate region and the second contact layer included in the second region. Is preferably equal to
  • a junction type including a gate region force-n junction is preferable.
  • the gate region is preferably an MIS type including a metal layer, an insulator layer, and a semiconductor layer.
  • the gate region is preferably an MES type including a metal-semiconductor Schottky junction.
  • the semiconductor substrate is preferably formed of SiC.
  • a matrix converter according to the present invention includes a plurality of input lines through which an alternating current of a first frequency flows;
  • a plurality of switching elements for opening and closing between each input line and each output line
  • the bidirectional field effect transistor is used as the switching element.
  • a gate region including a channel parallel to the main surface of the substrate is provided on the semiconductor substrate, the first region on the first end side of the channel, and the second region on the second end side of the channel. Two regions are arranged, the first region functions as a source, the second region functions as a drain, and the second region force source, and the first region functions as a drain.
  • a bidirectional field-effect transistor capable of operating a functioning reverse mode is realized. The forward current and reverse current can be controlled by the gate voltage applied to the gate electrode. Therefore, it is possible to control the alternating current flowing in both directions only with a single device, and a small and large capacity alternating current switching element can be obtained.
  • a matrix converter using such a bidirectional field effect transistor as a switching element can greatly reduce the number of power devices, so that the circuit scale and the cooling mechanism can be reduced compared to the conventional case. Simplification can be achieved.
  • FIGS. 1B and 1C are circuit diagrams of switching elements.
  • FIG. 2 is a cross-sectional view showing an example of a bidirectional field effect transistor according to the present invention.
  • FIG. 3 is a cross-sectional view showing another example of a bidirectional field effect transistor according to the present invention.
  • FIG. 4 is a cross-sectional view showing still another example of the bidirectional field effect transistor according to the present invention.
  • FIG. 5 is a cross-sectional view showing still another example of the bidirectional field effect transistor according to the present invention.
  • FIG. 6 is a cross-sectional view showing still another example of the bidirectional field effect transistor according to the present invention.
  • FIG. 7 (a) is a circuit diagram showing an example of a conventional matrix converter
  • FIGS. 7 (b) to (d) are circuit diagrams of switching elements.
  • FIG. 1 (a) is a circuit diagram showing an example of a matrix converter according to the present invention
  • FIGS. 1 (b) and 1 (c) are circuit diagrams of switching elements.
  • Matrix converter CV has a function to convert AC power of a certain frequency into AC power of a different frequency.
  • three-phase to three-phase conversion is described, but three-phase single-phase conversion, single-phase one-three-phase conversion, single-phase single-phase conversion, certain V, and M-phase to N-phase conversion can be applied as well. .
  • the three-phase AC power supply PS supplies three-phase AC power of frequency Fa through three lines R, S, and T.
  • the three-phase AC motor M is driven by three-phase AC power having a frequency Fb supplied through three lines U, V, and W.
  • the matrix converter CV is a matrix between the input-side lines R, S, T and the output-side lines U, V, W, and each line R, S, T and each line U, V, W. It is composed of nine switching elements SW for opening and closing the lines. Each switching element SW is driven by a control circuit (not shown) that performs PWM (pulse width modulation) control at a desired timing.
  • PWM pulse width modulation
  • FIG. 2 is a cross-sectional view showing an example of a bidirectional field effect transistor according to the present invention.
  • a bidirectional field effect transistor according to the present invention.
  • an example configured as a junction field effect transistor (Ci-FET) will be described.
  • a buffer layer 2 is formed on the substrate 1, and a channel layer 3 is formed on the buffer layer 2.
  • the channel layer 3 includes a gate region including a channel parallel to the main surface of the substrate 1, a first region provided on the first end side of the channel (left side of the figure), and a second end side of the channel (see FIG. And a second region provided on the right side).
  • a gate electrode 13a for controlling the conductance of the channel is provided in the gate region.
  • a first electrode 11a that functions as a source electrode or a drain electrode is provided in the first region.
  • a second electrode 12a that functions as a drain electrode or a source electrode is provided in the second region.
  • a drift region through which majority carriers pass is formed between the gate region and the first region and between the gate region and the second region.
  • the substrate 1 can be formed of a semiconductor wafer such as Si, SiC, or GaN.
  • the substrate 1 is formed as an n + layer having a relatively high carrier concentration.
  • a common electrode 10a is formed on the back surface of the substrate 1 and is generally connected to the ground.
  • SiC As the semiconductor material of substrate 1 and each of layers 2 and 3.
  • the energy gap is about 3 times
  • the breakdown electric field strength is about 10 times
  • the saturation electron velocity Has excellent physical properties, about twice as much and about three times the thermal conductivity, so it is possible to realize a small and large-capacity power FET device.
  • the noffer layer 2 is epitaxially grown using chemical vapor deposition (CVD) or the like, and is formed as a p layer having a relatively low carrier concentration.
  • CVD chemical vapor deposition
  • the channel layer 3 is also epitaxially grown using chemical vapor deposition (CVD) or the like, and is formed here as an n layer having a normal carrier concentration.
  • CVD chemical vapor deposition
  • a P + layer 13 having a relatively high carrier concentration is formed in the gate region of the channel layer 3 by diffusion or ion implantation of a p-type dopant, and a gate electrode 13a is formed on the p + layer 13 .
  • an n + contact layer 11 having a relatively high carrier concentration is formed by diffusion of n-type dopant or ion implantation.
  • a first electrode 11a is formed thereon.
  • an n + contact layer 12 having a relatively high carrier concentration is formed by n-type dopant diffusion or ion implantation, and a second electrode 12a is formed on the n + contact layer 12.
  • a negative gate voltage is applied to the gate electrode 13a in this state, a depletion layer is formed at the pn junction composed of the p + layer 13 and the n-type channel layer 3, and the channel conductance of the gate region decreases. This increases the resistance of the path and prevents forward current from flowing.
  • the first electrode 11a and the second electrode 12a alternately function as a source electrode or a drain electrode, and the alternating current flowing in both directions can be controlled by changing the gate voltage.
  • the forward characteristics and the reverse characteristics of the bidirectional field effect transistor are preferably substantially equivalent.
  • the gate region including the gate electrode 13a at the center of the first region including the first electrode 11a and the second region including the second electrode 12a.
  • the length L1 of the region and the length L2 of the right drift region match each other, and the forward characteristics and the reverse characteristics can be made substantially equivalent.
  • the distance between the gate electrode 13a and the first electrode 11a is set such that the gate electrode 13a and the second electrode It is preferable that the distance from the pole 12a is substantially equal, so that the forward characteristic and the reverse characteristic can be made substantially equivalent.
  • the distance between the channel in the gate region and the n + contact layer 11 is substantially equal to the distance between the channel in the gate region and the n + contact layer 12, whereby the forward direction
  • the characteristic and the reverse characteristic can be made substantially equivalent.
  • the carrier concentration of the n + contact layer 11 is substantially equal to the carrier concentration of the n + contact layer 12, whereby the forward characteristics and the reverse characteristics are substantially equivalent. Can be.
  • the depth of the n + contact layer 11 is substantially equal to the depth of the n + contact layer 12, thereby making the forward and reverse characteristics substantially equivalent. be able to.
  • FIG. 3 is a cross-sectional view showing another example of the bidirectional field effect transistor according to the present invention.
  • J-FET junction field-effect transistor
  • RESURF Reduced Surface Field
  • a buffer layer 2 is formed on the substrate 1, a channel layer 3 is formed on the buffer layer 2, and a RESURF layer 4 is formed on the channel layer 3.
  • the channel layer 3 and the RESURF layer 4 include a gate region including a channel parallel to the main surface of the substrate 1, a first region provided on the first end side (left side of the figure) of the channel, and a second end of the channel. Side (right side of the figure)
  • a gate electrode 13a for controlling the conductance of the channel is provided in the gate region.
  • a first electrode 11a that functions as a source electrode or a drain electrode is provided in the first region.
  • a second electrode 12a that functions as a drain electrode or a source electrode is provided in the second region.
  • a drift region through which majority carriers pass is formed between the gate region and the first region and between the gate region and the second region.
  • the substrate 1 can be formed of a semiconductor wafer such as Si, SiC, or GaN.
  • the substrate 1 is formed as an n + layer having a relatively high carrier concentration.
  • a common electrode 10a is formed on the back surface of the substrate 1 and is generally connected to the ground.
  • SiC As the semiconductor material for substrate 1 and each of layers 2 and 3.
  • the energy gap is about 3 times
  • the breakdown electric field strength is about 10 times
  • the saturation electron velocity Has excellent physical properties, about twice as much and about three times the thermal conductivity, so it is possible to realize a small and large-capacity power FET device.
  • the noffer layer 2 is epitaxially grown using chemical vapor deposition (CVD) or the like, and is formed as a p layer having a relatively low carrier concentration.
  • CVD chemical vapor deposition
  • the channel layer 3 and the RESURF layer 4 are also epitaxially grown by chemical vapor deposition (CVD) or the like.
  • the channel layer 3 is formed as an n layer having a normal carrier concentration.
  • the RESURF layer 4 is formed as a P layer having a normal carrier concentration by diffusion of p-type dopant or ion implantation. As a result, a pn junction also exists in the drift region, and the electric field concentration in the vicinity of the surface is relaxed, and the breakdown voltage characteristics can be improved.
  • a P + layer 13 having a relatively high carrier concentration is formed by p-type dopant diffusion or ion implantation, and a gate electrode 13 a is formed on the p + layer 13.
  • an n + contact layer 11 having a relatively high carrier concentration is formed by n-type dopant diffusion or ion implantation, and a first electrode 1 la is formed on the n + contact layer 11.
  • an n + contact layer 12 having a relatively high carrier concentration is formed by n-type dopant diffusion or ion implantation, and a second electrode 12a is formed on the n + contact layer 12.
  • a negative gate voltage is applied to the gate electrode 13a in this state, a depletion layer is formed at the pn junction composed of the p + layer 13 and the n-type channel layer 3, and the channel conductance of the gate region decreases. This increases the resistance of the path and prevents forward current from flowing.
  • the first electrode 11a and the second electrode 12a alternately function as a source electrode or a drain electrode, and the alternating current flowing in both directions can be controlled by changing the gate voltage.
  • the forward characteristic and the reverse characteristic of the bidirectional field effect transistor are preferably substantially equivalent.
  • the gate region including the gate electrode 13a is preferably disposed at the center of the first region including the first electrode 11a and the second region including the second electrode 12a.
  • the length L1 of the region and the length L2 of the right drift region match each other, and the forward characteristics and the reverse characteristics can be made substantially equivalent.
  • the distance between the gate electrode 13a and the first electrode 11a is substantially equal to the distance between the gate electrode 13a and the second electrode 12a.
  • Directional characteristics can be made substantially equivalent.
  • the distance between the channel in the gate region and the n + contact layer 11 is substantially equal to the distance between the channel in the gate region and the n + contact layer 12, whereby the forward direction
  • the characteristic and the reverse characteristic can be made substantially equivalent.
  • the carrier concentration of the n + contact layer 11 is substantially equal to the carrier concentration of the n + contact layer 12, whereby the forward characteristics and the reverse characteristics are substantially equivalent. Can be.
  • the depth of the n + contact layer 11 is substantially equal to the depth of the n + contact layer 12, thereby making the forward and reverse characteristics substantially equivalent. be able to.
  • FIG. 4 is a sectional view showing still another example of the bidirectional field effect transistor according to the present invention.
  • the gate region is configured as a MOS (Metal Oxide-Semiconductor) FET including a metal layer, an oxide layer, and a semiconductor layer
  • MOS Metal Oxide-Semiconductor
  • a MIS MetalHnsulator-Semiconductor type FET
  • a bias voltage is applied to the metal layer, an inversion layer is formed near the interface between the semiconductor layer and the insulating layer, and this inversion layer functions as a carrier channel.
  • a buffer layer 2 is formed on the substrate 1, and a channel layer 3 is formed on the buffer layer 2.
  • the channel layer 3 includes a gate region including a channel parallel to the main surface of the substrate 1, a first region provided on the first end side of the channel (left side of the figure), and a second end side of the channel (see FIG. And a second region provided on the right side).
  • an insulator layer 14 formed on the channel layer 3 and a gate electrode 13a for controlling the conductance of the channel are provided.
  • a first electrode 11a that functions as a source electrode or a drain electrode is provided in the first region.
  • a second electrode 12a that functions as a drain electrode or a source electrode is provided in the second region.
  • a drift region through which a number of carriers pass is formed between the gate region and the first region and between the gate region and the second region.
  • the substrate 1 can be formed of a semiconductor wafer such as Si, SiC, or GaN.
  • the substrate 1 is formed as an n + layer having a relatively high carrier concentration.
  • a common electrode 10a is formed on the back surface of the substrate 1 and is generally connected to the ground.
  • the energy gap is about 3 times
  • the breakdown electric field strength is about 10 times
  • the saturation electron velocity Has excellent physical properties, about twice as much and about three times the thermal conductivity, so it is possible to realize a small and large-capacity power FET device.
  • an insulating layer 14 having a SiO force can be formed in the same manner as a Si-based MOSFET by performing an oxidation process using a mask having a predetermined opening.
  • the noffer layer 2 is epitaxially grown using chemical vapor deposition (CVD) or the like, and is formed here as a p-layer having a relatively low carrier concentration.
  • the channel layer 3 is also epitaxially grown by chemical vapor deposition (CVD) or the like. Here, the channel layer 3 is formed as an n layer having a normal carrier concentration.
  • a p-type layer 15 having a normal carrier concentration is formed by diffusion of p-type dopant and ion implantation, and a gate electrode 13a is formed on the p-type layer 15.
  • an n + contact layer 11 having a relatively high carrier concentration is formed by diffusion or ion implantation of an n-type dopant, and a first electrode 11a is formed on the n + contact layer 11.
  • an n + contact layer 12 having a relatively high carrier concentration is formed by n-type dopant diffusion or ion implantation, and a second electrode 12a is formed on the n + contact layer 12.
  • the first electrode 11a and the second electrode 12a alternately function as a source electrode or a drain electrode, and the alternating current flowing in both directions can be controlled by changing the gate voltage.
  • the range in which the gate voltage is changed is set as appropriate depending on whether the MOSFET characteristics are an enhancement type or a delay type.
  • the forward characteristics and the reverse characteristics of the bidirectional field effect transistor are preferably substantially equivalent.
  • the gate region including the gate electrode 13a is disposed at the center of the first region including the first electrode 11a and the second region including the second electrode 12a.
  • the length L1 of the region and the length L2 of the right drift region match each other, and the forward characteristics and the reverse characteristics can be made substantially equivalent.
  • the distance between the gate electrode 13a and the first electrode 11a is substantially equal to the distance between the gate electrode 13a and the second electrode 12a.
  • Directional characteristics can be made substantially equivalent.
  • the distance between the channel in the gate region and the n + contact layer 11 is substantially equal to the distance between the channel in the gate region and the n + contact layer 12, whereby the forward direction
  • the characteristic and the reverse characteristic can be made substantially equivalent.
  • the carrier concentration of the n + contact layer 11 is substantially equal to the carrier concentration of the n + contact layer 12, thereby substantially equalizing the forward characteristics and the reverse characteristics. Can be.
  • the depth of the n + contact layer 11 is substantially equal to the depth of the n + contact layer 12, thereby making the forward characteristics and the reverse characteristics substantially equivalent. be able to.
  • FIG. 5 is a sectional view showing still another example of the bidirectional field effect transistor according to the present invention.
  • the MES Metal ⁇
  • a buffer layer 2 is formed on the substrate 1, and a channel layer 3 is formed on the buffer layer 2.
  • the channel layer 3 includes a gate region including a channel parallel to the main surface of the substrate 1, a first region provided on the first end side of the channel (left side of the figure), and a second end side of the channel (see FIG. Right side of
  • the gate region is provided with a gate electrode 13a for controlling the conductance of the channel. It is done.
  • a first electrode 11a that functions as a source electrode or a drain electrode is provided.
  • a second electrode 12a that functions as a drain electrode or a source electrode is provided.
  • a drift region through which majority carriers pass is formed between the gate region and the first region and between the gate region and the second region.
  • the substrate 1 can be formed of a semiconductor wafer such as Si, SiC, or GaN.
  • the substrate 1 is formed as an n + layer having a relatively high carrier concentration.
  • a common electrode 10a is formed on the back surface of the substrate 1 and is generally connected to the ground.
  • SiC As the semiconductor material for substrate 1 and each of layers 2 and 3.
  • the energy gap is about 3 times
  • the breakdown electric field strength is about 10 times
  • the saturation electron velocity Has excellent physical properties, about twice as much and about three times the thermal conductivity, so it is possible to realize a small and large-capacity power FET device.
  • the noffer layer 2 is epitaxially grown using chemical vapor deposition (CVD) or the like, and is formed here as a p-layer having a relatively low carrier concentration.
  • CVD chemical vapor deposition
  • the channel layer 3 is also epitaxially grown by chemical vapor deposition (CVD) or the like.
  • the channel layer 3 is formed as an n layer having a normal carrier concentration.
  • the gate electrode 13a is formed directly on the channel layer 3.
  • an n + contact layer 11 having a relatively high carrier concentration is formed by n-type dopant diffusion or ion implantation, and a first electrode 11a is formed on the n + contact layer 11.
  • an n + contact layer 12 having a relatively high carrier concentration is formed by n-type dopant diffusion or ion implantation, and a second electrode 12a is formed on the n + contact layer 12.
  • the first electrode 11a and the second electrode 12a alternately function as a source electrode or a drain electrode, and the alternating current flowing in both directions can be controlled by changing the gate voltage.
  • the forward characteristics and the reverse characteristics of the bidirectional field effect transistor are preferably substantially equivalent.
  • the gate region including the gate electrode 13a is disposed at the center of the first region including the first electrode 11a and the second region including the second electrode 12a, that is, as shown in FIG. It is preferable that the distance L1 between the center line S of the gate region and the first region is equal to the distance L2 between the center line S of the gate region S and the second region, so that the length of the left drift region and the right drift region Thus, the forward characteristics and the backward characteristics can be made substantially equivalent.
  • the distance between the gate electrode 13a and the first electrode 11a is substantially equal to the distance between the gate electrode 13a and the second electrode 12a.
  • Directional characteristics can be made substantially equivalent.
  • the distance between the channel in the gate region and the n + contact layer 11 is preferably substantially equal to the distance between the channel in the gate region and the n + contact layer 12, whereby the forward direction
  • the characteristic and the reverse characteristic can be made substantially equivalent.
  • the carrier concentration of the n + contact layer 11 is substantially equal to the carrier concentration of the n + contact layer 12, whereby the forward characteristics and the reverse characteristics are substantially equivalent. Can be.
  • the depth of the n + contact layer 11 is substantially equal to the depth of the n + contact layer 12, thereby making the forward and reverse characteristics substantially equivalent. be able to.
  • FIG. 6 is a sectional view showing still another example of the bidirectional field effect transistor according to the present invention.
  • a MES FET with a field plate structure is described.
  • the field plate structure is provided to alleviate the electric field concentration inside the semiconductor and improve the breakdown voltage.
  • the field plate structure is provided in the gate electrode will be described, but it may be provided in the source electrode or the drain electrode. ! /
  • a buffer layer 2 is formed on the substrate 1, and a channel layer 3 is formed on the buffer layer 2.
  • the channel layer 3 includes a gate region including a channel parallel to the main surface of the substrate 1, a first region provided on the first end side of the channel (left side of the figure), and a second end side of the channel (see FIG. And a second region provided on the right side).
  • the gate region is provided with a gate electrode 13a for controlling the conductance of the channel.
  • a first electrode 11a that functions as a source electrode or a drain electrode is provided in the first region.
  • a second electrode 12a that functions as a drain electrode or a source electrode is provided in the second region.
  • a drift region through which majority carriers pass is formed between the gate region and the first region and between the gate region and the second region.
  • the substrate 1 can be formed of a semiconductor wafer such as Si, SiC, or GaN.
  • the substrate 1 is formed as an n + layer having a relatively high carrier concentration.
  • a common electrode 10a is formed on the back surface of the substrate 1 and is generally connected to the ground.
  • SiC As the semiconductor material for substrate 1 and each of layers 2 and 3.
  • the energy gap is about 3 times
  • the breakdown electric field strength is about 10 times
  • the saturation electron velocity Has excellent physical properties, about twice as much and about three times the thermal conductivity, so it is possible to realize a small and large-capacity power FET device.
  • the noffer layer 2 is epitaxially grown using chemical vapor deposition (CVD) or the like, and is formed here as a p-layer having a relatively low carrier concentration.
  • CVD chemical vapor deposition
  • the channel layer 3 is also epitaxially grown by chemical vapor deposition (CVD) or the like. H
  • the channel layer 3 is formed as an n layer having a normal carrier concentration.
  • An insulating layer 16 made of SiO is formed on the channel layer 3 except for the positions of the electrodes.
  • a gate electrode 13a is formed directly on the channel layer 3, and a conductive field plate 13b is provided on the insulator layer 16 so as to surround the periphery of the edge of the gate electrode 13a. . Since the electric field concentration occurs near the edge of the gate electrode 13a inside the channel layer 3, the field plate 13b functions to alleviate the electric field concentration near the edge.
  • an n + contact layer 11 having a relatively high carrier concentration is formed by diffusion of n-type dopant or ion implantation, and a first electrode 1 la is formed on the n + contact layer 11.
  • an n + contact layer 12 having a relatively high carrier concentration is formed by n-type dopant diffusion or ion implantation, and a second electrode 12a is formed on the n + contact layer 12.
  • the first electrode 11a and the second electrode 12a alternately function as a source electrode or a drain electrode, and an alternating current flowing in both directions is obtained by changing the gate voltage.
  • the flow can be controlled.
  • the forward characteristics and the reverse characteristics of the bidirectional field effect transistor are preferably substantially equivalent.
  • the gate region including the gate electrode 13a is arranged at the center of the first region including the first electrode 11a and the second region including the second electrode 12a, that is, as shown in FIG. It is preferable that the distance L1 between the center line S of the gate region and the first region is equal to the distance L2 between the center line S of the gate region S and the second region, so that the length of the left drift region and the right drift region.
  • the forward characteristics and the backward characteristics can be made substantially equivalent.
  • the distance between the gate electrode 13a and the first electrode 11a is substantially equal to the distance between the gate electrode 13a and the second electrode 12a.
  • Directional characteristics can be made substantially equivalent.
  • the distance between the channel in the gate region and the n + contact layer 11 is preferably substantially the same as the distance between the channel in the gate region and the n + contact layer 12, whereby the forward direction
  • the characteristic and the reverse characteristic can be made substantially equivalent.
  • the carrier concentration of the n + contact layer 11 is substantially equal to the carrier concentration of the n + contact layer 12, which makes the forward characteristics and the reverse characteristics substantially equivalent. Can be.
  • the depth of the n + contact layer 11 is substantially equal to the depth of the n + contact layer 12, thereby making the forward characteristic and the reverse characteristic substantially equivalent. be able to.
  • the substrate 1 and the channel layer 3 are of n conductivity type
  • the buffer layer 2, the RESURF layer 4 (FIG. 3), and the p layer 15 (FIG. 4) are of p conductivity type.
  • the described force V is applied to each layer, and the present invention is also applicable to a configuration in which the conductivity type is reversed.
  • the present invention proposes a novel bidirectional field-effect transistor, which is a matrix co

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Abstract

　単一のデバイスで双方向に流れる電流を制御できる双方向型電界効果トランジスタおよびこれを用いたマトリクスコンバータを提供する。 　双方向型電界効果トランジスタは、半導体基板１と、半導体基板１上に設けられ、該基板１の主面に平行なチャネルと該チャネルのコンダクタンスを制御するためのゲート電極１３ａとを含むゲート領域と、チャネルの第１端側に設けられた第１領域と、チャネルの第２端側に設けられた第２領域とを備え、第１領域の第１電極１１ａからチャネルを介して第２領域の第２電極１２ａへ流れる順方向電流および第２電極１２ａからチャネルを介して第１電極１１ａへ流れる逆方向電流が、ゲート電極１３ａに印加されるゲート電圧によって制御される。

Description

明 細 書
双方向型電界効果トランジスタおよびマトリクスコンバータ
技術分野
[0001] 本発明は、双方向に流れる電流を制御可能な双方向型電界効果トランジスタおよ び該トランジスタを用いたマトリクスコンバータに関する。
背景技術
[0002] 図 7 (a)は、従来のマトリクスコンバータの一例を示す回路図であり、図 7 (b)〜（d) は、スイッチング素子の回路図である。マトリクスコンバータ CVは、ある周波数の交流 電力を異なる周波数の交流電力に変換する機能を有する。
[0003] 三相交流電源 PSは、 3本のライン R, S, Tを通じて周波数 Faの三相交流電力を供 給する。三相交流モータ Mは、 3本のライン U, V, Wを通じて供給される周波数 Fb の三相交流電力によって駆動される。
[0004] マトリクスコンバータ CVは、入力側のライン R, S, Tと、出力側のライン U, V, Wと、 各ライン R, S, Tと各ライン U, V, Wとの間にマトリクス状に配置され、ライン同士を開 閉するための 9個のスイッチング素子 SWなどで構成される。各スイッチング素子 SW は、所望のタイミングで PWM (パルス幅変調)制御を行う制御回路 (不図示）によって 駆動される。
[0005] 各スイッチング素子 SWは、順方向および逆方向に流れる交流電流を開閉する必 要があることから、一般のパワートランジスタでは実現できない。そのため、何らかの 回路配置の工夫が要求される。
[0006] 従来のマトリクスコンバータは、図 7 (c)に示すように、 IGBT(Insulated Gate Bipolar Transistor)素子 Q1とダイオード素子 D1の直列回路と、 IGBT素子 Q2とダイオード素 子 D2の直列回路とを逆並列に接続したものを 1つのスイッチング素子 SWとして使用 している。これは、 IGBT素子が一方向電流しか制御できないため、逆並列接続によ つて双方向電流の制御を可能とし、さらに IGBT素子の逆耐圧特性が低いことから、 ダイオード素子の直列接続によって逆耐圧特性を改善している。
[0007] し力しながら、こうした回路構成では、 1つのスイッチング素子 SWを実現するために 4つのパワーデバイスを必要とする。図 7 (a)に示す三相一三相変換の場合、 9個の スイッチング素子 SWにっき 36個のパワーデバイスが必要になる。また、個々のパヮ 一デバイスも大きな電圧定格および電流定格が要求されることから、必然的に回路 規模が大型化し、多量の発熱を放熱するための冷却機構も大型化してしまう。
[0008] こうした課題を解決するため、図 7 (d)に示すような RB(Reverse Blocking) -IGBT 素子が、下記の非特許文献 1で提案されている。
[0009] 非特千文献 1： Proceedings of 2004 International symposium on Power Semiconaucto r Devices & ICs, Kitakyushu, pp. 121—124
発明の開示
発明が解決しょうとする課題
[0010] RB— IGBT素子は、 IGBT素子が形成された半導体基板の端部にダイオード領域 がー体的に形成されたものであり、回路要素としては、図 7 (c)に示す IGBT素子とダ ィオード素子の直列回路と等価になる。
[0011] し力しながら、 RB— IGBT素子を用いた場合でも、双方向電流を制御可能とするた めに、 2つの RB— IGBT素子を逆並列接続しなければならない。そのため、 1つのス イッチング素子 SWを実現するために、 2つのパワーデバイスを必要とし、回路規模の 大型化、冷却機構の大型化をもたらす。
[0012] 本発明の目的は、単一のデバイスで双方向に流れる電流を制御できる双方向型電 界効果トランジスタを提供することである。
[0013] また本発明の目的は、こうした双方向型電界効果トランジスタを用いて、小型で大 容量のマトリクスコンバータを提供することである。 課題を解決するための手段
[0014] 上記目的を達成するために、本発明に係る双方向型電界効果トランジスタは、半導 体基板と、
半導体基板上に設けられ、該基板の主面に平行なチャネルと該チャネルのコンダ クタンスを制御するためのゲート電極とを含むゲート領域と、
チャネルの第 1端側に設けられた第 1領域と、
チャネルの第 2端側に設けられた第 2領域とを備え、 第 1領域力 チャネルを介して第 2領域へ流れる第 1電流および第 2領域力 チヤ ネルを介して第 1領域へ流れる第 2電流力 ゲート電極に印加されるゲート電圧によ つて制御されることを特徴とする。
[0015] 本発明において、ゲート領域は、第 1領域と第 2領域の中心に配置されていることが 好ましい。
[0016] また本発明において、ゲート電極と第 1領域に含まれる第 1電極との間隔は、ゲート 電極と第 2領域に含まれる第 2電極との間隔と実質的に等しいことが好ましい。
[0017] また本発明において、ゲート領域のチャネルと第 1領域に含まれる第 1コンタクト層と の間隔は、ゲート領域のチャネルと第 2領域に含まれる第 2コンタクト層との間隔と実 質的に等しいことが好ましい。
[0018] また本発明において、ゲート領域力 ¾—n接合を含む接合型であることが好ましい。
[0019] また本発明にお ヽて、ゲート領域が金属層、絶縁体層、半導体層を含む MIS型で あることが好ましい。
[0020] また本発明において、ゲート領域が金属と半導体のショットキー接合を含む MES型 であることが好ましい。
[0021] また本発明にお 、て、半導体基板は、 SiCで形成されることが好ま U、。
[0022] 本発明に係るマトリクスコンバータは、第 1周波数の交流電流が流れる複数の入力 ラインと、
第 2周波数の交流電流が流れる複数の出力ラインと、
各入力ラインと各出力ラインとの間を開閉するための複数のスイッチング素子とを備 え、
スイッチング素子として、上記の双方向型電界効果トランジスタを用いたことを特徴 とする。
発明の効果
[0023] 本発明によれば、半導体基板上に、該基板の主面に平行なチャネルを含むゲート 領域を設け、チャネルの第 1端側に第 1領域を、チャネルの第 2端側に第 2領域をそ れぞれ配置して、第 1領域がソースとして、第 2領域がドレインとしてそれぞれ機能す る順方向モードおよび、第 2領域力ソースとして、第 1領域がドレインとしてそれぞれ 機能する逆方向モードが動作可能な双方向型電界効果トランジスタを実現している。 順方向電流および逆方向電流は、ゲート電極に印加されるゲート電圧によって制御 することができる。従って、単一のデバイスだけで双方向に流れる交流電流を制御す ることが可能になり、小型で大容量の交流スイッチング素子が得られる。
[0024] また、こうした双方向型電界効果トランジスタをスイッチング素子として用いたマトリク スコンバータは、パワーデバイスの数を大幅に低減できることから、従来と比べて回路 規模の小型化、冷却機構の小型化、簡素化を図ることができる。
図面の簡単な説明
[0025] [図 1]図 1 (a)は、本発明に係るマトリクスコンバータの一例を示す回路図であり、図 1 ( b) (c)は、スイッチング素子の回路図である。
[図 2]本発明に係る双方向型電界効果トランジスタの一例を示す断面図である。
[図 3]本発明に係る双方向型電界効果トランジスタの他の例を示す断面図である。
[図 4]本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図であ る。
[図 5]本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図であ る。
[図 6]本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図であ る。
[図 7]図 7 (a)は、従来のマトリクスコンバータの一例を示す回路図であり、図 7 (b)〜（ d)は、スイッチング素子の回路図である。
符号の説明
[0026] 1 基板
2 バッファ層
3 チャネル層
4 リサーフ層
10a コモン電極
11a 第 1電極
11, 12 n+コンタクト層 12a 第 2電極
13 p+層
13a ゲート電極
13b フィールドプレート
14, 16 絶縁体層
15 p層
CV マトリクスコンバータ
発明を実施するための最良の形態
[0027] (第 1実施形態）
図 1 (a)は、本発明に係るマトリクスコンバータの一例を示す回路図であり、図 1 (b) ( c)は、スイッチング素子の回路図である。マトリクスコンバータ CVは、ある周波数の交 流電力を異なる周波数の交流電力に変換する機能を有する。ここでは、三相一三相 変換の例を説明するが、三相 単相変換、単相一三相変換、単相 単相変換、ある V、は M相― N相変換も同様に適用できる。
[0028] 三相交流電源 PSは、 3本のライン R, S, Tを通じて周波数 Faの三相交流電力を供 給する。三相交流モータ Mは、 3本のライン U, V, Wを通じて供給される周波数 Fb の三相交流電力によって駆動される。
[0029] マトリクスコンバータ CVは、入力側のライン R, S, Tと、出力側のライン U, V, Wと、 各ライン R, S, Tと各ライン U, V, Wとの間にマトリクス状に配置され、ライン同士を開 閉するための 9個のスイッチング素子 SWなどで構成される。各スイッチング素子 SW は、所望のタイミングで PWM (パルス幅変調)制御を行う制御回路 (不図示）によって 駆動される。
[0030] 本実施形態では、これらのスイッチング素子 SWとして、図 1 (c)に示すように、単一 のデバイスで双方向に流れる交流電流を制御可能な双方向型電界効果トランジスタ QAを使用している。従って、 1つのスイッチング素子 SWにっき 1つのパワーデバイス で足りるため、マトリクスコンバータで使用するパワーデバイスの数を大幅に低減でき ることから、従来と比べて回路規模の小型化、冷却機構の小型化、簡素化を図ること ができる。 [0031] (第 2実施形態）
図 2は、本発明に係る双方向型電界効果トランジスタの一例を示す断面図である。 ここでは、接合型電界効果トランジスタ Ci— FET)として構成した例について説明する
[0032] 基板 1の上にはバッファ層 2が形成され、バッファ層 2の上にはチャネル層 3が形成 される。チャネル層 3には、基板 1の主面に平行なチャネルを含むゲート領域と、チヤ ネルの第 1端側（図の左側）に設けられた第 1領域と、チャネルの第 2端側（図の右側 )に設けられた第 2領域とが形成される。
[0033] ゲート領域には、チャネルのコンダクタンスを制御するためのゲート電極 13aが設け られる。第 1領域には、ソース電極またはドレイン電極として機能する第 1電極 11aが 設けられる。第 2領域には、第 1電極 11aとは逆に、ドレイン電極またはソース電極とし て機能する第 2電極 12aが設けられる。ゲート領域と第 1領域との間およびゲート領 域と第 2領域との間には、多数キャリアが通過するドリフト領域が形成される。
[0034] 基板 1は、 Si、 SiC、 GaNなどの半導体ウェハで形成可能であり、ここでは比較的 高いキャリア濃度の n+層として形成している。基板 1の裏面には、コモン電極 10aが 形成され、一般にはグランドに接続される。
[0035] 特に、基板 1および各層 2, 3の半導体材料として SiCを使用することが好ましぐ Si と比較して、エネルギーギャップが約 3倍、絶縁破壊電界強度が約 10倍、飽和電子 速度が約 2倍、熱伝導度が約 3倍と優れた物性値を有するため、小型で大容量のパ ヮー FET素子を実現できる。
[0036] ノ ッファ層 2は化学気相成長法 (CVD)などを用いてェピタキシャル成長され、ここ では比較的低 、キャリア濃度の p一層として形成して 、る。
[0037] チャネル層 3も化学気相成長法 (CVD)などを用いてェピタキシャル成長され、ここ では通常のキャリア濃度を有する n層として形成している。
[0038] チャネル層 3のゲート領域には、 p型ドーパントの拡散やイオン注入によって、比較 的高いキャリア濃度の P+層 13が形成され、この p+層 13の上にゲート電極 13aが形 成される。チャネル層 3の第 1領域には、 n型ドーパントの拡散やイオン注入によって 、比較的高いキャリア濃度の n+コンタクト層 11が形成され、この n+コンタクト層 11の 上に第 1電極 11aが形成される。チャネル層 3の第 2領域には、 n型ドーパントの拡散 やイオン注入によって、比較的高いキャリア濃度の n+コンタクト層 12が形成され、こ の n+コンタクト層 12の上に第 2電極 12aが形成される。
[0039] 次に、素子の動作について説明する。コモン電極 10aの電位を基準（=0ボルト）と して、第 1電極 11aに正の電圧 +V、第 2電極 12aに負の電圧— Vをそれぞれ印加す ると、第 1電極 1 la→n+コンタクト層 11→左側ドリフト領域→ゲート領域のチャネル→ 右側ドリフト領域→n+コンタクト層 12→第 2電極 12aという経路で順方向電流が流れ る。この状態でゲート電極 13aに負のゲート電圧を印加すると、 p+層 13と n型チヤネ ル層 3からなる p - n接合部に空乏層が形成され、ゲート領域のチャネルのコンダクタ ンスが減少する。これにより経路の抵抗が高くなり、順方向電流は流れなくなる。
[0040] 一方、第 1電極 11aに負の電圧 V、第 2電極 12aに正の電圧 +Vをそれぞれ印加 すると、第 2電極 12a→n+コンタクト層 12→右側ドリフト領域→ゲート領域のチャネル →左側ドリフト領域→n+コンタクト層 11→第 1電極 1 laと 、う経路で逆方向電流が流 れる。この状態でゲート電極 13aに負のゲート電圧を印加すると、 p+層 13と n型チヤ ネル層 3からなる p - n接合部に空乏層が形成され、ゲート領域のチャネルのコンダク タンスが減少する。これにより経路の抵抗が高くなり、逆方向電流は流れなくなる。
[0041] こうして第 1電極 11aおよび第 2電極 12aが交互にソース電極またはドレイン電極と して機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電 流を制御することができる。
[0042] 上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効 果トランジスタの順方向特性および逆方向特性 (例えば、ドレイン電流 ドレイン ·ソ ース間電圧特性、ドレイン電流一ゲート'ソース間電圧特性、オン抵抗、ゲート.ソー ス間容量、逆電圧特性など）は実質的に等価であることが好ましい。
[0043] その手法として、ゲート電極 13aを含むゲート領域は、第 1電極 11aを含む第 1領域 と第 2電極 12aを含む第 2領域の中心に配置することが好ましぐこれにより左側ドリフ ト領域の長さ L1および右側ドリフト領域の長さ L2がー致するようになり、順方向特性 および逆方向特性を実質的に等価にすることができる。
[0044] 別の手法として、ゲート電極 13aと第 1電極 11aとの間隔は、ゲート電極 13aと第 2電 極 12aとの間隔と実質的に等しいことが好ましぐこれにより順方向特性および逆方 向特性を実質的に等価にすることができる。
[0045] さらに別の手法として、ゲート領域のチャネルと n+コンタクト層 11との間隔は、ゲー ト領域のチャネルと n+コンタクト層 12との間隔と実質的に等 、ことが好ましく、これ により順方向特性および逆方向特性を実質的に等価にすることができる。
[0046] さらに別の手法として、 n+コンタクト層 11のキャリア濃度は、 n+コンタクト層 12のキヤ リア濃度と実質的に等しいことが好ましぐこれにより順方向特性および逆方向特性を 実質的に等価にすることができる。
[0047] さらに別の手法として、 n+コンタクト層 11の深さは、 n+コンタクト層 12の深さと実質 的に等しいことが好ましぐこれにより順方向特性および逆方向特性を実質的に等価 にすることができる。
[0048] (第 3実施形態）
図 3は、本発明に係る双方向型電界効果トランジスタの他の例を示す断面図である
。ここでは、リサーフ (RESURF: Reduced Surface Field)層を有する接合型電界効果ト ランジスタ (J— FET)として構成した例につ！、て説明する。
[0049] 基板 1の上にはバッファ層 2が形成され、バッファ層 2の上にはチャネル層 3が形成 され、チャネル層 3の上にはリサーフ層 4が形成される。チャネル層 3およびリサーフ 層 4には、基板 1の主面に平行なチャネルを含むゲート領域と、チャネルの第 1端側（ 図の左側）に設けられた第 1領域と、チャネルの第 2端側（図の右側）に設けられた第
2領域とが形成される。
[0050] ゲート領域には、チャネルのコンダクタンスを制御するためのゲート電極 13aが設け られる。第 1領域には、ソース電極またはドレイン電極として機能する第 1電極 11aが 設けられる。第 2領域には、第 1電極 11aとは逆に、ドレイン電極またはソース電極とし て機能する第 2電極 12aが設けられる。ゲート領域と第 1領域との間およびゲート領 域と第 2領域との間には、多数キャリアが通過するドリフト領域が形成される。
[0051] 基板 1は、 Si、 SiC、 GaNなどの半導体ウェハで形成可能であり、ここでは比較的 高いキャリア濃度の n+層として形成している。基板 1の裏面には、コモン電極 10aが 形成され、一般にはグランドに接続される。 [0052] 特に、基板 1および各層 2, 3の半導体材料として SiCを使用することが好ましぐ Si と比較して、エネルギーギャップが約 3倍、絶縁破壊電界強度が約 10倍、飽和電子 速度が約 2倍、熱伝導度が約 3倍と優れた物性値を有するため、小型で大容量のパ ヮー FET素子を実現できる。
[0053] ノ ッファ層 2は化学気相成長法 (CVD)などを用いてェピタキシャル成長され、ここ では比較的低 、キャリア濃度の p一層として形成して 、る。
[0054] チャネル層 3およびリサーフ層 4も化学気相成長法 (CVD)などを用いてェピタキシ ャル成長される。チャネル層 3は、ここでは通常のキャリア濃度を有する n層として形 成している。
[0055] リサーフ層 4は、 p型ドーパントの拡散やイオン注入によって、通常のキャリア濃度の P層として形成している。これによりドリフト領域にも p—n接合が存在するようになり、 表面近傍の電界集中が緩和して、耐圧特性を改善することができる。
[0056] ゲート領域には、 p型ドーパントの拡散やイオン注入によって、比較的高!、キャリア 濃度の P+層 13が形成され、この p+層 13の上にゲート電極 13aが形成される。第 1領 域には、 n型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度の n+ コンタクト層 11が形成され、この n+コンタクト層 11の上に第 1電極 1 laが形成される。 第 2領域には、 n型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度 の n+コンタクト層 12が形成され、この n+コンタクト層 12の上に第 2電極 12aが形成さ れる。
[0057] 次に、素子の動作について説明する。コモン電極 10aの電位を基準（=0ボルト）と して、第 1電極 11aに正の電圧 +V、第 2電極 12aに負の電圧— Vをそれぞれ印加す ると、第 1電極 1 la→n+コンタクト層 11→左側ドリフト領域→ゲート領域のチャネル→ 右側ドリフト領域→n+コンタクト層 12→第 2電極 12aという経路で順方向電流が流れ る。この状態でゲート電極 13aに負のゲート電圧を印加すると、 p+層 13と n型チヤネ ル層 3からなる p - n接合部に空乏層が形成され、ゲート領域のチャネルのコンダクタ ンスが減少する。これにより経路の抵抗が高くなり、順方向電流は流れなくなる。
[0058] 一方、第 1電極 11aに負の電圧 V、第 2電極 12aに正の電圧 +Vをそれぞれ印加 すると、第 2電極 12a→n+コンタクト層 12→右側ドリフト領域→ゲート領域のチャネル →左側ドリフト領域→n+コンタクト層 11→第 1電極 1 laと 、う経路で逆方向電流が流 れる。この状態でゲート電極 13aに負のゲート電圧を印加すると、 p+層 13と n型チヤ ネル層 3からなる p - n接合部に空乏層が形成され、ゲート領域のチャネルのコンダク タンスが減少する。これにより経路の抵抗が高くなり、逆方向電流は流れなくなる。
[0059] こうして第 1電極 11aおよび第 2電極 12aが交互にソース電極またはドレイン電極と して機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電 流を制御することができる。
[0060] 上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効 果トランジスタの順方向特性および逆方向特性 (例えば、ドレイン電流 ドレイン ·ソ ース間電圧特性、ドレイン電流一ゲート'ソース間電圧特性、オン抵抗、ゲート.ソー ス間容量、逆電圧特性など）は実質的に等価であることが好ましい。
[0061] その手法として、ゲート電極 13aを含むゲート領域は、第 1電極 11aを含む第 1領域 と第 2電極 12aを含む第 2領域の中心に配置することが好ましぐこれにより左側ドリフ ト領域の長さ L1および右側ドリフト領域の長さ L2がー致するようになり、順方向特性 および逆方向特性を実質的に等価にすることができる。
[0062] 別の手法として、ゲート電極 13aと第 1電極 11aとの間隔は、ゲート電極 13aと第 2電 極 12aとの間隔と実質的に等しいことが好ましぐこれにより順方向特性および逆方 向特性を実質的に等価にすることができる。
[0063] さらに別の手法として、ゲート領域のチャネルと n+コンタクト層 11との間隔は、ゲー ト領域のチャネルと n+コンタクト層 12との間隔と実質的に等 、ことが好ましく、これ により順方向特性および逆方向特性を実質的に等価にすることができる。
[0064] さらに別の手法として、 n+コンタクト層 11のキャリア濃度は、 n+コンタクト層 12のキヤ リア濃度と実質的に等しいことが好ましぐこれにより順方向特性および逆方向特性を 実質的に等価にすることができる。
[0065] さらに別の手法として、 n+コンタクト層 11の深さは、 n+コンタクト層 12の深さと実質 的に等しいことが好ましぐこれにより順方向特性および逆方向特性を実質的に等価 にすることができる。
[0066] (第 4実施形態） 図 4は、本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図 である。ここでは、ゲート領域に金属層、酸化物層、半導体層を含む MOS(Meta卜 Ox ide-Semiconductor)FETとして構成した例につ!、て説明する。酸化物層の代わりに 一般の電気絶縁層を用いれば、上位概念の MIS(MetaHnsulator- Semiconductor) 型 FETを構成できる。 MIS型 FETの場合、金属層にバイアス電圧が印加されると、 半導体層と絶縁層との界面付近に反転層が形成され、この反転層がキャリアのチヤ ネルとして機能する。
[0067] 基板 1の上にはバッファ層 2が形成され、バッファ層 2の上にはチャネル層 3が形成 される。チャネル層 3には、基板 1の主面に平行なチャネルを含むゲート領域と、チヤ ネルの第 1端側（図の左側）に設けられた第 1領域と、チャネルの第 2端側（図の右側 )に設けられた第 2領域とが形成される。
[0068] ゲート領域には、チャネル層 3の上に形成された絶縁体層 14と、チャネルのコンダ クタンスを制御するためのゲート電極 13aが設けられる。第 1領域には、ソース電極ま たはドレイン電極として機能する第 1電極 11aが設けられる。第 2領域には、第 1電極 11aとは逆に、ドレイン電極またはソース電極として機能する第 2電極 12aが設けられ る。ゲート領域と第 1領域との間およびゲート領域と第 2領域との間には、多数キヤリ ァが通過するドリフト領域が形成される。
[0069] 基板 1は、 Si、 SiC、 GaNなどの半導体ウェハで形成可能であり、ここでは比較的 高いキャリア濃度の n+層として形成している。基板 1の裏面には、コモン電極 10aが 形成され、一般にはグランドに接続される。
[0070] 特に、基板 1および各層 2, 3の半導体材料として SiCを使用することが好ましぐ Si と比較して、エネルギーギャップが約 3倍、絶縁破壊電界強度が約 10倍、飽和電子 速度が約 2倍、熱伝導度が約 3倍と優れた物性値を有するため、小型で大容量のパ ヮー FET素子を実現できる。また、チャネル層 3を SiCで形成した場合、所定開口を 持つマスクを用いて酸化処理を施すことによって、 Siベースの MOSFETと同様に、 SiO力 なる絶縁体層 14を形成することができる。
2
[0071] ノ ッファ層 2は化学気相成長法 (CVD)などを用いてェピタキシャル成長され、ここ では比較的低 、キャリア濃度の p—層として形成して 、る。 [0072] チャネル層 3も化学気相成長法 (CVD)などを用いてェピタキシャル成長される。チ ャネル層 3は、ここでは通常のキャリア濃度を有する n層として形成している。
[0073] ゲート領域には、 p型ドーパントの拡散やイオン注入によって、通常のキャリア濃度 の p層 15が形成され、この p層 15の上にゲート電極 13aが形成される。第 1領域には 、 n型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度の n+コンタク ト層 11が形成され、この n+コンタクト層 11の上に第 1電極 11aが形成される。第 2領 域には、 n型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度の n+ コンタクト層 12が形成され、この n+コンタクト層 12の上に第 2電極 12aが形成される。
[0074] 次に、素子の動作について説明する。コモン電極 10aの電位を基準（=0ボルト）と して、ゲート電極 13aに正のゲート電圧を印加すると、チャネルとして機能する反転層 が誘起される。この状態で第 1電極 11aに正の電圧 +V、第 2電極 12aに負の電圧— Vをそれぞれ印加すると、第 1電極 1 la→n+コンタクト層 11→左側ドリフト領域→ゲ一 ト領域のチャネル→右側ドリフト領域→n+コンタクト層 12→第 2電極 12aという経路で 順方向電流が流れる。次に、ゲート電極 13aに負のゲート電圧を印加すると、反転層 が消滅して、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、 順方向電流は流れなくなる。
[0075] 一方、ゲート電極 13aに正のゲート電圧を印加した状態で、第 1電極 11aに負の電 圧— V、第 2電極 12aに正の電圧 +Vをそれぞれ印加すると、第 2電極 12a→n+コン タクト層 12→右側ドリフト領域→ゲート領域のチャネル→左側ドリフト領域→n+コンタ タト層 11→第 1電極 11aという経路で逆方向電流が流れる。次に、ゲート電極 13aに 負のゲート電圧を印加すると、チャネルのコンダクタンスが減少する。これにより経路 の抵抗が高くなり、逆方向電流は流れなくなる。
[0076] こうして第 1電極 11aおよび第 2電極 12aが交互にソース電極またはドレイン電極と して機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電 流を制御することができる。なお、ゲート電圧を変化させる範囲は、 MOSFETの特性 がエンハンスメント形あるいはデイブレツシヨン形であるかに応じて適宜設定される。
[0077] 上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効 果トランジスタの順方向特性および逆方向特性 (例えば、ドレイン電流 ドレイン ·ソ ース間電圧特性、ドレイン電流一ゲート'ソース間電圧特性、オン抵抗、ゲート.ソー ス間容量、逆電圧特性など）は実質的に等価であることが好ましい。
[0078] その手法として、ゲート電極 13aを含むゲート領域は、第 1電極 11aを含む第 1領域 と第 2電極 12aを含む第 2領域の中心に配置することが好ましぐこれにより左側ドリフ ト領域の長さ L1および右側ドリフト領域の長さ L2がー致するようになり、順方向特性 および逆方向特性を実質的に等価にすることができる。
[0079] 別の手法として、ゲート電極 13aと第 1電極 11aとの間隔は、ゲート電極 13aと第 2電 極 12aとの間隔と実質的に等しいことが好ましぐこれにより順方向特性および逆方 向特性を実質的に等価にすることができる。
[0080] さらに別の手法として、ゲート領域のチャネルと n+コンタクト層 11との間隔は、ゲー ト領域のチャネルと n+コンタクト層 12との間隔と実質的に等 、ことが好ましく、これ により順方向特性および逆方向特性を実質的に等価にすることができる。
[0081] さらに別の手法として、 n+コンタクト層 11のキャリア濃度は、 n+コンタクト層 12のキヤ リア濃度と実質的に等しいことが好ましぐこれにより順方向特性および逆方向特性を 実質的に等価にすることができる。
[0082] さらに別の手法として、 n+コンタクト層 11の深さは、 n+コンタクト層 12の深さと実質 的に等しいことが好ましぐこれにより順方向特性および逆方向特性を実質的に等価 にすることができる。
[0083] (第 5実施形態）
図 5は、本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図 である。ここでは、ゲート領域に金属と半導体のショットキー接合を含む MES(Meta卜
Semiconductor)型 FETとして構成した例について説明する。 MES型 FETの場合、シ ヨットキー接合で生ずる空乏層がチャネルのコンダクタンスを変化させる。
[0084] 基板 1の上にはバッファ層 2が形成され、バッファ層 2の上にはチャネル層 3が形成 される。チャネル層 3には、基板 1の主面に平行なチャネルを含むゲート領域と、チヤ ネルの第 1端側（図の左側）に設けられた第 1領域と、チャネルの第 2端側（図の右側
)に設けられた第 2領域とが形成される。
[0085] ゲート領域には、チャネルのコンダクタンスを制御するためのゲート電極 13aが設け られる。第 1領域には、ソース電極またはドレイン電極として機能する第 1電極 11aが 設けられる。第 2領域には、第 1電極 11aとは逆に、ドレイン電極またはソース電極とし て機能する第 2電極 12aが設けられる。ゲート領域と第 1領域との間およびゲート領 域と第 2領域との間には、多数キャリアが通過するドリフト領域が形成される。
[0086] 基板 1は、 Si、 SiC、 GaNなどの半導体ウェハで形成可能であり、ここでは比較的 高いキャリア濃度の n+層として形成している。基板 1の裏面には、コモン電極 10aが 形成され、一般にはグランドに接続される。
[0087] 特に、基板 1および各層 2, 3の半導体材料として SiCを使用することが好ましぐ Si と比較して、エネルギーギャップが約 3倍、絶縁破壊電界強度が約 10倍、飽和電子 速度が約 2倍、熱伝導度が約 3倍と優れた物性値を有するため、小型で大容量のパ ヮー FET素子を実現できる。
[0088] ノ ッファ層 2は化学気相成長法 (CVD)などを用いてェピタキシャル成長され、ここ では比較的低 、キャリア濃度の p—層として形成して 、る。
[0089] チャネル層 3も化学気相成長法 (CVD)などを用いてェピタキシャル成長される。チ ャネル層 3は、ここでは通常のキャリア濃度を有する n層として形成している。
[0090] ゲート領域には、チャネル層 3の上に直接ゲート電極 13aが形成される。第 1領域に は、 n型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度の n+コンタ タト層 11が形成され、この n+コンタクト層 11の上に第 1電極 11aが形成される。第 2領 域には、 n型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃度の n+ コンタクト層 12が形成され、この n+コンタクト層 12の上に第 2電極 12aが形成される。
[0091] 次に、素子の動作について説明する。コモン電極 10aの電位を基準（=0ボルト）と して、ゲート電極 13aに正のゲート電圧を印加すると、ゲート領域の空乏層が減少す る。この状態で第 1電極 11aに正の電圧 +V、第 2電極 12aに負の電圧— Vをそれぞ れ印加すると、第 1電極 1 la→n+コンタクト層 11→左側ドリフト領域→ゲート領域のチ ャネル→右側ドリフト領域→n+コンタクト層 12→第 2電極 12aという経路で順方向電 流が流れる。次に、ゲート電極 13aに負のゲート電圧を印加すると、空乏層が増加し て、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、順方向 電流は流れなくなる。 [0092] 一方、ゲート電極 13aに正のゲート電圧を印加した状態で、第 1電極 11aに負の電 圧— V、第 2電極 12aに正の電圧 +Vをそれぞれ印加すると、第 2電極 12a→n+コン タクト層 12→右側ドリフト領域→ゲート領域のチャネル→左側ドリフト領域→n+コンタ タト層 11→第 1電極 11aという経路で逆方向電流が流れる。次に、ゲート電極 13aに 負のゲート電圧を印加すると、チャネルのコンダクタンスが減少する。これにより経路 の抵抗が高くなり、逆方向電流は流れなくなる。
[0093] こうして第 1電極 11aおよび第 2電極 12aが交互にソース電極またはドレイン電極と して機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電 流を制御することができる。
[0094] 上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効 果トランジスタの順方向特性および逆方向特性 (例えば、ドレイン電流 ドレイン ·ソ ース間電圧特性、ドレイン電流一ゲート'ソース間電圧特性、オン抵抗、ゲート.ソー ス間容量、逆電圧特性など）は実質的に等価であることが好ましい。
[0095] その手法として、ゲート電極 13aを含むゲート領域は、第 1電極 11aを含む第 1領域 と第 2電極 12aを含む第 2領域の中心に配置すること、即ち、図 5に示すように、ゲー ト領域の中心線 Sと第 1領域との距離 L1がゲート領域の中心線 Sと第 2領域との距離 L2と等しいことが好ましぐこれにより左側ドリフト領域の長さおよび右側ドリフト領域 の長さが一致するようになり、順方向特性および逆方向特性を実質的に等価にする ことができる。
[0096] 別の手法として、ゲート電極 13aと第 1電極 11aとの間隔は、ゲート電極 13aと第 2電 極 12aとの間隔と実質的に等しいことが好ましぐこれにより順方向特性および逆方 向特性を実質的に等価にすることができる。
[0097] さらに別の手法として、ゲート領域のチャネルと n+コンタクト層 11との間隔は、ゲー ト領域のチャネルと n+コンタクト層 12との間隔と実質的に等 、ことが好ましく、これ により順方向特性および逆方向特性を実質的に等価にすることができる。
[0098] さらに別の手法として、 n+コンタクト層 11のキャリア濃度は、 n+コンタクト層 12のキヤ リア濃度と実質的に等しいことが好ましぐこれにより順方向特性および逆方向特性を 実質的に等価にすることができる。 [0099] さらに別の手法として、 n+コンタクト層 11の深さは、 n+コンタクト層 12の深さと実質 的に等しいことが好ましぐこれにより順方向特性および逆方向特性を実質的に等価 にすることができる。
[0100] (第 6実施形態）
図 6は、本発明に係る双方向型電界効果トランジスタのさらに他の例を示す断面図 である。ここでは、フィールドプレート構造を有する MES型 FETとして構成した例に ついて説明する。フィールドプレート構造は、半導体内部での電界集中を緩和して、 破壊耐圧を改善するために設けられ、ここではゲート電極に設けた例を説明するが、 ソース電極またはドレイン電極に設けても構わな!/、。
[0101] 基板 1の上にはバッファ層 2が形成され、バッファ層 2の上にはチャネル層 3が形成 される。チャネル層 3には、基板 1の主面に平行なチャネルを含むゲート領域と、チヤ ネルの第 1端側（図の左側）に設けられた第 1領域と、チャネルの第 2端側（図の右側 )に設けられた第 2領域とが形成される。
[0102] ゲート領域には、チャネルのコンダクタンスを制御するためのゲート電極 13aが設け られる。第 1領域には、ソース電極またはドレイン電極として機能する第 1電極 11aが 設けられる。第 2領域には、第 1電極 11aとは逆に、ドレイン電極またはソース電極とし て機能する第 2電極 12aが設けられる。ゲート領域と第 1領域との間およびゲート領 域と第 2領域との間には、多数キャリアが通過するドリフト領域が形成される。
[0103] 基板 1は、 Si、 SiC、 GaNなどの半導体ウェハで形成可能であり、ここでは比較的 高いキャリア濃度の n+層として形成している。基板 1の裏面には、コモン電極 10aが 形成され、一般にはグランドに接続される。
[0104] 特に、基板 1および各層 2, 3の半導体材料として SiCを使用することが好ましぐ Si と比較して、エネルギーギャップが約 3倍、絶縁破壊電界強度が約 10倍、飽和電子 速度が約 2倍、熱伝導度が約 3倍と優れた物性値を有するため、小型で大容量のパ ヮー FET素子を実現できる。
[0105] ノ ッファ層 2は化学気相成長法 (CVD)などを用いてェピタキシャル成長され、ここ では比較的低 、キャリア濃度の p—層として形成して 、る。
[0106] チャネル層 3も化学気相成長法 (CVD)などを用いてェピタキシャル成長される。チ ャネル層 3は、ここでは通常のキャリア濃度を有する n層として形成している。また、チ ャネル層 3の上には、各電極位置を除いて SiOからなる絶縁体層 16が形成される。
2
[0107] ゲート領域には、チャネル層 3の上に直接ゲート電極 13aが形成され、さらにゲート 電極 13aのエッジ周辺を囲むように、導電性のフィールドプレート 13bが絶縁体層 16 の上に設けられる。チャネル層 3の内部において、ゲート電極 13aのエッジ付近で電 界集中が生ずることから、フィールドプレート 13bはエッジ付近での電界集中を緩和 する機能を果たす。
[0108] 第 1領域には、 n型ドーパントの拡散やイオン注入によって、比較的高いキャリア濃 度の n+コンタクト層 11が形成され、この n+コンタクト層 11の上に第 1電極 1 laが形成 される。第 2領域には、 n型ドーパントの拡散やイオン注入によって、比較的高いキヤ リア濃度の n+コンタクト層 12が形成され、この n+コンタクト層 12の上に第 2電極 12a が形成される。
[0109] 次に、素子の動作について説明する。コモン電極 10aの電位を基準（=0ボルト）と して、ゲート電極 13aに正のゲート電圧を印加すると、ゲート領域の空乏層が減少す る。この状態で第 1電極 11aに正の電圧 +V、第 2電極 12aに負の電圧— Vをそれぞ れ印加すると、第 1電極 1 la→n+コンタクト層 11→左側ドリフト領域→ゲート領域のチ ャネル→右側ドリフト領域→n+コンタクト層 12→第 2電極 12aという経路で順方向電 流が流れる。次に、ゲート電極 13aに負のゲート電圧を印加すると、空乏層が増加し て、チャネルのコンダクタンスが減少する。これにより経路の抵抗が高くなり、順方向 電流は流れなくなる。
[0110] 一方、ゲート電極 13aに正のゲート電圧を印加した状態で、第 1電極 11aに負の電 圧— V、第 2電極 12aに正の電圧 +Vをそれぞれ印加すると、第 2電極 12a→n+コン タクト層 12→右側ドリフト領域→ゲート領域のチャネル→左側ドリフト領域→n+コンタ タト層 11→第 1電極 11aという経路で逆方向電流が流れる。次に、ゲート電極 13aに 負のゲート電圧を印加すると、チャネルのコンダクタンスが減少する。これにより経路 の抵抗が高くなり、逆方向電流は流れなくなる。
[0111] こうして第 1電極 11aおよび第 2電極 12aが交互にソース電極またはドレイン電極と して機能するとともに、ゲート電圧を変化させることによって、双方向に流れる交流電 流を制御することができる。
[0112] 上述したマトリクスコンバータのように、交流電力を扱う場合には、双方向型電界効 果トランジスタの順方向特性および逆方向特性 (例えば、ドレイン電流 ドレイン ·ソ ース間電圧特性、ドレイン電流一ゲート'ソース間電圧特性、オン抵抗、ゲート.ソー ス間容量、逆電圧特性など）は実質的に等価であることが好ましい。
[0113] その手法として、ゲート電極 13aを含むゲート領域は、第 1電極 11aを含む第 1領域 と第 2電極 12aを含む第 2領域の中心に配置すること、即ち、図 6に示すように、ゲー ト領域の中心線 Sと第 1領域との距離 L1がゲート領域の中心線 Sと第 2領域との距離 L2と等しいことが好ましぐこれにより左側ドリフト領域の長さおよび右側ドリフト領域 の長さが一致するようになり、順方向特性および逆方向特性を実質的に等価にする ことができる。
[0114] 別の手法として、ゲート電極 13aと第 1電極 11aとの間隔は、ゲート電極 13aと第 2電 極 12aとの間隔と実質的に等しいことが好ましぐこれにより順方向特性および逆方 向特性を実質的に等価にすることができる。
[0115] さらに別の手法として、ゲート領域のチャネルと n+コンタクト層 11との間隔は、ゲー ト領域のチャネルと n+コンタクト層 12との間隔と実質的に等 、ことが好ましく、これ により順方向特性および逆方向特性を実質的に等価にすることができる。
[0116] さらに別の手法として、 n+コンタクト層 11のキャリア濃度は、 n+コンタクト層 12のキヤ リア濃度と実質的に等しいことが好ましぐこれにより順方向特性および逆方向特性を 実質的に等価にすることができる。
[0117] さらに別の手法として、 n+コンタクト層 11の深さは、 n+コンタクト層 12の深さと実質 的に等しいことが好ましぐこれにより順方向特性および逆方向特性を実質的に等価 にすることができる。
[0118] なお上述した各実施形態では、基板 1、チャネル層 3を n導電型とし、バッファ層 2、 リサーフ層 4 (図 3)、 p層 15 (図 4)を p導電型とした例について説明した力 各層につ V、て導電型を逆にした構成も同様に本発明は適用可能である。
産業上の利用可能性
[0119] 本発明は、新規な双方向型電界効果トランジスタを提案するものであり、マトリクスコ

Claims

請求の範囲
[1] 半導体基板と、
半導体基板上に設けられ、該基板の主面に平行なチャネルと該チャネルのコンダ クタンスを制御するためのゲート電極とを含むゲート領域と、
チャネルの第 1端側に設けられた第 1領域と、
チャネルの第 2端側に設けられた第 2領域とを備え、
第 1領域力 チャネルを介して第 2領域へ流れる第 1電流および第 2領域力 チヤ ネルを介して第 1領域へ流れる第 2電流力 ゲート電極に印加されるゲート電圧によ つて制御されることを特徴とする双方向型電界効果トランジスタ。
[2] ゲート領域は、第 1領域と第 2領域の中心に配置されていることを特徴とする請求項 1記載の双方向型電界効果トランジスタ。
[3] ゲート電極と第 1領域に含まれる第 1電極との間隔は、ゲート電極と第 2領域に含ま れる第 2電極との間隔と実質的に等しいことを特徴とする請求項 1記載の双方向型電 界効果トランジスタ。
[4] ゲート領域のチャネルと第 1領域に含まれる第 1コンタクト層との間隔は、ゲート領域 のチャネルと第 2領域に含まれる第 2コンタ外層との間隔と実質的に等しいことを特 徴とする請求項 1記載の双方向型電界効果トランジスタ。
[5] ゲート領域力 ¾—n接合を含む接合型であることを特徴とする請求項 1〜4のいずれ かに記載の双方向型電界効果トランジスタ。
[6] ゲート領域が金属層、絶縁体層、半導体層を含む MIS型であることを特徴とする請 求項 1〜4のいずれかに記載の双方向型電界効果トランジスタ。
[7] ゲート領域が金属と半導体のショットキー接合を含む MES型であることを特徴とす る請求項 1〜4のいずれかに記載の双方向型電界効果トランジスタ。
[8] 半導体基板は、 SiCで形成されることを特徴とする請求項 1〜7のいずれかに記載 の双方向型電界効果トランジスタ。
[9] 第 1周波数の交流電流が流れる複数の入力ラインと、
第 2周波数の交流電流が流れる複数の出力ラインと、
各入力ラインと各出力ラインとの間を開閉するための複数のスイッチング素子とを備 え、
スイッチング素子として、請求項 1〜8のいずれかに記載の双方向型電界効果トラン ジスタを用いたことを特徴とするマトリクスコンバータ。
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