WO2020170411A1 - 半導体装置、および、電力変換装置 - Google Patents

半導体装置、および、電力変換装置 Download PDF

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wiring
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史郎 日野
純一 中嶋
貴亮 富永
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三菱電機株式会社
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    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction

Definitions

  • the technology disclosed in the present specification relates to a semiconductor device and a power conversion device.
  • the parasitic capacitance of the semiconductor switching elements and the parasitic inductance between the semiconductor switching elements are With so-called positive feedback amplification due to potential oscillation of the control electrode (gate electrode), a phenomenon called “gate oscillation” in which the voltage and current of the semiconductor switching element oscillate may occur.
  • Gate oscillation may cause deterioration or destruction of semiconductor switching elements, as well as radiation noise to the outside of the module or conduction noise to external circuits.
  • Patent Document 1 JP 2005-129826A describes that a resistance element is connected in series to the gate wiring of a semiconductor element.
  • Patent Document 1 and Patent Document 2 are intended to suppress gate oscillation by slowing the switching operation (on/off operation) of the semiconductor switching element.
  • the technique disclosed in the present specification has been made in view of the problems described above, and an object thereof is to provide a technique for reducing gate oscillation while suppressing a decrease in switching speed. It is a thing.
  • a second aspect of the technique disclosed in the specification of the present application is to provide a first gate electrode in an active region, a gate pad in a first region which is a region different from the active region in plan view, A first gate wiring electrically connecting the first gate electrode and the gate pad is provided, the first gate wiring is formed in a spiral shape, and the first gate wiring is the first gate wiring. Is located in the area.
  • a third aspect of the technique disclosed in the specification of the present application is to provide a first gate electrode in an active region, a gate pad in a first region which is a region different from the active region in plan view, A first gate wiring that electrically connects the first gate electrode and the gate pad is provided, and the first gate wiring surrounds the active region in plan view and is not blocked.
  • a fourth aspect of the technology disclosed in the specification of the present application includes a plurality of semiconductor devices described in any of the above, and the plurality of semiconductor devices are connected in parallel with each other.
  • a first aspect of the technology disclosed in the specification of the present application is to provide a first gate electrode in an active region, a gate pad in a first region which is a region different from the active region in plan view, and A first gate wiring electrically connecting the gate electrode and the gate pad, the first gate wiring is formed in a spiral shape, and the first gate wiring is the first gate wiring. It is composed of a different kind of material than the electrodes. With such a configuration, the trade-off between the improvement of the switching speed and the reduction of the gain with respect to the high frequency vibration is improved by the inductance component generated by the first gate wiring. Therefore, it is possible to reduce gate oscillation while suppressing a decrease in switching speed.
  • a second aspect of the technique disclosed in the specification of the present application is to provide a first gate electrode in an active region, a gate pad in a first region which is a region different from the active region in plan view, A first gate wiring electrically connecting the first gate electrode and the gate pad is provided, the first gate wiring is formed in a spiral shape, and the first gate wiring is the first gate wiring. Is located in the area.
  • a third aspect of the technique disclosed in the specification of the present application is to provide a first gate electrode in an active region, a gate pad in a first region which is a region different from the active region in plan view, A first gate wiring that electrically connects the first gate electrode and the gate pad is provided, and the first gate wiring surrounds the active region in plan view and is not blocked.
  • the built-in gate inductance due to the spiral coil can be formed between the gate pad and the first gate electrode in the active region, the switching speed is improved and the gain for high frequency vibration is reduced. The trade-off with is improved. Therefore, it is possible to reduce gate oscillation while suppressing a decrease in switching speed.
  • a fourth aspect of the technology disclosed in the specification of the present application includes a plurality of semiconductor devices described in any of the above, and the plurality of semiconductor devices are connected in parallel with each other. According to such a configuration, in a power conversion device including a plurality of semiconductor devices that are connected in parallel and operate in parallel, an inductance component is added to the gate wiring of each semiconductor switching element, so that power loss is not increased. In addition, gate oscillation can be reduced or suppressed.
  • FIG. 1 is a plan view schematically showing an example of the configuration of a silicon carbide semiconductor device according to an embodiment. It is an enlarged view of the area
  • FIG. 3 is a cross-sectional view showing an example of a structure in a B-B′ cross section in FIG. 1.
  • FIG. 7 is a cross-sectional view showing an example of a method for manufacturing a silicon carbide semiconductor device according to the embodiment.
  • FIG. 7 is a cross-sectional view showing an example of a method for manufacturing a silicon carbide semiconductor device according to the embodiment.
  • FIG. 7 is a cross-sectional view showing an example of a method for manufacturing a silicon carbide semiconductor device according to the embodiment.
  • FIG. 7 is a cross-sectional view showing an example of a method for manufacturing a silicon carbide semiconductor device according to the embodiment.
  • FIG. 7 is a cross-sectional view showing an example of a method for manufacturing a silicon carbide semiconductor device according to the embodiment.
  • FIG. 7 is a cross-sectional view showing an example of a method for manufacturing a silicon carbide semiconductor device according to the embodiment.
  • FIG. 7 is a plan view schematically showing a modified example of the configuration of the silicon carbide MOSFET according to the embodiment.
  • FIG. 13 is a plan view schematically showing another modification of the configuration of the silicon carbide MOSFET according to the embodiment. It is a figure which shows the example of the equivalent circuit model of the power semiconductor module which mounts a silicon carbide MOSFET regarding embodiment.
  • FIG. 7 is a cross-sectional view showing an example of a method for manufacturing a silicon carbide semiconductor device according to the embodiment.
  • FIG. 7 is a cross-sectional view showing an example of a method for manufacturing
  • FIG. 7 is a diagram showing a small signal equivalent circuit for extracting how much potential fluctuation occurs in the gate electrode in the active region when a single silicon carbide MOSFET is extracted and a sine wave is applied to the gate pad. It is a figure which shows the calculation result of the transfer function which shows the magnitude
  • FIG. 15 is a diagram showing a result of calculating switching characteristics in the L load half bridge circuit using the module equivalent circuit model shown in FIG. 12 under the same conditions as in FIG. 14.
  • FIG. 15 is a diagram showing a result of calculating switching characteristics in the L load half bridge circuit using the module equivalent circuit model shown in FIG. 12 under the same conditions as in FIG. 14.
  • FIG. 3 is a plan view schematically showing an example of the configuration of a silicon carbide MOSFET according to the embodiment. It is a figure which shows notionally the example of a structure of the power converter system containing a power converter device regarding embodiment.
  • MOS Metal-Oxide-Semiconductor
  • MOS transistor a field effect transistor having a MOS structure
  • the material of the gate insulating film and the gate electrode is changed from the viewpoint of recent integration and improvement of the manufacturing process. Improvements have been made.
  • polycrystalline silicon has been adopted as a material for the gate electrode instead of metal, mainly from the viewpoint of forming the source and drain in a self-aligned manner.
  • a material having a high dielectric constant is adopted as a material for the gate insulating film, but the material is not necessarily limited to an oxide.
  • MOS is not limited to a metal/oxide/semiconductor layered structure and is not necessarily used in this specification.
  • MOS is not only an abbreviation derived from its etymology, but also has a broad meaning including a laminated structure of conductor/insulator/semiconductor.
  • n-type is generally defined as “first conductivity type” and p-type is defined as “second conductivity type”. It may be.
  • the expression “A and B are electrically connected” means that a current can flow bidirectionally between configuration A and configuration B.
  • FIG. 1 is a plan view schematically showing an example of the configuration of the silicon carbide semiconductor device according to the present embodiment.
  • the silicon carbide semiconductor device in FIG. 1 is a semiconductor switching element, and more specifically, it is a field effect transistor (silicon carbide metal-oxide film-semiconductor field effect transistor (silicon carbide metal oxide film-semiconductor field effect transistor (ie, MOSFET) 100).
  • silicon carbide MOSFET 100 is described as a planar gate type in the following description, but the silicon carbide MOSFET to which the present technology is applicable is not limited to the planar gate type.
  • silicon carbide is mentioned as a semiconductor used in a semiconductor device
  • the semiconductor to which the present technology is applicable is not limited to silicon carbide (SiC), and is composed of, for example, silicon (Si).
  • the present invention may be applied to the Si semiconductor device described above, or may be applied to the wide band gap semiconductor device configured with a wide band gap semiconductor such as gallium nitride (GaN) or diamond (C).
  • the silicon carbide (SiC) mentioned above is a kind of wide-gap semiconductor.
  • a wide-gap semiconductor generally refers to a semiconductor having a band gap of approximately 2 eV or more, which includes a Group III nitride such as gallium nitride (GaN), a Group 2 oxide such as zinc oxide (ZnO), and zinc selenide (ZnSe).
  • Group 2 chalcogenides such as ), diamond and silicon carbide are known.
  • silicon carbide MOSFET 100 has a rectangular outer shape. Further, in silicon carbide MOSFET 100, wide-area gate wiring 12 is provided at the outer edge portion in plan view.
  • a rectangular gate pad 11 is provided in a part of the area surrounded by the wide area gate wiring 12 in a plan view (however, the area different from the active area).
  • a spiral gate wiring 13 is formed around the gate pad 11 so as to surround the gate pad 11 at least once in a spiral shape.
  • the spiral gate wiring 13 illustrated in FIG. 1 has a spiral shape in a plan view, but the spiral shape of the spiral gate wiring 13 is a spiral shape when viewed from another direction. May be.
  • One end, that is, one end of the spiral gate wiring 13 is connected to the gate pad 11.
  • the other end of the spiral gate wiring 13, that is, the other end, is connected to one end of the built-in gate resistor 25.
  • the other end of the built-in gate resistor 25 is connected to the wide area gate wiring 12.
  • the spiral gate wiring 13 and the wide area gate wiring 12 are electrically connected via the built-in gate resistor 25. Further, the spiral gate wiring 13 and the wide area gate wiring 12 are not in direct contact with each other.
  • spiral gate wirings 13 do not come into contact with each other while the spiral gate wirings 13 circulate around the gate pad 11. That is, the spiral gate wiring 13 does not have a closed loop shape (closed curve).
  • the source electrode 10 is provided on most of the main surface on the upper surface side of the silicon carbide MOSFET 100, except for the portion where the gate pad 11, the wide-area gate wiring 12 and the spiral gate wiring 13 are provided. There is.
  • drain electrode 20 (described later) is provided on the main surface on the lower surface side of silicon carbide MOSFET 100, that is, on the main surface opposite to the upper surface side on which source electrode 10 is provided.
  • an active region in which a plurality of MOS minimum unit structures called “unit cells” are arranged is provided under the source electrode 10.
  • the presence or absence of conduction between the source electrode 10 and the drain electrode 20 is controlled by the potential of the gate electrode 7b (described later) in the unit cell.
  • An interlayer insulating film 15 (described later) is formed on the upper surface of the gate electrode, and most of the source electrode 10, the gate pad 11, the wide area gate wiring 12, and the spiral gate wiring 13 are formed on the interlayer insulating film 15. ing.
  • a gate contact hole 23A in which the interlayer insulating film 15 is partially missing is formed in a part of a region where both the wide area gate wiring 12 and the gate electrode 7a (described later) are formed.
  • An ohmic contact is formed by the physical contact between the wide area gate wiring 12 and the gate electrode 7a via.
  • the spiral gate wiring 13 and the gate electrode 7a are in physical contact with each other through the gate contact hole 23B in which the interlayer insulating film 15 is partially missing.
  • the gate voltage applied to the gate pad 11 from the external control circuit causes the spiral gate wiring 13, the built-in gate resistor 25, the wide area gate wiring 12, and the gate. It is supplied to the gate electrode 7b of the unit cell through the contact hole 23A.
  • the spiral gate wiring 13 exists in a plane area different from the active area.
  • the spiral gate wiring 13 is made of metal.
  • polycrystalline silicon is generally used for the gate electrode 7b of the unit cell from the viewpoint of workability or contact characteristics with the gate insulating film 6.
  • Polycrystalline silicon has a high sheet resistance against metals. Therefore, if the spiral gate wiring 13 is made of the same polycrystalline silicon as the gate electrode 7b of the unit cell, it behaves as a large gate resistance and a high-speed switching operation cannot be realized. Therefore, the spiral gate wiring 13 is made of a material different from that of the gate electrode 7b of the unit cell.
  • spiral gate wiring 13 has no electrical branch point in the middle thereof.
  • the position and number of the gate pads 11, the shape of the built-in gate resistor 25, the shape of the wide area gate wiring 12, and the shape and the number of the source electrodes 10 are various depending on the MOSFET. However, the present technology can be applied.
  • the wide-area gate wiring 12 does not necessarily have to surround the source electrode 10 or the spiral gate wiring 13 in a plan view.
  • the spiral gate wiring 13 that surrounds the gate pad 11 and has a spiral shape may be present between the gate pad 11 and the gate electrode 7b.
  • FIG. 2 is an enlarged view of area A in FIG.
  • a plurality of well contact holes 21 are provided along the outer edge of the source electrode 10.
  • the plurality of well contact holes 21 are arranged adjacent to the active region, and each well contact hole 21 is provided below the source electrode 10.
  • a plurality of source contact holes 22 are provided below the source electrode 10 in the active region according to the arrangement of the unit cells.
  • FIG. 3 is a cross-sectional view showing an example of the structure in the CC′ cross section shown in FIG.
  • silicon carbide MOSFET 100 is formed on the upper surface of n + type SiC substrate 1 containing n type (first conductivity type) impurities in a relatively high concentration.
  • n ⁇ type semiconductor layer containing n type impurities in a relatively low concentration is formed on the upper surface of SiC substrate 1.
  • the semiconductor layer is, for example, an epitaxial growth layer formed by epitaxial growth, and will be referred to as a drift layer 2 hereinafter.
  • a plurality of well regions 3 containing p-type (second conductivity type) impurities are selectively formed.
  • p + type contact regions 5 containing p type impurities in a relatively high concentration are selectively formed.
  • an n + type source region 4 is formed so as to surround the contact region 5 in a plan view.
  • the contact region 5 is provided to reduce the contact resistance, but it is not essential.
  • the well region 3 and the source region 4 are provided so as to concentrically surround the contact region 5 in a plan view.
  • the depth of the lower surface of the well region 3 from the outermost surface of the drift layer 2 is deeper than the depth of the lower surface of the source region 4 and the lower surface of the contact region 5 from the outermost surface of the drift layer 2.
  • an outer peripheral well region 9 containing p-type impurities is provided on the surface layer of the drift layer 2 in the outer peripheral region which is the outer periphery of the active region in plan view.
  • the outer peripheral well region 9 extends to a region below the wide area gate wiring 12.
  • a plurality of guard ring regions 16 are formed in contact with the outer peripheral well region 9 on the surface layer of the drift layer 2 further outside the outer peripheral region in plan view.
  • the p + -type outer peripheral contact region 8 containing p-type impurities in a relatively high concentration is selectively provided.
  • An outer peripheral well contact film 18 is provided on the upper surface of the outer peripheral contact region 8.
  • the outer peripheral contact area 8 is provided adjacent to the active area and at the end of the outer peripheral area.
  • An outer peripheral well contact film 18 is provided on the upper surface of the outer peripheral contact region 8.
  • the outer peripheral well region 9 is formed to protect the gate electrode from the high voltage applied to the drain electrode. Therefore, the peripheral well region 9 is formed below the gate pad 11, the wide-area gate wiring 12, the spiral gate wiring 13, and the built-in gate resistor 25.
  • a gate insulating film 6 that contacts the upper surface of the well region 3 sandwiched between the source region 4 and the drift layer 2 is formed on the drift layer 2 in the active region.
  • the gate electrode 7b is formed on the upper surface of the gate insulating film 6.
  • the surface layer of the drift layer 2 between the well regions 3 adjacent to each other becomes a JFET (Junction Field Effect Transistor) region.
  • the gate electrode 7b is provided on the upper surface of the gate insulating film 6 at a position extending from above the JFET region to above the well region 3.
  • a field insulating film 14 is provided over a part of the upper surface of the outer peripheral well region 9 and the upper surface of the guard ring region 16.
  • the field insulating film 14 is thicker than the gate insulating film 6.
  • the thickness of the field insulating film 14 is, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the gate electrode 7a continuous with the gate electrode 7b is also provided on the upper surface of the field insulating film 14.
  • the gate insulating film 6 is provided so as to cover almost the entire upper surface of the drift layer 2 in the active region, but the source contact film 19 is formed on the upper surface of the contact region 5 and a part of the upper surface of the source region 4 around the contact region 5. Is provided, the gate insulating film 6 is not provided at that portion.
  • An interlayer insulating film 15 is formed to cover the gate electrode 7a, the gate electrode 7b, the gate insulating film 6 and the field insulating film 14.
  • the thickness of the interlayer insulating film 15 is, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the source contact hole 22 is provided so as to penetrate the interlayer insulating film 15 and reach the source contact film 19, and in the peripheral region, the peripheral well contact film 18 is penetrated through the interlayer insulating film 15.
  • the well contact hole 21 is provided so as to reach.
  • a gate contact hole 23A is provided so as to penetrate the interlayer insulating film 15 and reach the gate electrode 7a formed on the upper surface of the field insulating film 14.
  • the source electrode 10, the gate pad 11, the wide area gate wiring 12, and the spiral gate wiring 13 are selectively provided above the interlayer insulating film 15.
  • the source electrode 10 fills the source contact hole 22 and the well contact hole 21 provided adjacent to the active region. Then, the wide area gate wiring 12 fills the gate contact hole 23A. Then, the source electrode 10 covers the gate electrode 7b through the interlayer insulating film 15 in the active region.
  • the source region 4 is electrically connected to the source electrode 10 through the source contact hole 22
  • the outer peripheral well region 9 is electrically connected to the source electrode 10 through the well contact hole 21
  • the gate is The electrode 7a is electrically connected to the wide area gate wiring 12 through the gate contact hole 23A.
  • a protective film made of a polyimide film or a nitride film is provided above the interlayer insulating film 15 so as to cover at least a part of the source electrode 10 (not shown here).
  • FIG. 4 is a cross-sectional view showing an example of the structure of the B-B′ cross section in FIG. 1.
  • FIG. 4 is a sectional view in a region different from the active region.
  • the gate electrode 7 a is partially formed on the upper surface of the field insulating film 14. Further, a gate contact hole 23A and a gate contact hole 23B which penetrate the interlayer insulating film 15 formed on the upper surface of the gate electrode 7a and reach the gate electrode 7a are formed respectively.
  • the spiral gate wiring 13 is in contact with the gate electrode 7a via the gate contact hole 23B.
  • the wide area gate wiring 12 is in contact with the gate electrode 7a through the gate contact hole 23A.
  • the spiral gate wiring 13 and the wide area gate wiring 12 are electrically connected via the built-in gate resistor 25 (mainly due to the gate electrode 7a).
  • FIGS. 5 to 9 are cross-sectional views showing an example of the method for manufacturing the silicon carbide semiconductor device according to the present embodiment.
  • an n-type drift layer 2 is formed on one main surface (upper surface) of a SiC substrate 1 by using a chemical vapor deposition (ie, CVD) method. It is formed by epitaxial growth.
  • Drift layer 2 is a silicon carbide semiconductor layer.
  • the thickness of SiC substrate 1 is, for example, 50 ⁇ m or more and 500 ⁇ m or less. Further, SiC substrate 1 contains n-type impurities in the range of, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the thickness of the drift layer 2 is, for example, 1 ⁇ m or more and 60 ⁇ m or less.
  • the drift layer 2 also contains n-type impurities in the range of, for example, 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • drift layer 2 is an example, and the thickness of drift layer 2 may be determined by the breakdown voltage (operating voltage) required for silicon carbide MOSFET 100.
  • a resist mask (not shown here) having an opening is formed on the upper surface of the drift layer 2 so as to expose the well region 3 and the peripheral well region 9 later by photolithography. It is formed by using.
  • This resist mask is used as an impurity implantation blocking mask.
  • the well region 3 is selectively formed in the surface layer of the drift layer 2 in the active region.
  • the outer peripheral well region 9 is formed in the surface layer of the drift layer 2 in the outer peripheral region.
  • the depth (thickness) of the well region 3 and the peripheral well region 9 from the outermost surface of the drift layer 2 is, for example, 0.5 ⁇ m or more and 1.0 ⁇ m or less.
  • Al or B is used as the p-type impurity in the well region 3 and the outer peripheral well region 9.
  • the impurity concentration of the well region 3 and the outer peripheral well region 9 is set in the range of, for example, 1 ⁇ 10 17 cm ⁇ 3 or more and 5 ⁇ 10 19 cm ⁇ 3 or less.
  • a new resist mask (not shown here) having an opening so as to expose a region to be the source region 4 later is formed by using photolithography.
  • This resist mask is also used as an impurity implantation blocking mask.
  • the source region 4 is formed in the surface layer of the well region 3.
  • the depth (thickness) of the source region 4 from the outermost surface of the drift layer 2 is, for example, 0.2 ⁇ m or more and 0.5 ⁇ m or less.
  • nitrogen (N) or phosphorus (P) is used as the n-type impurity of the source region 4.
  • the impurity concentration of the source region 4 is set in the range of, for example, 5 ⁇ 10 18 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less.
  • a new resist mask (not shown here) having an opening so as to expose the regions to be the contact region 5 and the outer peripheral contact region 8 later is formed by using the photolithography technique. To do.
  • This resist mask is also used as an impurity implantation blocking mask.
  • the contact region 5 is formed in the central portion of the source region 4 in plan view.
  • the outer peripheral contact region 8 is formed on the surface layer of the outer peripheral well contact film 18.
  • the depth (thickness) of the contact region 5 and the peripheral contact region 8 from the outermost surface of the drift layer 2 is, for example, 0.2 ⁇ m or more and 0.5 ⁇ m or less.
  • Al or B is used as the p-type impurity in the contact region 5 and the outer peripheral contact region 8. Further, the impurity concentrations of the contact region 5 and the outer peripheral contact region 8 are set within the range of, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 5 ⁇ 10 20 cm ⁇ 3 or less.
  • a new resist mask (not shown here) having an opening so as to expose a region to be the guard ring region 16 later is formed by using the photolithography technique.
  • This resist mask is also used as an impurity implantation blocking mask.
  • p-type impurities are ion-implanted from above the resist mask. Then, as an example is shown in FIG. 6, a guard ring region 16 is formed on the surface layer of the drift layer 2 further outside the outer peripheral region.
  • the depth (thickness) of the guard ring region 16 from the outermost surface of the drift layer 2 is, for example, 0.5 ⁇ m or more and 1.0 ⁇ m or less.
  • Al or B is used as the p-type impurity of the guard ring region 16.
  • the impurity concentration of the guard ring region 16 is set within the range of, for example, 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • a high temperature annealing treatment of, for example, 1500° C. or higher is performed.
  • an oxide film SiO 2
  • an etching mask having an opening so that the active region is exposed is formed by using a photolithography technique.
  • the oxide film in the active region is removed by etching using the etching mask. Thereby, as shown in FIG. 6, the field insulating film 14 is formed on the upper surface of the drift layer 2 in the outer peripheral region.
  • the thickness of the field insulating film 14 is set to, for example, 0.5 ⁇ m or more and 2 ⁇ m or less.
  • the surface of the active region is thermally oxidized by exposing the SiC substrate 1 including the upper structure to an atmosphere containing oxygen or water vapor at about 1000° C.
  • the gate insulating film 6 which is a thermal oxide film (SiO 2 ) is formed.
  • the thickness of the gate insulating film 6 is set to, for example, 0.03 ⁇ m or more and 0.5 ⁇ m or less.
  • the gate insulating film 6 has been described as a thermal oxide film, but the gate insulating film 6 may be an oxide film formed by the CVD method.
  • phosphorus (P) is, for example, 1 ⁇ 10 19 cm ⁇ 3 or more and 1 or more on the upper surface of the gate insulating film 6 and the upper surface of the field insulating film 14 by the CVD method.
  • a polycrystalline silicon film included in a range of ⁇ 10 21 cm -3 or less is formed.
  • the thickness of the polycrystalline silicon film is set, for example, in the range of 0.3 ⁇ m or more and 1 ⁇ m or less.
  • the polycrystalline silicon film may be formed of a p-type polycrystalline silicon film containing B.
  • the polycrystalline silicon film above the source region 4 and above the contact region 5 is exposed in the active region, and the polycrystalline silicon film below the gate pad 11 is exposed in the peripheral region.
  • an etching mask having an opening is formed.
  • the polycrystalline silicon film exposed at the opening is removed by etching using the etching mask.
  • the gate electrodes existing above the source region 4 and the contact region 5 are removed, and the upper part of the JFET region and the edge of the well region 3 are removed.
  • the gate electrode 7b remains in the range extending over.
  • the gate electrode 7a remains below the wide area gate wiring 12 except above the outer peripheral contact region 8.
  • a built-in gate resistor 25 is patterned on the B-B′ cross section of FIG.
  • a silicon oxide film having a thickness of 0.5 ⁇ m or more and 2 ⁇ m or less is formed on the entire surface of the SiC substrate 1 including the upper structure by, for example, a CVD method, The interlayer insulating film 15 is used.
  • an etching mask having an opening is formed in the active region so as to expose the interlayer insulating film 15 above the contact region 5 and the source region 4 around the contact region by using the photolithography technique. Then, using the etching mask, the interlayer insulating film 15 exposed in the opening is removed by etching, and the gate insulating film 6 thereunder is also removed. By doing so, as shown in an example in FIG. 9, a source contact hole 22 (see FIG. 3) reaching the contact region 5 and the source region 4 around the contact region 5 is formed.
  • the etching mask has an opening in the outer peripheral region so that the interlayer insulating film 15 above the outer peripheral well region 9 is exposed, and the interlayer insulating film 15 and the field insulating film 14 exposed in the opening. Are removed by etching. By doing so, the well contact hole 21 reaching the outer peripheral well region 9 is formed as shown in the example of FIG.
  • wet etching, dry etching, or both can be used for the above etching.
  • a Ni film having a thickness of 30 nm or more and 100 nm or less is formed on the upper surface of the SiC substrate 1 by, for example, a sputtering method, and then an annealing treatment is performed.
  • the metal silicide film is formed on the upper surface of the source region 4 and the upper surface of the contact region 5 exposed on the bottom surface of the source contact hole 22, and on the upper surface of the outer peripheral contact region 8 exposed on the bottom surface of the well contact hole 21. (For example, a NiSi 2 film) is formed.
  • the annealing treatment is performed by a rapid thermal annealing (RTA) method, for example, at a temperature of 300° C. or higher and 800° C. or lower for 1 minute or longer and 3 minutes or shorter. ..
  • RTA rapid thermal annealing
  • Ni of the Ni film reacts with SiC in contact therewith, and the source contact film is formed on the upper surfaces of the contact region 5 and the source region 4. 19 (see FIG. 3) is formed, and an outer peripheral well contact film 18 (see FIG. 3) is formed on the outer peripheral contact region 8.
  • the Ni film that is not in contact with SiC does not react, and thus remains as Ni.
  • the SiC substrate 1 is washed with, for example, an acid solution containing sulfuric acid or hydrochloric acid. By this cleaning, the Ni film that has not reacted in the silicidation reaction is removed. By removing the unreacted Ni film, the configuration shown in FIG. 9 is obtained.
  • the interlayer insulating film 15 located above the gate electrode 7a in the formation region of the gate pad 11 (see FIG. 1) and the formation region of the wide area gate wiring 12 (see FIG. 1) is removed.
  • An etching mask having a plurality of openings is formed so as to be exposed.
  • the interlayer insulating film 15 exposed in the plurality of openings is removed by etching to form the gate contact holes 23A and the gate contact holes 23B (see FIG. 4) reaching the gate electrode 7a. To do.
  • an Al film having a thickness of, for example, 1 ⁇ m or more and 5 ⁇ m or less is formed on the upper surface of the SiC substrate 1 by the sputtering method or the vapor deposition method. Then, the well contact hole 21, the source contact hole 22, the gate contact hole 23A, and the gate contact hole 23B are filled with the Al film.
  • an etching mask having openings other than the upper portions of the regions to be the source electrode 10, the gate pad 11, the wide-area gate wiring 12, and the spiral gate wiring 13 later is formed.
  • the Al film is etched using the etching mask to form the source electrode 10, the gate pad 11, the wide area gate wiring 12, and the spiral gate wiring 13.
  • a Ni film having a thickness of, for example, 0.1 ⁇ m or more and 5 ⁇ m or less is formed on the back-side main surface (lower surface) of the SiC substrate 1 by a sputtering method or an evaporation method to form the drain electrode 20. To do. By doing so, silicon carbide MOSFET 100 whose example is shown in FIG. 3 is obtained.
  • FIG. 12 is a diagram showing an example of an equivalent circuit model of a power semiconductor module 101 (power conversion device) equipped with silicon carbide MOSFET 100 according to the present embodiment.
  • a plurality of silicon carbide MOSFETs 100 exist inside the power semiconductor module 101 and are connected in parallel with each other.
  • gate pad 11, drain electrode 20, and source electrode 10 of a plurality of silicon carbide MOSFETs 100 are inductance components parasitic between silicon carbide MOSFETs 100.
  • Gate parasitic inductance 211, drain parasitic inductance 220, and source parasitic inductance. 210 are connected to each other.
  • the gate parasitic inductance 211, the drain parasitic inductance 220, and the source parasitic inductance 210 occur due to the existence of elongated conductors such as wire bonds or bus bars used for connecting the chips of the silicon carbide MOSFET 100 in parallel.
  • the drain electrode 20 and the source electrode 10 are made of a low-resistance metal and are formed flat in the chip surface. Therefore, the parasitic impedance can be ignored.
  • the gate electrode 7a formed of the polycrystalline silicon film has a high sheet resistance, it is considered that the internal resistance 207 exists between the gate pad 11 and the gate electrode 7b in the active region.
  • a gate-source capacitance 251 In the active region, there are parasitic capacitances of a gate-source capacitance 251, a gate-drain capacitance 252, and a source-drain capacitance 253 between the gate-source-drain terminals, and a drain-source capacitance.
  • Has a channel conductance 260 whose conductivity is controlled by the potential of the gate electrode 7b in the active region.
  • the spiral gate wiring 13 in the silicon carbide MOSFET 100 according to the present embodiment is a wiring having a spiral shape, it electrically acts as a spiral coil and can be expressed as an inductance component.
  • the inductance component due to the spiral gate wiring 13 can be expressed as the built-in gate inductance 280 formed between the gate pad 11 and the active region.
  • the built-in gate resistance 25, which is not necessarily essential in the present embodiment, is connected in series with the built-in gate inductance 280.
  • an external gate resistor 26 for adjusting the switching speed is connected to the gate terminal 301 of the module.
  • Gate oscillation is caused by the fact that the high frequency vibration input to the gate pad 11 of the MOSFET propagates to the potential of the gate electrode 7b in the active region of the MOSFET and is transmitted to the oscillation of the drain-source current.
  • the oscillation of the drain-source current is converted into a voltage fluctuation of the source electrode or the drain electrode of the silicon carbide MOSFET 100 by the source parasitic inductance 210 or the drain parasitic inductance 220, and the gate-source capacitance 251 in the module or another silicon carbide MOSFET 100 and It returns as the voltage oscillation of the gate pad 11 of the original silicon carbide MOSFET 100 via the gate-drain capacitance 252.
  • the high frequency vibration has an oscillation frequency calculated by 1/(2 ⁇ (LC)) which is a resonance frequency of the parasitic capacitance C mainly parasitic on the semiconductor chip and the parasitic inductance L mainly parasitic on the circuit. .. Since C is generally several tens to several hundreds nF and L is generally several tens to several hundreds nH, the resonance frequency has an oscillation frequency of approximately several to 100 MHz.
  • FIG. 13 is a small signal equivalent circuit for extracting a single silicon carbide MOSFET 100 and analyzing how much potential change occurs in the gate electrode 7b in the active region when a sine wave is applied to the gate pad 11.
  • FIG. 13 is a small signal equivalent circuit for extracting a single silicon carbide MOSFET 100 and analyzing how much potential change occurs in the gate electrode 7b in the active region when a sine wave is applied to the gate pad 11.
  • the voltage applied to gate pad 11 is a series connection of internal resistance 207 and input capacitance 258. Is shared by the voltage. Then, the potential of the gate electrode 7b in the active region corresponds to the voltage across the input capacitor 258 among the voltage sharing.
  • a CR low-pass filter is formed by R composed of the combination of the built-in gate resistors 25 and C composed of the input capacitance 258.
  • the MOSFET spontaneously has a built-in low-pass filter.
  • the CR low-pass filter is a first-order low-pass filter, and since the attenuation slope is constant at -20 dB/dec, it is necessary to lower the cutoff frequency obtained by 1/(2 ⁇ RC) in order to lower the gain for high frequency vibration. There is. That is, it is necessary to increase the CR product.
  • a built-in gate inductance 280 composed of spiral gate wiring 13 is connected in series with built-in gate resistor 25 between active region and gate pad 11. Therefore, the LCR low pass filter is configured.
  • the LCR low-pass filter is a second-order low-pass filter, that is, the attenuation gradient can be up to -40 dB/dec. Therefore, as compared with the case where the CR low-pass filter is provided, it is possible to lower the gain for high frequency vibration without lowering the switching speed.
  • FIG. 14 is a diagram showing the calculation result of the transfer function indicating the magnitude of the output signal of the gate electrode 7b in the active region with respect to the input signal of the gate pad 11.
  • the vertical axis represents the gain [dB] and the horizontal axis represents the frequency [Hz].
  • the input capacitance 258 is 20 nF
  • the internal resistance 207 is 5 ⁇
  • the combination of the built-in gate resistor 25 and the built-in gate inductance 280 is 1 ⁇ and 0 nH under condition a, 10 ⁇ and 0 nH under condition b, and 1 ⁇ and 30 nH under condition c. ..
  • condition b With reference to condition a, under condition b, the cutoff frequency decreases with the same attenuation gradient, and the gain in the high-frequency region decreases.
  • condition c has a large attenuation gradient in the region of 10 MHz or more, and thus the gain in the high frequency region decreases.
  • the gain in the high frequency region can be reduced under both the condition b and the condition c.
  • FIGS. 15 and 16 are diagrams showing the results of calculating the switching characteristics in the L load half bridge circuit using the module equivalent circuit model shown in FIG. 12 under the same conditions as in FIG.
  • the vertical axis represents drain-source voltage [V] and the horizontal axis represents time [ ⁇ s].
  • the vertical axis represents the drain-source current [A]
  • the horizontal axis represents the time [ ⁇ s].
  • the external gate resistor 26 is connected to a resistor corresponding to 1 ⁇ per silicon carbide MOSFET 100.
  • the switching characteristic is equivalent to the condition a, and it can be seen that the switching speed does not decrease.
  • a trench gate electrode connected to a gate pad formed in the center of a semiconductor chip is formed in a spiral shape in order to adjust a time difference of a breaking operation in a device plane during a turn-off operation. Structure is disclosed.
  • the spiral gate wiring is composed of the gate electrode in the active region.
  • the spiral gate wiring is composed of the gate electrode in the active region.
  • Polycrystalline silicon is used for the gate electrode in the active region from the viewpoint of workability or reliability of the gate insulating film, but polycrystalline silicon has a large sheet resistance.
  • a long wiring such as a spiral gate wiring is made of polycrystalline silicon, it behaves as a large gate resistance and cannot switch at high speed.
  • the spiral gate wiring is formed only in the active region, in the active region, which is electrically close to the gate pad, almost no inductance component exists between the gate pad and the gate electrode. become. Therefore, high frequency vibration is transmitted to these regions. Therefore, the gate oscillation can hardly be suppressed.
  • the inductance component formed between the gate pad and the region electrically close to the gate pad and the region far from the gate pad are significantly different. Therefore, the switching operation within the element becomes non-uniform, which may cause element destruction due to current concentration.
  • At least a part of the spiral gate wiring preferably all of the spiral wiring is formed in a region different from the active region, and the gate pad is formed. And the gate electrode in the active region.
  • the plan view of silicon carbide MOSFET 100 shown in FIG. 1 is an example of a configuration that can enjoy the effects of the present embodiment.
  • the effect of the present embodiment can be similarly obtained if the built-in gate inductance 280 is formed between the gate pad 11 and the gate electrode 7b in the active region.
  • FIG. 10 is a plan view schematically showing a modified example of the configuration of silicon carbide MOSFET 100X according to the present embodiment.
  • the annular gate wiring 13X does not surround the gate pad 11X, but the annular gate wiring 13X surrounds the active region (source electrode 10) from the outside of the active region.
  • the circular gate wirings 13X are not in contact with each other while the circular gate wirings 13X circulate around the active region. That is, the annular gate wiring 13X does not have a closed loop shape (closed curve).
  • One end of the annular gate wiring 13X is connected to the gate pad 11X.
  • the other end of the annular gate wiring 13X is not connected to the gate pad 11X (that is, not a closed curve) but is connected to one end of the built-in gate resistor 25X.
  • the other end of the built-in gate resistor 25X is connected to the wide area gate wiring 12X.
  • the annular gate wiring 13X is made of a material different from that of the gate electrode 7b.
  • the gate pad 11X gate pad 11
  • the ring-shaped gate wiring 13X spiral-shaped gate wiring 13
  • the built-in gate resistor 25X built-in gate resistance 25
  • the wide-area gate wiring 12X wide-area gate
  • FIG. 11 is a plan view schematically showing another modification of the configuration of silicon carbide MOSFET 100Y according to the present embodiment.
  • the spiral gate wiring 13Y does not surround the gate pad 11Y or the active region, but instead of the center portion (one end) of the spiral gate wiring 13Y via the gate contact hole 23B.
  • the built-in gate resistor 25Y is in contact with one end thereof, and the other end of the built-in gate resistor 25Y is in contact with the wide-area gate wiring 12Y outside the spiral gate wiring 13Y via another gate contact hole 23C.
  • spiral gate wirings 13Y are not in contact with each other while the spiral gate wirings 13Y are rotating. That is, the spiral gate wiring 13Y does not have a closed loop shape (closed curve).
  • FIG. 11 shows an example of contacting the built-in gate resistor 25Y from the central portion of the spiral gate wiring 13Y via the gate contact hole 23B
  • another conductivity type is provided via the contact hole instead of the built-in gate resistor 25Y. It may be configured to contact the body layer.
  • FIG. 17 is a plan view schematically showing an example of the configuration of silicon carbide MOSFET 100Z according to the present embodiment. Unlike the example shown in the first embodiment, the built-in gate resistor 25 is omitted, the gate pad 11Z and the spiral gate wiring 13Z are in direct contact with each other, and the wide area gate wiring 12Z and the spiral gate wiring 13Z are provided. Is in direct contact with.
  • the method of manufacturing the silicon carbide semiconductor device according to the present embodiment is similar to the manufacturing method described in the first embodiment in the main part, and a mask pattern is appropriately set so that built-in gate resistor 25 is not formed. Since this is a change, detailed description will be omitted.
  • the built-in gate resistance 25 is 0 ⁇ , which enables faster switching operation. Therefore, a semiconductor device with low switching loss can be realized.
  • the gain in the high frequency region is increased as compared with the case where the built-in gate resistor 25 is used, but by appropriately adjusting the value of the built-in gate inductance 280, the gain with respect to high frequency vibration can be reduced, so that the gate oscillation is prevented. Can be suppressed.
  • the gate wiring may be elongated.
  • the inductance of the coil is generally proportional to the square of the number of turns, it is desirable to increase the number of windings when a large inductance is to be formed. Increasing it is unrealistic.
  • the spiral gate wiring whose shape is determined by photolithography has better reproducibility of the shape than the gate wire formed by mechanical action, so that the reproducibility of the size of the inductance is also advantageous. is there.
  • the semiconductor device according to any of the above-described embodiments is applied to a power conversion device.
  • the power conversion device to be applied is not limited to a specific one, but a case where it is applied to a three-phase inverter will be described below.
  • FIG. 18 is a diagram conceptually showing an example of the configuration of a power conversion system including the power conversion device according to the present embodiment.
  • the power conversion system includes a power supply 2100, a power conversion device 2200, and a load 2300.
  • the power supply 2100 is a DC power supply and supplies DC power to the power conversion device 2200.
  • the power supply 2100 can be configured by various types, for example, a DC system, a solar cell, a storage battery, or the like. Further, the power supply 2100 can be composed of a rectifier circuit or an AC-DC converter connected to an AC system.
  • the power supply 2100 can also be configured by a DC-DC converter that converts the DC power output from the DC system into a predetermined power.
  • the power conversion device 2200 is a three-phase inverter connected between the power supply 2100 and the load 2300.
  • the power conversion device 2200 converts the DC power supplied from the power supply 2100 into AC power, and further supplies the AC power to the load 2300.
  • the power conversion device 2200 converts a conversion circuit 2201 that converts DC power into AC power and outputs the conversion circuit 2201, and a drive signal for driving each switching element of the conversion circuit 2201.
  • a drive circuit 2202 for outputting and a control circuit 2203 for outputting a control signal for controlling the drive circuit 2202 to the drive circuit 2202 are provided.
  • the load 2300 is a three-phase electric motor driven by the AC power supplied from the power conversion device 2200. It should be noted that the load 2300 is not limited to a specific application, and is an electric motor mounted on various electric devices, for example, used as an electric motor for a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an air conditioner. Is.
  • the conversion circuit 2201 includes a switching element and a free wheeling diode (not shown here). Then, the switching element performs a switching operation to convert the DC power supplied from the power supply 2100 into AC power, and further supplies the AC power to the load 2300.
  • the conversion circuit 2201 is a two-level three-phase full bridge circuit, and has six switching elements and respective switching elements. It is provided with six free wheeling diodes connected in anti-parallel.
  • the semiconductor device is applied to at least one of each switching element and each return diode in the conversion circuit 2201.
  • the six switching elements are connected in series for every two switching elements to configure upper and lower arms, and the respective upper and lower arms configure each phase (that is, U phase, V phase and W phase) of the full bridge circuit.
  • the output terminals of the upper and lower arms (that is, the three output terminals of the conversion circuit 2201) are connected to the load 2300.
  • the drive circuit 2202 generates a drive signal for driving the switching element of the conversion circuit 2201 and further supplies the drive signal to the control electrode of the switching element of the conversion circuit 2201. Specifically, based on a control signal output from a control circuit 2203 described later, a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrodes of the respective switching elements. To do.
  • the drive signal When maintaining the switching element in the ON state, the drive signal is a voltage signal equal to or higher than the threshold voltage of the switching element (that is, ON signal), and when maintaining the switching element in the OFF state, the drive signal is equal to or lower than the threshold voltage of the switching element. Voltage signal (that is, an off signal).
  • the control circuit 2203 controls the switching element of the conversion circuit 2201 so that the load 2300 is supplied with desired power. Specifically, the time when each switching element of the conversion circuit 2201 should be in the ON state (that is, the ON time) is calculated based on the power to be supplied to the load 2300.
  • the conversion circuit 2201 can be controlled by PWM control that modulates the on-time of the switching element according to the voltage to be output.
  • control circuit 2203 issues a control command (to the drive circuit 2202 so that the ON signal is output to the switching element that should be in the ON state and the OFF signal is output to the switching element that should be in the OFF state at each time point. That is, a control signal) is output.
  • the drive circuit 2202 outputs an ON signal or an OFF signal as a drive signal to the control electrode of each switching element based on the control signal.
  • the semiconductor device according to any one of the embodiments described above is applied as the switching element of the conversion circuit 2201, so that the on-resistance after passing the energization cycle can be stabilized. it can.
  • the semiconductor device according to any of the above-described embodiments is applied to the two-level three-phase inverter
  • the application example is not limited to this.
  • the semiconductor device according to any of the embodiments described above can be applied to various power conversion devices.
  • the two-level power conversion device has been described, but the semiconductor device according to any of the above-described embodiments may be applied to the three-level or multi-level power conversion device. ..
  • the semiconductor device according to any one of the embodiments described above may be applied to the single-phase inverter.
  • the semiconductor device in the case of supplying electric power to a DC load or the like, can be applied to the DC-DC converter or the AC-DC converter.
  • the power conversion device to which the semiconductor device according to any of the above-described embodiments is applied is not limited to the case where the load described above is an electric motor, and, for example, an electric discharge machine or laser processing. It can also be used as a power source for a machine, an induction heating cooker, or a non-contact feeder system. Further, the power conversion device to which the semiconductor device according to any of the above-described embodiments is applied can also be used as a power conditioner in a solar power generation system, a power storage system, or the like.
  • the semiconductor switching element used in the embodiments described above is not limited to a switching element made of a silicon (Si) semiconductor.
  • the semiconductor switching element is a non-Si semiconductor having a wider band gap than the Si semiconductor. It may be made of a material.
  • Wide band gap semiconductors that are non-Si semiconductor materials include, for example, silicon carbide, gallium nitride-based materials, and diamond.
  • a switching element made of a wide band gap semiconductor can be used even in a high voltage region where a unipolar operation is difficult with a Si semiconductor, and the switching loss generated during the switching operation can be greatly reduced. Therefore, it is possible to greatly reduce the power loss.
  • switching elements made of wide band gap semiconductors have low power loss and high heat resistance. Therefore, when the power module including the cooling unit is configured, the heat radiation fins of the heat sink can be downsized, and the semiconductor module can be further downsized.
  • the switching element made of wide band gap semiconductor is suitable for high frequency switching operation. Therefore, when it is applied to a converter circuit that requires a high frequency, a high frequency switching frequency can reduce the size of a reactor or a capacitor connected to the converter circuit.
  • the semiconductor switching element in the above-described embodiments is a switching element made of a wide-gap semiconductor such as silicon carbide.
  • the semiconductor switching element may be an insulated gate bipolar transistor (that is, an IGBT).
  • the semiconductor switching element is an IGBT
  • the drain and the source with the collector and the emitter of the main electrode
  • the configurations according to the respective embodiments can be similarly applied.
  • the configuration according to each embodiment can be similarly applied by replacing the control electrode with the gate as a base.
  • silicon carbide was used as the semiconductor material. This is because the SiC-MOSFET is generally required to be driven at a higher speed than the Si-IGBT, so that the problem of the gate oscillation is likely to become apparent. However, also in the Si-IGBT or Si-MOSFET, the same effect can be obtained by applying the technique described in the present embodiment.
  • the SiC-MOSFET or the like may have a trench structure.
  • the configuration example of the power semiconductor module has been described, but the semiconductor modules for other applications also have a configuration in which a plurality of semiconductor switching elements are connected in parallel and operate in parallel. If so, the gate oscillation can be reduced or suppressed by similarly applying the configurations according to the respective embodiments.
  • the replacement may be performed across a plurality of embodiments. That is, there may be a case where the respective configurations of which examples are shown in different embodiments are combined (including a combination which is not explicitly mentioned in the above embodiments) and similar effects are produced.
  • the semiconductor device includes the first gate electrode in the active region and the gate pad 11 (or the gate pad 11 in the first region, which is a region different from the active region in plan view).
  • the first gate electrode corresponds to, for example, the gate electrode 7b.
  • the first gate wiring corresponds to, for example, any one of the spiral gate wiring 13, the spiral gate wiring 13Y, and the spiral gate wiring 13Z.
  • the spiral gate wiring 13 electrically connects the gate electrode 7b and the gate pad 11. Further, the spiral gate wiring 13 is formed in a spiral shape.
  • the spiral gate wiring 13 is made of a material different from that of the gate electrode 7b.
  • the trade-off between the improvement of switching speed and the reduction of gain for high frequency vibration is improved by the inductance component generated by the spiral gate wiring. Therefore, it is possible to reduce gate oscillation while suppressing a decrease in switching speed. Further, since the spiral gate wiring is made of a material different from the gate electrode 7b and having a relatively small sheet resistance, the generated gate resistance is small, so that high-speed switching operation is not hindered.
  • the semiconductor device includes the gate electrode 7b in the active region, the gate pad 11 in the first region which is a region different from the active region in plan view, and the spiral shape.
  • the gate wiring 13 is provided.
  • the spiral gate wiring 13 electrically connects the gate electrode 7b and the gate pad 11. Further, the spiral gate wiring 13 is formed in a spiral shape.
  • the spiral gate wiring 13 is arranged in the first region.
  • the trade-off between the improvement of switching speed and the reduction of gain for high frequency vibration is improved by the inductance component generated by the spiral gate wiring. Therefore, it is possible to reduce gate oscillation while suppressing a decrease in switching speed. Further, by disposing the spiral gate wiring in the first region, which is a region different from the active region, it is possible to suppress the variation in the inductance component formed between the gate pad and the gate electrode, and thus the switching is performed. The uniformity of operation can be maintained.
  • the spiral gate wiring 13 surrounds the gate pad 11 in a plan view. With such a configuration, it is possible to suppress the gate oscillation while suppressing the decrease in the switching speed due to the inductance component generated by the spiral gate wiring.
  • the semiconductor device includes the gate electrode 7b in the active region, the gate pad 11X in the first region which is a region different from the active region in plan view, and the first electrode.
  • Gate wiring corresponds to, for example, the annular gate wiring 13X.
  • the annular gate wiring 13X electrically connects the gate electrode 7b and the gate pad 11X.
  • the ring-shaped gate wiring 13X surrounds the active region in plan view and is not closed.
  • a built-in gate inductance due to the spiral coil can be formed between the gate pad 11X and the gate electrode 7b in the active region, so that the switching speed is improved and the gain for high frequency vibration is reduced.
  • the trade-off is improved. Therefore, it is possible to reduce gate oscillation while suppressing a decrease in switching speed.
  • the annular gate wiring 13X is made of a material different from that of the gate electrode 7b. According to this structure, since the spiral gate wiring is made of a material different from the gate electrode 7b and having a relatively small sheet resistance, the generated gate resistance is small, so that high-speed switching operation is not hindered. ..
  • the annular gate wiring 13X is arranged in the first region.
  • the spiral gate wiring is arranged in the first region, which is a region different from the active region, so that variation in the inductance component formed between the gate pad and the gate electrode is suppressed. Therefore, the uniformity of the switching operation can be maintained.
  • the semiconductor device includes the source electrode 10.
  • the source electrode 10 covers the gate electrode 7b via the first insulating film in the active region.
  • the first insulating film corresponds to, for example, the interlayer insulating film 15.
  • the annular gate wiring 13X surrounds the source electrode 10 in a plan view.
  • the spiral gate wiring 13 is made of metal. According to such a configuration, since the spiral gate wiring is made of a metal having a relatively small sheet resistance different from that of the gate electrode 7b, the generated gate resistance is small, so that high-speed switching operation is not hindered.
  • the semiconductor device includes the second gate electrode in the first region and the second gate wiring in the first region.
  • the second gate electrode corresponds to the gate electrode 7a, for example.
  • the second gate wiring corresponds to, for example, any one of the wide area gate wiring 12, the wide area gate wiring 12X, the wide area gate wiring 12Y, and the wide area gate wiring 12Z.
  • the gate electrode 7a is connected to the gate electrode 7b.
  • the wide area gate wiring 12 is connected to the gate electrode 7a. With such a configuration, the wide area gate wiring 12 electrically connected to the gate electrode 7b can be provided in the first region, which is a region different from the active region.
  • the spiral gate wiring 13Z is directly connected to the gate pad 11Z and the wide area gate wiring 12Z. According to such a configuration, in the first region, which is a region different from the active region, the spiral gate wiring 13Z is connected to the gate pad 11Z and the wide area gate wiring 12Z electrically connected to the gate electrode 7b. Since they are connected, it is possible to suppress variations in the inductance component formed between the gate pad 11Z and the gate electrode 7b. Therefore, the uniformity of the switching operation can be maintained.
  • the semiconductor device includes the second insulating film in the first region.
  • the second insulating film corresponds to, for example, the interlayer insulating film 15.
  • the interlayer insulating film 15 covers the gate electrode 7a and has a plurality of contact holes.
  • the contact hole corresponds to, for example, one of the gate contact hole 23A and the gate contact hole 23B.
  • the spiral gate wiring 13 is connected to the gate electrode 7a through the gate contact hole 23B. Further, the wide area gate wiring 12 is connected to the gate electrode 7a through the gate contact hole 23A. With such a configuration, the spiral gate wiring 13 and the wide area gate wiring 12 can be electrically connected to each other through the built-in gate resistor 25.
  • the power conversion device includes a plurality of semiconductor devices described in any of the above.
  • the semiconductor device corresponds to, for example, any one of silicon carbide MOSFET 100, silicon carbide MOSFET 100X, silicon carbide MOSFET 100Y, and silicon carbide MOSFET 100Z. Further, the plurality of silicon carbide MOSFETs 100 are connected in parallel with each other.
  • an inductance component is applied to the gate wiring of each semiconductor switching element.
  • R Since the inductance component behaves in a high impedance with respect to the gate oscillation, the gate oscillation can be reduced or suppressed.
  • the inductance component behaves in a low impedance with respect to the switching operation at a frequency lower than the gate oscillation frequency, the power loss hardly increases. Therefore, in a plurality of semiconductor switching elements connected in parallel and operating in parallel, gate oscillation can be reduced or suppressed without increasing power loss.

Abstract

スイッチング速度の低下を抑制しつつ、ゲート発振を低減する技術を提供する。本願明細書に開示される技術に関する半導体装置は、活性領域における第１のゲート電極（７ｂ）と、平面視で、活性領域とは異なる領域である第１の領域におけるゲートパッド（１１、１１Ｙ、１１Ｚ）と、第１のゲート電極とゲートパッドとを電気的に接続する第１のゲート配線（１３、１３Ｙ、１３Ｚ）とを備え、第１のゲート配線は、渦巻き状に形成され、第１のゲート配線は、第１のゲート電極とは異なる種類の材料から構成される。

Description

半導体装置、および、電力変換装置
　本願明細書に開示される技術は、半導体装置、および、電力変換装置に関するものである。
　インバータまたはコンバータなどの電力変換装置に用いられる絶縁型の電力用半導体モジュールには、大電流に対応するために、同一モジュール内に複数の半導体スイッチング素子を搭載して並列動作させる技術が適用されている。
　一方で、このような構成では、並列動作する複数の半導体スイッチング素子が互いに同等の特性を有する場合であっても、モジュール内の配線のばらつきによって、複数の半導体素子が並列動作する際のスイッチング特性にばらつきが生じ得る。
　また、並列動作する半導体スイッチング素子の個数が増加すると、素子配置面積の増加または配線の複雑化などによって、並列動作する複数の半導体スイッチング素子間の寄生インダクタンスが増加する。
　上記のような、並列動作する半導体スイッチング素子間のスイッチング特性のばらつきと、半導体スイッチング素子間の寄生インダクタンスの増加とに起因して、半導体スイッチング素子の寄生容量と半導体スイッチング素子間の寄生インダクタンスとによる制御電極（ゲート電極）の電位振動による正帰還増幅を伴って、半導体スイッチング素子の電圧および電流が発振する、いわゆる「ゲート発振」と呼ばれる現象が発生する可能性がある。
　ゲート発振は、半導体スイッチング素子の劣化または破壊などの原因となる他、モジュール外部への放射ノイズまたは外部回路への伝導ノイズなどの原因ともなり得る。
　このようなゲート発振を抑制するために、たとえば、特許文献１（特開２００５－１２９８２６号公報）では、半導体素子のゲート配線に抵抗素子を直列に接続する構成とすることが記載されている。
　また、たとえば、特許文献２（特許第４１３８１９２号公報）には、高周波損失素子をゲート配線に直列に接続する構成が記載されている。
特開２００５－１２９８２６号公報 特許第４１３８１９２号公報
　特許文献１および特許文献２に開示された技術は、半導体スイッチング素子のスイッチング動作（オンオフ動作）を緩やかにすることで、ゲート発振の抑制を図るものである。
　しかしながら、特許文献１および特許文献２に開示される場合では、ゲート抵抗のみによってゲート発振を低減しているため、ゲート抵抗とゲート発振とはトレードオフとなる。すなわち、大きなゲート抵抗を付けることでゲート発振は低減される一方で、スイッチング速度も遅くなることによって電力損失が増加してしまうという問題がある。
　本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、スイッチング速度の低下を抑制しつつ、ゲート発振を低減する技術を提供することを目的とするものである。
　本願明細書に開示される技術の第１の態様は、活性領域における第１のゲート電極と、平面視で、前記活性領域とは異なる領域である第１の領域におけるゲートパッドと、前記第１のゲート電極と前記ゲートパッドとを電気的に接続する第１のゲート配線とを備え、前記第１のゲート配線は、渦巻き状に形成され、前記第１のゲート配線は、前記第１のゲート電極とは異なる種類の材料から構成される。
　また、本願明細書に開示される技術の第２の態様は、活性領域における第１のゲート電極と、平面視で、前記活性領域とは異なる領域である第１の領域におけるゲートパッドと、前記第１のゲート電極と前記ゲートパッドとを電気的に接続する第１のゲート配線とを備え、前記第１のゲート配線は、渦巻き状に形成され、前記第１のゲート配線は、前記第１の領域に配置される。
　また、本願明細書に開示される技術の第３の態様は、活性領域における第１のゲート電極と、平面視で、前記活性領域とは異なる領域である第１の領域におけるゲートパッドと、前記第１のゲート電極と前記ゲートパッドとを電気的に接続する第１のゲート配線とを備え、前記第１のゲート配線は、平面視で前記活性領域を囲み、かつ、閉塞していない。
　また、本願明細書に開示される技術の第４の態様は、上記のうちのいずれかに記載の半導体装置を複数備え、複数の前記半導体装置は、互いに並列に接続される。
　本願明細書に開示される技術の第１の態様は、活性領域における第１のゲート電極と、平面視で、前記活性領域とは異なる領域である第１の領域におけるゲートパッドと、前記第１のゲート電極と前記ゲートパッドとを電気的に接続する第１のゲート配線とを備え、前記第１のゲート配線は、渦巻き状に形成され、前記第１のゲート配線は、前記第１のゲート電極とは異なる種類の材料から構成される。このような構成によれば、第１のゲート配線によって生じるインダクタンス成分によってスイッチング速度の向上と高周波振動に対するゲインの低減とのトレードオフが改善する。そのため、スイッチング速度の低下を抑制しつつ、ゲート発振を低減することができる。
　また、本願明細書に開示される技術の第２の態様は、活性領域における第１のゲート電極と、平面視で、前記活性領域とは異なる領域である第１の領域におけるゲートパッドと、前記第１のゲート電極と前記ゲートパッドとを電気的に接続する第１のゲート配線とを備え、前記第１のゲート配線は、渦巻き状に形成され、前記第１のゲート配線は、前記第１の領域に配置される。このような構成によれば、第１のゲート配線によって生じるインダクタンス成分によってスイッチング速度の向上と高周波振動に対するゲインの低減とのトレードオフが改善する。そのため、スイッチング速度の低下を抑制しつつ、ゲート発振を低減することができる。
　また、本願明細書に開示される技術の第３の態様は、活性領域における第１のゲート電極と、平面視で、前記活性領域とは異なる領域である第１の領域におけるゲートパッドと、前記第１のゲート電極と前記ゲートパッドとを電気的に接続する第１のゲート配線とを備え、前記第１のゲート配線は、平面視で前記活性領域を囲み、かつ、閉塞していない。このような構成によれば、ゲートパッドと活性領域における第１のゲート電極との間にスパイラルコイルに起因する内蔵ゲートインダクタンスを形成することができるため、スイッチング速度の向上と高周波振動に対するゲインの低減とのトレードオフが改善する。そのため、スイッチング速度の低下を抑制しつつ、ゲート発振を低減することができる。
　また、本願明細書に開示される技術の第４の態様は、上記のうちのいずれかに記載の半導体装置を複数備え、複数の前記半導体装置は、互いに並列に接続される。このような構成によれば、並列接続されて並列動作する複数の半導体装置を有する電力変換装置において、それぞれの半導体スイッチング素子のゲート配線にインダクタンス成分が付与されることによって、電力損失を増加させずに、ゲート発振を軽減または抑制することができる。
　また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、炭化珪素半導体装置の構成の例を概略的に示す平面図である。 図１における領域Ａの拡大図である。 図２に示すＣ－Ｃ’断面における構造の例を示す断面図である。 図１におけるＢ－Ｂ’断面における構造の例を示す断面図である。 実施の形態に関する、炭化珪素半導体装置の製造方法の例を示す断面図である。 実施の形態に関する、炭化珪素半導体装置の製造方法の例を示す断面図である。 実施の形態に関する、炭化珪素半導体装置の製造方法の例を示す断面図である。 実施の形態に関する、炭化珪素半導体装置の製造方法の例を示す断面図である。 実施の形態に関する、炭化珪素半導体装置の製造方法の例を示す断面図である。 実施の形態に関する、炭化珪素ＭＯＳＦＥＴの構成の変形例を概略的に示す平面図である。 実施の形態に関する、炭化珪素ＭＯＳＦＥＴの構成の他の変形例を概略的に示す平面図である。 実施の形態に関する、炭化珪素ＭＯＳＦＥＴを搭載する電力半導体モジュールの等価回路モデルの例を示す図である。 単一の炭化珪素ＭＯＳＦＥＴを抜き出して、ゲートパッドに正弦波が印加された場合に活性領域におけるゲート電極にどれだけの電位変動が生じるかを解析するための小信号等価回路を示す図である。 ゲートパッドの入力信号に対する、活性領域におけるゲート電極の出力信号の大きさを示す伝達関数の算出結果を示す図である。 図１４における条件と同じ条件で、図１２で示されたモジュール等価回路モデルを用いてＬ負荷ハーフブリッジ回路におけるスイッチング特性を計算した結果を示す図である。 図１４における条件と同じ条件で、図１２で示されたモジュール等価回路モデルを用いてＬ負荷ハーフブリッジ回路におけるスイッチング特性を計算した結果を示す図である。 実施の形態に関する、炭化珪素ＭＯＳＦＥＴの構成の例を概略的に示す平面図である。 実施の形態に関する、電力変換装置を含む電力変換システムの構成の例を概念的に示す図である。
　以下、添付される図面を参照しながら実施の形態について説明する。以下の実施の形態では、技術の説明のために詳細な特徴なども示されるが、それらは例示であり、実施の形態が実施可能となるためにそれらすべてが必ずしも必須の特徴ではない。また、それぞれの実施の形態によって生じる効果の例については、すべての実施の形態に関する説明の後でまとめて記述される。
　なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化が図面においてなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
　また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
　また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
　また、以下に記載される説明において、「…の上面」または「…の下面」と記載される場合、対象となる構成要素の上面自体に加えて、および、対象となる構成要素の上面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「甲の上面に設けられる乙」と記載される場合、甲と乙との間に別の構成要素「丙」が介在することを妨げるものではない。
　また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
　ここで、「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に対して用いられていた用語であり、Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒの頭文字を採ったものとされている。
　しかしながら、特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳトランジスタ」と記載する場合がある）においては、近年の集積化および製造プロセスの改善等の観点からゲート絶縁膜およびゲート電極の材料の改善がなされている。
　たとえば、ＭＯＳトランジスタにおいては、主としてソースおよびドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。
　また、電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
　したがって「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて用いられる用語ではなく、本明細書でもそのような限定を前提としない。
　すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有するものとする。
　また、以下の説明においては、不純物の導電型に関して、ｎ型を「第１の導電型」とし、ｐ型を「第２の導電型」として一般的に定義されるが、その逆の定義であってもよい。
　また、以下の説明においては、「ＡとＢとが電気的に接続される」という表現は、構成Ａと構成Ｂとの間で双方向に電流が流れ得ることを意味するものとする。
　＜第１の実施の形態＞
　以下、本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。
　＜半導体装置の構成について＞
　図１は、本実施の形態に関する炭化珪素半導体装置の構成の例を概略的に示す平面図である。なお、図１における炭化珪素半導体装置は、半導体スイッチング素子であり、具体的には、ＳｉＣ基板の上面に形成されたＭＯＳ構造を有する電界効果トランジスタ（炭化珪素　金属－酸化膜－半導体電界効果トランジスタ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ　ｆｉｅｌｄ－ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）１００）である。
　なお、炭化珪素ＭＯＳＦＥＴ１００は、以下の説明ではプレーナゲート型として説明されるが、本技術が適用可能な炭化珪素ＭＯＳＦＥＴはプレーナゲート型に限定されるものではない。
　また、半導体装置に用いられる半導体として炭化珪素（ＳｉＣ）が挙げられているが、本技術が適用可能な半導体は炭化珪素（ＳｉＣ）に限定されるものではなく、たとえば、珪素（Ｓｉ）で構成されるＳｉ半導体装置に適用されてもよく、窒化ガリウム（ＧａＮ）またはダイヤモンド（Ｃ）などのワイドバンドギャップ半導体で構成されるワイドバンドギャップ半導体装置に適用されてもよい。
　ここで、上記の炭化珪素（ＳｉＣ）はワイドギャップ半導体の一種である。ワイドギャップ半導体とは、一般に、およそ２ｅＶ以上の禁制帯幅をもつ半導体を指し、窒化ガリウム（ＧａＮ）などの３族窒化物、酸化亜鉛（ＺｎＯ）などの２族酸化物、セレン化亜鉛（ＺｎＳｅ）などの２族カルコゲナイド、ダイヤモンドおよび炭化珪素などが知られる。
　図１に例が示されるように、炭化珪素ＭＯＳＦＥＴ１００は、四角形状の外形を有する。また、炭化珪素ＭＯＳＦＥＴ１００は、平面視の外縁部において、広域ゲート配線１２が設けられている。
　平面視における広域ゲート配線１２に囲まれる領域のうちの一部の領域（ただし、活性領域とは異なる領域）には、四角形状のゲートパッド１１が設けられている。そして、ゲートパッド１１の周辺には、ゲートパッド１１の周りを少なくとも１周以上渦巻き状に取り囲む、渦巻き状ゲート配線１３が形成されている。
　なお、図１に例が示される渦巻き状ゲート配線１３は、平面視において渦巻き形状であるが、渦巻き状ゲート配線１３の渦巻き形状は、他の方向から見た場合に渦巻き形状であるものであってもよい。
　渦巻き状ゲート配線１３の一方の端部、すなわち、一端は、ゲートパッド１１に接続されている。そして、渦巻き状ゲート配線１３の他方の端部、すなわち、他端は、内蔵ゲート抵抗２５の一端に接続される。そして、内蔵ゲート抵抗２５の他端は、広域ゲート配線１２に接続されている。
　すなわち、渦巻き状ゲート配線１３と広域ゲート配線１２とは、内蔵ゲート抵抗２５を介して電気的に接続されている。また、渦巻き状ゲート配線１３と広域ゲート配線１２とは直接には接触していない。
　なお、渦巻き状ゲート配線１３は、ゲートパッド１１の周りを周回する間に、周回する渦巻き状ゲート配線１３同士が接触していない。すなわち、渦巻き状ゲート配線１３は、閉塞した輪っか形状（閉曲線）にはなっていない。
　なお、本願明細書における「渦巻き状」には、閉塞した輪っか形状（閉曲線）は含めないものとする。
　一方で、炭化珪素ＭＯＳＦＥＴ１００の上面側の主面の大部分である、ゲートパッド１１、広域ゲート配線１２および渦巻き状ゲート配線１３が設けられた部分以外の部分には、ソース電極１０が設けられている。
　また、炭化珪素ＭＯＳＦＥＴ１００の下面側の主面、すなわち、ソース電極１０が設けられた上面側とは反対の主面には、ドレイン電極２０（後述）が設けられている。
　ソース電極１０の下方には、「ユニットセル」と呼称されるＭＯＳの最小単位構造が複数配置された活性領域が設けられている。そして、ユニットセルにおけるゲート電極７ｂ（後述）の電位によって、ソース電極１０とドレイン電極２０との間の導通の有無が制御されている。
　ゲート電極の上面には層間絶縁膜１５（後述）が形成されており、ソース電極１０、ゲートパッド１１、広域ゲート配線１２および渦巻き状ゲート配線１３の大部分は層間絶縁膜１５の上に形成されている。
　広域ゲート配線１２およびゲート電極７ａ（後述）の両方が形成された領域の一部には、層間絶縁膜１５が部分的に欠損しているゲートコンタクトホール２３Ａが形成されており、ゲートコンタクトホール２３Ａを介して広域ゲート配線１２とゲート電極７ａとが物理的に接触することによってオーミックコンタクトが形成されている。また、層間絶縁膜１５が部分的に欠損しているゲートコンタクトホール２３Ｂを介して、渦巻き状ゲート配線１３とゲート電極７ａとが物理的に接触している。
　上記のような構造によって、ゲートパッド１１に外部の制御回路（ここでは、図示しない）から印加されたゲート電圧が、渦巻き状ゲート配線１３、内蔵ゲート抵抗２５、広域ゲート配線１２、さらには、ゲートコンタクトホール２３Ａを通じて、ユニットセルのゲート電極７ｂに供給される。
　上述のように、渦巻き状ゲート配線１３は、活性領域とは別の平面領域に存在する。
　渦巻き状ゲート配線１３は、金属から形成される。一方、加工性またはゲート絶縁膜６との接触特性の観点から、ユニットセルのゲート電極７ｂには、一般に多結晶シリコンが用いられる。
　多結晶シリコンは金属に対してシート抵抗が高い。そのため、渦巻き状ゲート配線１３をユニットセルのゲート電極７ｂと同じ多結晶シリコンで形成すると、大きなゲート抵抗として振る舞い、高速なスイッチング動作を実現することができない。したがって、渦巻き状ゲート配線１３は、ユニットセルのゲート電極７ｂとは異なる種類の材料とする。
　なお、渦巻き状ゲート配線１３は、その途中に電気的な分岐点がない。
　また、ゲートパッド１１の位置および個数、内蔵ゲート抵抗２５の形状、広域ゲート配線１２の形状、さらには、ソース電極１０の形状および個数なども、ＭＯＳＦＥＴによっては多種多様であるが、どのような形態であっても本技術は適用可能である。
　また、広域ゲート配線１２は、必ずしもソース電極１０または渦巻き状ゲート配線１３を平面視において取り囲んでいなくてもよい。たとえば、ゲートパッド１１とゲート電極７ｂとの間に、ゲートパッド１１を取り囲み、かつ、渦巻き形状である渦巻き状ゲート配線１３が存在すればよい。
　図２は、図１における領域Ａの拡大図である。図２に例が示されるように、ソース電極１０の外縁に沿って、複数のウェルコンタクトホール２１が設けられている。複数のウェルコンタクトホール２１は、活性領域に隣接して配置され、かつ、それぞれがソース電極１０の下部に設けられている。
　また、活性領域におけるソース電極１０の下部には、ユニットセルの配置に合わせて複数のソースコンタクトホール２２が設けられている。
　図３は、図２に示すＣ－Ｃ’断面における構造の例を示す断面図である。図３に例が示されるように、炭化珪素ＭＯＳＦＥＴ１００は、ｎ型（第１の導電型）の不純物を比較的高濃度に含むｎ＋型のＳｉＣ基板１の上面に形成されている。
　ＳｉＣ基板１の上面には、ｎ型の不純物を比較的低濃度に含むｎ－型の半導体層が形成されている。半導体層は、たとえば、エピタキシャル成長によって形成されたエピタキシャル成長層であり、以下においては、ドリフト層２と呼称する。
　ドリフト層２の表層のうち、活性領域においてはｐ型（第２の導電型）の不純物を含むウェル領域３が選択的に複数形成されている。それぞれのウェル領域３の表層には、ｐ型の不純物を比較的高濃度に含むｐ＋型のコンタクト領域５が選択的に形成されている。
　そして、それぞれのウェル領域３の表層において、平面視でコンタクト領域５を囲むように、ｎ＋型のソース領域４がそれぞれ形成されている。なお、コンタクト領域５は、コンタクト抵抗を下げるために設けられるが必須の構成ではない。
　また、ウェル領域３およびソース領域４は、平面視においてコンタクト領域５を同心状に囲むように設けられる。そして、ウェル領域３の下面の、ドリフト層２の最表面からの深さは、ソース領域４の下面およびコンタクト領域５の下面の、ドリフト層２の最表面からの深さよりも深い。
　また、平面視で活性領域の外周となる外周領域におけるドリフト層２の表層には、ｐ型の不純物を含む外周ウェル領域９が設けられている。外周ウェル領域９は、広域ゲート配線１２の下方の領域まで延在している。
　また、平面視で外周領域のさらに外側におけるドリフト層２の表層には、複数のガードリング領域１６が、外周ウェル領域９と接触しつつ形成されている。
　また、外周ウェル領域９の表層には、ｐ型の不純物を比較的高濃度に含むｐ＋型の外周コンタクト領域８が選択的に設けられている。そして、外周コンタクト領域８の上面には、外周ウェルコンタクト膜１８が設けられている。
　外周コンタクト領域８は、活性領域に隣り合って設けられるとともに、外周領域の端部に設けられている。そして、外周コンタクト領域８の上面に、外周ウェルコンタクト膜１８が設けられている。
　外周ウェル領域９は、ドレイン電極に印加される高い電圧からゲート電極を保護するために形成されている。そのため、ゲートパッド１１、広域ゲート配線１２、渦巻き状ゲート配線１３および内蔵ゲート抵抗２５の下方には、外周ウェル領域９が形成されている。
　活性領域におけるドリフト層２の上には、ソース領域４とドリフト層２とに挟まれるウェル領域３の上面に接触するゲート絶縁膜６が形成される。そして、ゲート絶縁膜６の上面に、ゲート電極７ｂが形成されている。
　すなわち、互いに隣り合うウェル領域３の間の、ドリフト層２の表層はＪＦＥＴ（Ｊｕｎｃｔｉｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）領域となる。そして、ゲート電極７ｂは、ＪＦＥＴ領域の上方からウェル領域３の上方に渡る位置のゲート絶縁膜６の上面に設けられる。
　また、外周ウェル領域９の上面の一部とガードリング領域１６の上面とに渡って、フィールド絶縁膜１４が設けられている。フィールド絶縁膜１４の厚さは、ゲート絶縁膜６の厚さよりも厚い。フィールド絶縁膜１４の厚さは、たとえば、０．５μｍ以上、かつ、２μｍ以下である。なお、ゲート電極７ｂと連続するゲート電極７ａは、フィールド絶縁膜１４の上面にも設けられている。
　ゲート絶縁膜６は、活性領域のドリフト層２の上面のほぼ全面を覆うように設けられるが、コンタクト領域５の上面と、その周囲のソース領域４の上面の一部とにはソースコンタクト膜１９が設けられているため、当該箇所にはゲート絶縁膜６は設けられていない。
　また、ゲート電極７ａ、ゲート電極７ｂ、ゲート絶縁膜６およびフィールド絶縁膜１４を覆う、層間絶縁膜１５が形成されている。層間絶縁膜１５の厚さは、たとえば、０．５μｍ以上、かつ、２μｍ以下である。
　活性領域においては、層間絶縁膜１５を貫通してソースコンタクト膜１９に到達するようにソースコンタクトホール２２が設けられ、また、外周領域においては、層間絶縁膜１５を貫通して外周ウェルコンタクト膜１８に到達するようにウェルコンタクトホール２１が設けられている。また、外周領域においては、層間絶縁膜１５を貫通して、フィールド絶縁膜１４の上面に形成されたゲート電極７ａに到達するようにゲートコンタクトホール２３Ａが設けられている。
　そして、層間絶縁膜１５の上方には、ソース電極１０、ゲートパッド１１、広域ゲート配線１２および渦巻き状ゲート配線１３が選択的に設けられる。
　ソース電極１０は、ソースコンタクトホール２２を埋め込むとともに、活性領域に隣接して設けられたウェルコンタクトホール２１を埋め込む。そして、広域ゲート配線１２は、ゲートコンタクトホール２３Ａを埋め込む。そして、ソース電極１０は、活性領域において、層間絶縁膜１５を介してゲート電極７ｂを覆う。
　このような構造によって、ソース領域４はソースコンタクトホール２２を介してソース電極１０に電気的に接続され、外周ウェル領域９はウェルコンタクトホール２１を介してソース電極１０に電気的に接続され、ゲート電極７ａはゲートコンタクトホール２３Ａを介して広域ゲート配線１２に電気的に接続されることとなる。
　なお、層間絶縁膜１５の上方には、少なくともソース電極１０の一部を覆う、ポリイミド膜または窒化膜からなる保護膜が設けられる（ここでは、図示しない）。
　次に、内蔵ゲート抵抗２５が形成されている領域について説明する。図４は、図１におけるＢ－Ｂ’断面における構造の例を示す断面図である。図４は、活性領域とは異なる領域における断面図である。
　図４に例が示されるように、フィールド絶縁膜１４の上面にゲート電極７ａが部分的に形成されている。また、ゲート電極７ａの上面に形成された層間絶縁膜１５を貫通してゲート電極７ａに到達するゲートコンタクトホール２３Ａおよびゲートコンタクトホール２３Ｂが、それぞれ形成されている。
　ゲートコンタクトホール２３Ｂでは、渦巻き状ゲート配線１３がゲートコンタクトホール２３Ｂを介してゲート電極７ａと接触している。また、ゲートコンタクトホール２３Ａでは、広域ゲート配線１２がゲートコンタクトホール２３Ａを介してゲート電極７ａと接触している。
　これによって、渦巻き状ゲート配線１３と広域ゲート配線１２とは、（主にゲート電極７ａに起因する）内蔵ゲート抵抗２５を介して電気的に接続されている。
　＜半導体装置の製造方法について＞
　次に、図５から図９を参照しつつ、本実施の形態に関する炭化珪素半導体装置の製造方法を説明する。なお、図５から図９は、本実施の形態に関する炭化珪素半導体装置の製造方法の例を示す断面図である。
　まず、図５に例が示されるように、ＳｉＣ基板１の一方の主面（上面）に、化学気相堆積（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法を用いて、ｎ型のドリフト層２をエピタキシャル成長により形成する。なお、ドリフト層２は、炭化珪素半導体層である。
　ここで、ＳｉＣ基板１の厚さは、たとえば、５０μｍ以上、かつ、５００μｍ以下である。また、ＳｉＣ基板１は、ｎ型の不純物をたとえば１×１０１９ｃｍ－３以上、かつ、１×１０２１ｃｍ－３以下の範囲で含んでいる。
　また、ドリフト層２の厚さは、たとえば、１μｍ以上、かつ、６０μｍ以下である。また、ドリフト層２は、ｎ型の不純物をたとえば１×１０１５ｃｍ－３以上、かつ、１×１０１７ｃｍ－３以下の範囲で含んでいる。
　なお、ドリフト層２の厚さは一例であり、ドリフト層２の厚さは、炭化珪素ＭＯＳＦＥＴ１００に必要な耐圧（使用電圧）によって定められてもよい。
　次に、ドリフト層２の上面に、後にウェル領域３および外周ウェル領域９となる領域が露出するように、開口部を有するレジストマスク（ここでは、図示しない）を写真製版（フォトリソグラフィー）技術を用いて形成する。このレジストマスクは、不純物注入阻止マスクとして使用される。
　上記のレジストマスクを形成した後、当該レジストマスクの上方からｐ型の不純物をイオン注入する。そして、図６に例が示されるように、活性領域におけるドリフト層２の表層において、ウェル領域３を選択的に形成する。また、図６に例が示されるように、外周領域におけるドリフト層２の表層において、外周ウェル領域９を形成する。
　ここで、ウェル領域３および外周ウェル領域９のドリフト層２の最表面からの深さ（厚さ）は、たとえば、０．５μｍ以上、かつ、１．０μｍ以下である。また、ウェル領域３および外周ウェル領域９のｐ型の不純物としては、ＡｌまたはＢが用いられる。また、ウェル領域３および外周ウェル領域９の不純物濃度は、たとえば、１×１０１７ｃｍ－３以上、かつ、５×１０１９ｃｍ－３以下の範囲に設定される。
　次に、レジストマスクを除去した後、後にソース領域４となる領域が露出するように開口部を有する新たなレジストマスク（ここでは、図示しない）を写真製版技術を用いて形成する。このレジストマスクも、不純物注入阻止マスクとして使用される。
　上記のレジストマスクを形成した後、当該レジストマスクの上方からｎ型の不純物をイオン注入する。そして、図６に例が示されるように、ウェル領域３の表層にソース領域４を形成する。
　ここで、ソース領域４のドリフト層２の最表面からの深さ（厚さ）は、たとえば、０．２μｍ以上、かつ、０．５μｍ以下である。また、ソース領域４のｎ型の不純物としては、窒素（Ｎ）またはリン（Ｐ）が用いられる。また、ソース領域４の不純物濃度は、たとえば、５×１０１８ｃｍ－３以上、かつ、５×１０２０ｃｍ－３以下の範囲に設定される。
　次に、レジストマスクを除去した後、後にコンタクト領域５および外周コンタクト領域８となる領域が露出するように開口部を有する新たなレジストマスク（ここでは、図示しない）を写真製版技術を用いて形成する。このレジストマスクも不純物注入阻止マスクとして使用される。
　上記のレジストマスクを形成した後、当該レジストマスクの上方からｐ型の不純物をイオン注入する。そして、図６に例が示されるように、活性領域においてはソース領域４の平面視における中央部にコンタクト領域５を形成する。また、図６に例が示されるように、外周領域においては外周ウェルコンタクト膜１８の表層に外周コンタクト領域８を形成する。
　ここで、コンタクト領域５および外周コンタクト領域８のドリフト層２の最表面からの深さ（厚さ）は、たとえば、０．２μｍ以上、かつ、０．５μｍ以下である。
　また、コンタクト領域５および外周コンタクト領域８のｐ型の不純物としては、ＡｌまたはＢが用いられる。また、コンタクト領域５および外周コンタクト領域８の不純物濃度は、たとえば、１×１０１８ｃｍ－３以上、かつ、５×１０２０ｃｍ－３以下の範囲内に設定される。
　次に、レジストマスクを除去した後、後にガードリング領域１６となる領域が露出するように開口部を有する新たなレジストマスク（ここでは、図示しない）を写真製版技術を用いて形成する。このレジストマスクも不純物注入阻止マスクとして使用される。
　上記のレジストマスクを形成した後、当該レジストマスクの上方からｐ型の不純物をイオン注入する。そして、図６に例が示されるように、外周領域のさらに外側におけるドリフト層２の表層に、ガードリング領域１６を形成する。
　ここで、ガードリング領域１６のドリフト層２の最表面からの深さ（厚さ）は、たとえば、０．５μｍ以上、かつ、１．０μｍ以下である。また、ガードリング領域１６のｐ型の不純物としては、ＡｌまたはＢが用いられる。また、ガードリング領域１６の不純物濃度は、たとえば、１×１０１６ｃｍ－３以上、かつ、１×１０１８ｃｍ－３以下の範囲内に設定される。
　次に、レジストマスクを除去した後、注入されたｎ型の不純物およびｐ型の不純物を活性化するため、たとえば、１５００℃以上の高温アニール処理を施す。
　次に、たとえば、ＣＶＤ法によって、ドリフト層２の上面に酸化膜（ＳｉＯ２）を形成する。その後、写真製版技術を用いて、活性領域が露出するように開口部を有するエッチングマスクを形成する。
　上記のエッチングマスクを形成した後、当該エッチングマスクを用いて活性領域における酸化膜をエッチングによって除去する。これによって、図６に例が示されるように、外周領域のドリフト層２の上面にフィールド絶縁膜１４が形成される。なお、フィールド絶縁膜１４の厚さは、たとえば、０．５μｍ以上、かつ、２μｍ以下に設定される。
　その後、図７に例が示されるように、上部の構成を含むＳｉＣ基板１を酸素または水蒸気を含む１０００℃程度の雰囲気中に曝すことによって、活性領域の表面を熱酸化する。そして、熱酸化膜（ＳｉＯ２）であるゲート絶縁膜６を形成する。ゲート絶縁膜６の厚さは、たとえば、０．０３μｍ以上、かつ、０．５μｍ以下に設定される。
　なお、上記の場合では、ゲート絶縁膜６は熱酸化膜であるものとして説明されたが、ゲート絶縁膜６は、ＣＶＤ法で形成された酸化膜であってもよい。
　次に、図８に例が示されるように、ＣＶＤ法によって、ゲート絶縁膜６の上面およびフィールド絶縁膜１４の上面に、リン（Ｐ）がたとえば１×１０１９ｃｍ－３以上、かつ、１×１０２１ｃｍ－３以下の範囲で含まれる多結晶シリコン膜を形成する。
　多結晶シリコン膜の厚さは、たとえば、０．３μｍ以上、かつ、１μｍ以下の範囲に設定される。なお、多結晶シリコン膜は、Ｂを含むｐ型の多結晶シリコン膜で形成されていてもよい。
　次に、写真製版技術を用いて、活性領域においてはソース領域４の上方およびコンタクト領域５の上方の多結晶シリコン膜が露出し、外周領域においてはゲートパッド１１の下方の多結晶シリコン膜が露出するように開口部を有するエッチングマスクを形成する。
　そして、上記のエッチングマスクを形成した後、当該エッチングマスクを用いて、開口部において露出する多結晶シリコン膜をエッチングによって除去する。
　これによって、図８に例が示されるように、活性領域では、ソース領域４の上方およびコンタクト領域５の上方に存在するゲート電極が除去され、ＪＦＥＴ領域の上方からウェル領域３の縁部の上方に渡る範囲にゲート電極７ｂが残ることとなる。また、外周領域では、外周コンタクト領域８の上方を除き広域ゲート配線１２の下方までゲート電極７ａが残ることとなる。
　また、図１のＢ－Ｂ’断面には、内蔵ゲート抵抗２５がパターン形成される。
　次に、図９に例が示されるように、上部構成を含むＳｉＣ基板１の全面に、たとえば、ＣＶＤ法によって厚さが０．５μｍ以上、かつ、２μｍ以下であるシリコン酸化膜を形成し、層間絶縁膜１５とする。
　続いて、写真製版技術を用いて、活性領域においては、コンタクト領域５およびその周囲のソース領域４の上方の層間絶縁膜１５が露出するように開口部を有するエッチングマスクを形成する。そして、当該エッチングマスクを用いて、開口部において露出する層間絶縁膜１５をエッチングによって除去するとともに、その下のゲート絶縁膜６も除去する。そうすることで、図９に例が示されるように、コンタクト領域５およびその周囲のソース領域４に達するソースコンタクトホール２２（図３を参照）を形成する。
　また、当該エッチングマスクは、外周領域においては、外周ウェル領域９の上方の層間絶縁膜１５が露出するように開口部を有しており、開口部において露出する層間絶縁膜１５およびフィールド絶縁膜１４をエッチングによって除去する。そうすることで、図９に例が示されるように、外周ウェル領域９に達するウェルコンタクトホール２１を形成する。
　上記のエッチングには、ウェットエッチングかドライエッチング、またはその両方を用いることができる。
　次に、上記のエッチングマスクを除去した後、ＳｉＣ基板１の上面に、たとえば、スパッタ法によって、厚さ３０ｎｍ以上、かつ、１００ｎｍ以下のＮｉ膜を形成した後、アニール処理を施す。
　これによって、ソースコンタクトホール２２の底面に露出しているソース領域４の上面およびコンタクト領域５の上面、および、ウェルコンタクトホール２１の底面に露出している外周コンタクト領域８の上面に、金属シリサイド膜（たとえば、ＮｉＳｉ２膜）をそれぞれ形成する。
　ここで、アニール処理は、たとえば、瞬間熱処理（ｒａｐｉｄ　ｔｈｅｒｍａｌ　ａｎｎｅａｌｉｎｇ、すなわち、ＲＴＡ）法によって、温度がたとえば３００℃以上、かつ、８００℃以下で、１分以上、かつ、３分以下の加熱を行う。
　当該温度下における加熱によって、図９に例が示されるように、Ｎｉ膜のＮｉと、これに接触するＳｉＣとが反応して、コンタクト領域５の上面およびソース領域４の上面にはソースコンタクト膜１９（図３を参照）が形成され、また外周コンタクト領域８上には外周ウェルコンタクト膜１８（図３を参照）が形成される。なお、ＳｉＣと接触していないＮｉ膜は反応しないので、Ｎｉのまま残る。
　金属シリサイド膜を形成した後、たとえば、硫酸または塩酸を含む酸溶液でＳｉＣ基板１を洗浄する。この洗浄によって、シリサイド化反応において未反応であったＮｉ膜が除去される。当該未反応のＮｉ膜を除去することで、図９に例が示される構成が得られる。
　次に、写真製版技術を用いて、ゲートパッド１１（図１を参照）の形成領域および広域ゲート配線１２（図１を参照）の形成領域におけるゲート電極７ａの上方に位置する層間絶縁膜１５が露出するように、複数の開口部を有するエッチングマスクを形成する。
　そして、当該エッチングマスクを用いて、複数の開口部において露出する層間絶縁膜１５をエッチングによって除去することで、ゲート電極７ａに達するゲートコンタクトホール２３Ａおよびゲートコンタクトホール２３Ｂ（図４を参照）を形成する。
　なお、当該エッチングには、ソースコンタクトホール２２を形成する際に用いるエッチングと同一の方法を用いることができる。
　その後、ＳｉＣ基板１の上面に対して、スパッタ法または蒸着法によって厚さがたとえば１μｍ以上、かつ、５μｍ以下のＡｌ膜を形成する。そして、当該Ａｌ膜によって、ウェルコンタクトホール２１、ソースコンタクトホール２２、ゲートコンタクトホール２３Ａおよびゲートコンタクトホール２３Ｂを埋め込む。
　次に、写真製版技術を用いて、後にソース電極１０、ゲートパッド１１、広域ゲート配線１２および渦巻き状ゲート配線１３となる領域それぞれの上部以外が開口部となっているエッチングマスクを形成する。
　そして、当該エッチングマスクを用いてＡｌ膜をエッチングすることによって、ソース電極１０、ゲートパッド１１、広域ゲート配線１２および渦巻き状ゲート配線１３を形成する。
　最後に、ＳｉＣ基板１の裏面側主面（下面）に対して、スパッタ法または蒸着法によって、厚さがたとえば０．１μｍ以上、かつ、５μｍ以下であるＮｉ膜を形成してドレイン電極２０とする。そうすることによって、図３に例が示された炭化珪素ＭＯＳＦＥＴ１００が得られる。
　次に、炭化珪素ＭＯＳＦＥＴ１００の奏する効果について説明する。
　図１２は、本実施の形態に関する炭化珪素ＭＯＳＦＥＴ１００を搭載する電力半導体モジュール１０１（電力変換装置）の等価回路モデルの例を示す図である。
　電力半導体モジュール１０１の内部には、炭化珪素ＭＯＳＦＥＴ１００が複数存在し、かつ、互いに並列接続されている。
　具体的には、複数の炭化珪素ＭＯＳＦＥＴ１００のゲートパッド１１、ドレイン電極２０およびソース電極１０が、それぞれ炭化珪素ＭＯＳＦＥＴ１００間に寄生するインダクタンス成分である、ゲート寄生インダクタンス２１１、ドレイン寄生インダクタンス２２０およびソース寄生インダクタンス２１０をそれぞれ介して接続されている。
　ゲート寄生インダクタンス２１１、ドレイン寄生インダクタンス２２０およびソース寄生インダクタンス２１０は、炭化珪素ＭＯＳＦＥＴ１００のチップ間を並列接続するために用いられるワイヤーボンドまたはバスバーなどの細長い導体の存在に起因して生じる。
　また、炭化珪素ＭＯＳＦＥＴ１００の内部に着目すると、ドレイン電極２０およびソース電極１０は低抵抗の金属で、かつ、チップ面内に平面的に形成される。そのため、寄生インピーダンスを無視することができる。
　一方で、多結晶シリコン膜で形成されるゲート電極７ａは、高いシート抵抗を有するため、内部抵抗２０７が、ゲートパッド１１と活性領域のゲート電極７ｂとの間に存在すると考えられる。
　活性領域においては、ゲート－ソース－ドレインのそれぞれの端子間に、ゲート－ソース間容量２５１、ゲート－ドレイン間容量２５２、ソース－ドレイン間容量２５３の寄生容量が存在し、また、ドレイン－ソース間には、活性領域のゲート電極７ｂの電位で導電性が制御されるチャネルコンダクタンス２６０が存在する。
　ここで、本実施の形態に関する炭化珪素ＭＯＳＦＥＴ１００における渦巻き状ゲート配線１３は、渦巻き形状を有する配線であるため、電気的にはスパイラルコイルとして作用し、インダクタンス成分として表現することができる。
　また、渦巻き状ゲート配線１３の一端はゲートパッド１１に接続され、渦巻き状ゲート配線１３の他端は活性領域におけるゲート電極７ｂと接続されている。そのため、渦巻き状ゲート配線１３によるインダクタンス成分は、ゲートパッド１１と活性領域との間に形成された内蔵ゲートインダクタンス２８０と表現することができる。
　また、本実施の形態において必ずしも必須の構成ではない内蔵ゲート抵抗２５が、内蔵ゲートインダクタンス２８０と直列に接続されている。
　また、モジュールのゲート端子３０１には、スイッチング速度を調整するための外付けゲート抵抗２６が接続されている。
　まず、複数のＭＯＳＦＥＴが並列接続されたモジュール内で発生する、ゲート発振のメカニズムについて説明する。
　ゲート発振は、ＭＯＳＦＥＴのゲートパッド１１に入力された高周波振動が、ＭＯＳＦＥＴの活性領域におけるゲート電極７ｂの電位に伝播し、ドレイン－ソース電流の振動に伝わることが要因となる。
　ドレイン－ソース電流の振動は、ソース寄生インダクタンス２１０またはドレイン寄生インダクタンス２２０によって、炭化珪素ＭＯＳＦＥＴ１００ソース電極またはドレイン電極の電圧変動に変わり、モジュール内または別の炭化珪素ＭＯＳＦＥＴ１００内のゲート－ソース間容量２５１およびゲート－ドレイン間容量２５２を介して、元の炭化珪素ＭＯＳＦＥＴ１００のゲートパッド１１の電圧振動として戻ってくる。
　このとき、初めのゲート電位の振動電圧に対して戻ってくるゲート電位の振動電圧が大きいと正帰還が生じ、ゲート発振に至ることがある。
　したがって、ゲート発振を抑制するためには、高周波振動に対し、上記発振ループにおける小信号伝達関数のゲインを下げることが有効である。その具体的方法として、ゲートパッド１１の電圧変動に対して、活性領域におけるゲート電極７ｂの電位が変動する割合を小さくする方法が考えられる。
　一方で、スイッチング動作のためにゲートパッド１１に与えるゲート電極の制御電圧の変化に対して、活性領域のゲート電極７ｂの電位変動が緩慢になると、スイッチング速度が遅くなるため電力損失が増加してしまう。
　したがって、ゲートパッド１１の電圧変動に対する活性領域におけるゲート電極７ｂの電圧変動は、スイッチング動作に対しては応答し、高周波振動に対しては応答しないことが理想である。
　ここで、高周波振動は、主に半導体チップに寄生する寄生容量Ｃと主に回路に寄生する寄生インダクタンスＬとの共振周波数である１／（２π√（ＬＣ））で算出される発振周波数を有する。そして、一般的にＣが概ね数十から数百ｎＦであり、Ｌが概ね数十から数百ｎＨであることから、共振周波数は、概ね数から百ＭＨｚ程度の発振周波数を有する。
　これは、一般的なスイッチング周波数が数百ｋＨｚ程度であることを考えると、ゲート電極の制御電圧の周波数よりも高い周波数である。
　したがって、発明者らは、ゲートパッド１１と活性領域のゲート電極７ｂとの間に、高周波信号のみを遮断し、低周波信号の伝達には影響を及ぼさないローパスフィルターを形成することができれば、スイッチング損失を増大させずにゲート発振を抑制することができると考えた。
　図１３は、単一の炭化珪素ＭＯＳＦＥＴ１００を抜き出して、ゲートパッド１１に正弦波が印加された場合に活性領域におけるゲート電極７ｂにどれだけの電位変動が生じるかを解析するための小信号等価回路を示す図である。
　図１２に示された炭化珪素ＭＯＳＦＥＴ１００から、上記の解析に寄与しないソース－ドレイン間のインピーダンスを無視し、ソース電位とドレイン電位とを同一の電位として簡略化することで、ゲート－ソース間容量２５１とゲート－ドレイン間容量２５２との合成容量である入力容量２５８が、内蔵ゲート抵抗２５、内蔵ゲートインダクタンス２８０および内部抵抗２０７と直列に接続されているように表される。
　ここで、本実施の形態に関する炭化珪素ＭＯＳＦＥＴ１００を用いない場合、すなわち、内蔵ゲートインダクタンス２８０の値がゼロである場合、ゲートパッド１１に印加された電圧は内部抵抗２０７と入力容量２５８との直列接続に電圧分担される。そして、活性領域におけるゲート電極７ｂの電位は、電圧分担されたうちの入力容量２５８の両端電圧に対応する。
　ここで、活性領域から内蔵ゲート抵抗２５を介して接続されたゲートパッド１１の電位を入力とみなし、活性領域におけるゲート電極７ｂの電位を出力とみなす場合、入出力の間には内部抵抗２０７および内蔵ゲート抵抗２５の合成から成るＲと、入力容量２５８から成るＣとによって、ＣＲローパスフィルターが形成されているとみなすことができる。
　すなわち、ＭＯＳＦＥＴには、自生的にローパスフィルターが内蔵されていると理解することができる。しかしながら、ＣＲローパスフィルターは一次のローパスフィルターであり、減衰傾度が－２０ｄＢ／ｄｅｃで一定であることから、高周波振動に対するゲインを下げるためには、１／（２πＲＣ）で求まるカットオフ周波数を下げる必要がある。すなわち、ＣＲ積を大きくすることが必要となる。
　一方で、スイッチング速度はＣＲ積に反比例するため、ＣＲローパスフィルターのみでは、スイッチング速度の向上と高周波振動に対するゲインの低減とは、トレードオフ関係になってしまう。
　したがって、内蔵ゲートインダクタンス２８０がゼロである場合、スイッチング損失を増大させずにゲート発振を抑制することは難しい。
　本実施の形態に関する炭化珪素ＭＯＳＦＥＴ１００では、活性領域とゲートパッド１１との間に渦巻き状ゲート配線１３から成る内蔵ゲートインダクタンス２８０が、内蔵ゲート抵抗２５と直列に接続されている。そのため、ＬＣＲローパスフィルターが構成されている。
　ＬＣＲローパスフィルターは２次のローパスフィルターであり、すなわち、減衰傾度を最大－４０ｄＢ／ｄｅｃとすることができる。そのため、ＣＲローパスフィルターを備える場合よりも、スイッチング速度を低下させずに高周波振動に対するゲインを下げることが可能となる。
　上記の効果を証明するために、図１３に例が示された小信号等価回路において、ゲートパッド１１の入力信号に対する、活性領域におけるゲート電極７ｂの出力信号の大きさを示す伝達関数の算出結果を示す。
　図１４は、ゲートパッド１１の入力信号に対する、活性領域におけるゲート電極７ｂの出力信号の大きさを示す伝達関数の算出結果を示す図である。なお、図１４においては、縦軸がゲイン［ｄＢ］を示し、横軸が周波数［Ｈｚ］を示す。
　入力容量２５８を２０ｎＦとし、内部抵抗２０７を５Ωとし、内蔵ゲート抵抗２５と内蔵ゲートインダクタンス２８０との組み合わせを、条件ａでは１Ωと０ｎＨ、条件ｂでは１０Ωと０ｎＨ、条件ｃでは１Ωと３０ｎＨとする。
　条件ａを基準とすると、条件ｂでは減衰傾度が同じままカットオフ周波数が小さくなることで、高周波領域のゲインが下がっている。これに対し、条件ａを基準とすると、条件ｃでは１０ＭＨｚ以上の領域において減衰傾度が大きくなることで、高周波領域のゲインが下がっている。
　したがって、条件ａを基準とすると、条件ｂおよび条件ｃのいずれであっても、高周波領域におけるゲインを低減することができていることが分かる。
　一方、図１５および図１６は、図１４における条件と同じ条件で、図１２で示されたモジュール等価回路モデルを用いてＬ負荷ハーフブリッジ回路におけるスイッチング特性を計算した結果を示す図である。なお、図１５においては、縦軸がドレイン－ソース電圧［Ｖ］を示し、横軸が時間［μｓ］を示す。また、図１６においては、縦軸がドレイン－ソース電流［Ａ］を示し、横軸が時間［μｓ］を示す。
　なお、簡単のために、ゲート寄生インダクタンス２１１、ソース寄生インダクタンス２１０およびドレイン寄生インダクタンス２２０は無視して計算されている。
　外付けゲート抵抗２６には、炭化珪素ＭＯＳＦＥＴ１００の１個あたりに１Ωに相当する抵抗を接続している。
　条件ａを基準として、内蔵ゲート抵抗２５を大きくすることで高周波領域におけるゲインを低減することができていた条件ｂでは、ドレイン電流またはドレイン電圧の変動が緩慢になっており、スイッチング速度が低下していることが分かる。
　一方で、内蔵ゲートインダクタンス２８０を付与した条件ｃでは、スイッチング特性は条件ａと同等であり、スイッチング速度の低下がないことが分かる。
　すなわち、本実施の形態に関する渦巻き状ゲート配線１３に基づく内蔵ゲートインダクタンス２８０を付与することによって、スイッチング損失を増大させずに、ゲート発振を抑制することが可能となる。
　発明者らが初めて開示する上記の効果を踏まえた上で、先行技術との差異を説明する。
　１つの先行技術として、ターンオフ動作の際に素子平面内での遮断動作の時間差を調整するために、半導体チップの中央に形成されたゲートパッドに接続されたトレンチゲート電極が、渦巻き状に形成される構造が開示されている。
　また、他の先行技術として、ゲート配線の面積を減らすために、トレンチゲート電極がゲートパッドを取り囲むように渦巻き状に数珠繋ぎになった構造が開示されている。
　いずれの場合も、渦巻き状のゲート配線は、活性領域におけるゲート電極によって構成されている。
　このような場合、２つの問題点から本実施の形態におけるような効果はほとんど享受することができない。
　まず、これらの先行技術では、渦巻き状のゲート配線が活性領域のゲート電極によって構成されている。活性領域のゲート電極には、加工性またはゲート絶縁膜の信頼性の観点から多結晶シリコンが用いられるが、多結晶シリコンはシート抵抗が大きい。
　そのため、渦巻き状のゲート配線のような長い配線を多結晶シリコンで形成すると、大きなゲート抵抗として振る舞い、高速にスイッチングすることができない。
　また、渦巻き状のゲート配線を活性領域内のみに形成してしまうと、活性領域のうち、ゲートパッドに電気的に近い領域では、ゲートパッドとゲート電極との間にインダクタンス成分がほとんど存在しないことになる。そのため、これらの領域には高周波振動が伝わってしまう。よって、ゲート発振をほとんど抑制することができない。
　それに加え、活性領域内において、ゲートパッドに電気的に近い領域とゲートパッドに電気的に遠い領域とで、ゲートパッドとの間に形成されたインダクタンス成分が大きく異なることになる。そのため、素子内でのスイッチング動作が不均一となり、電流集中による素子破壊を引き起こす可能性がある。
　これらの現象を抑制しつつ本実施の形態における効果を得るためには、渦巻き状のゲート配線の少なくとも一部、望ましくはそのすべてが、活性領域とは別の領域に形成され、かつ、ゲートパッドと活性領域におけるゲート電極との間に形成されることが必要である。
　＜第１の実施の形態の変化例１について＞
　図１に示された炭化珪素ＭＯＳＦＥＴ１００の平面図は、本実施の形態の効果を享受しうる構成の一例である。本実施の形態の効果は、内蔵ゲートインダクタンス２８０がゲートパッド１１と活性領域におけるゲート電極７ｂとの間に形成されていれば、同様に得られる。
　図１０は、本実施の形態に関する炭化珪素ＭＯＳＦＥＴ１００Ｘの構成の変形例を概略的に示す平面図である。
　図１０に例が示される炭化珪素ＭＯＳＦＥＴ１００Ｘでは、環状ゲート配線１３Ｘがゲートパッド１１Ｘを取り囲んでいない代わりに、環状ゲート配線１３Ｘが活性領域の外側から、活性領域（ソース電極１０）を取り囲んでいる。
　なお、環状ゲート配線１３Ｘは、活性領域の周りを周回する間に、周回する環状ゲート配線１３Ｘ同士が接触していない。すなわち、環状ゲート配線１３Ｘは、閉塞した輪っか形状（閉曲線）にはなっていない。
　環状ゲート配線１３Ｘの一端は、ゲートパッド１１Ｘに接続されている。そして、環状ゲート配線１３Ｘの他端は、ゲートパッド１１Ｘには接続されず（すなわち、閉曲線とはなっていない）、内蔵ゲート抵抗２５Ｘの一端に接続される。そして、内蔵ゲート抵抗２５Ｘの他端は、広域ゲート配線１２Ｘに接続されている。
　環状ゲート配線１３Ｘは、ゲート電極７ｂとは異なる種類の材料から構成される。
　このような平面レイアウトであっても、ゲートパッド１１Ｘと活性領域におけるゲート電極７ｂとの間にスパイラルコイルに起因する内蔵ゲートインダクタンスを形成することができるため、本実施の形態による効果と同様の効果を享受することができる。
　また、本実施の形態では、ゲートパッド１１Ｘ（ゲートパッド１１）、環状ゲート配線１３Ｘ（渦巻き状ゲート配線１３）、内蔵ゲート抵抗２５Ｘ（内蔵ゲート抵抗２５）、さらには、広域ゲート配線１２Ｘ（広域ゲート配線１２）の順に接続される例が示されたが、環状ゲート配線１３Ｘ（渦巻き状ゲート配線１３）と内蔵ゲート抵抗２５Ｘ（内蔵ゲート抵抗２５）との接続順序は逆であってもよい。また、接続の途中に任意のゲート配線などが挟まれていてもよい。
　＜第１の実施の形態の変化例２について＞
　図１１は、本実施の形態に関する炭化珪素ＭＯＳＦＥＴ１００Ｙの構成の他の変形例を概略的に示す平面図である。
　図１１に例が示される炭化珪素ＭＯＳＦＥＴ１００Ｙでは、渦巻き状ゲート配線１３Ｙがゲートパッド１１Ｙまたは活性領域を取り囲んでいない代わりに、渦巻き状ゲート配線１３Ｙの中心部（一端）からゲートコンタクトホール２３Ｂを介して内蔵ゲート抵抗２５Ｙの一端にコンタクトしており、内蔵ゲート抵抗２５Ｙの他端は、渦巻き状ゲート配線１３Ｙの外側で別のゲートコンタクトホール２３Ｃを介して広域ゲート配線１２Ｙに接触している。
　なお、渦巻き状ゲート配線１３Ｙは、周回する間に、周回する渦巻き状ゲート配線１３Ｙ同士が接触していない。すなわち、渦巻き状ゲート配線１３Ｙは、閉塞した輪っか形状（閉曲線）にはなっていない。
　このような平面レイアウトであっても、ゲートパッド１１Ｙと活性領域におけるゲート電極７ｂとの間にスパイラルコイルに起因する内蔵ゲートインダクタンスを形成することができるため、本実施の形態による効果と同様の効果を享受することができる。
　なお、図１１では、渦巻き状ゲート配線１３Ｙの中心部からゲートコンタクトホール２３Ｂを介して内蔵ゲート抵抗２５Ｙにコンタクトする例が示されたが、内蔵ゲート抵抗２５Ｙではなくコンタクトホールを介して別の導電体層に接触させる構成であってもよい。
　＜第２の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図１７は、本実施の形態に関する炭化珪素ＭＯＳＦＥＴ１００Ｚの構成の例を概略的に示す平面図である。第１の実施の形態に示された例とは異なり、内蔵ゲート抵抗２５が省略され、ゲートパッド１１Ｚと渦巻き状ゲート配線１３Ｚとが直接接触し、かつ、広域ゲート配線１２Ｚと渦巻き状ゲート配線１３Ｚとが直接接触している。
　＜半導体装置の製造方法について＞
　本実施の形態に関する炭化珪素半導体装置の製造方法は、第１の実施の形態で説明された製造方法と主要な部分で同様であり、かつ、内蔵ゲート抵抗２５が形成されないようにマスクパターンを適宜変更するものであるため、詳細な説明を省略する。
　図１２に例が示された等価回路モデルにおいて、内蔵ゲート抵抗２５が０Ωとなるため、より高速なスイッチング動作が可能となる。よって、スイッチング損失の低い半導体装置を実現することができる。
　一方で、内蔵ゲート抵抗２５を用いる場合に比べて高周波領域におけるゲインは増大するが、内蔵ゲートインダクタンス２８０の値を適宜調整することで、高周波振動に対するゲインを低下させることができるため、ゲート発振を抑制することができる。
　また、図１における炭化珪素ＭＯＳＦＥＴ１００の平面レイアウトにおいて、内蔵ゲート抵抗２５が存在するための領域が不要となることから、チップサイズの縮小も実現することができる。
　なお、以上の実施の形態に示されたいずれかの炭化珪素ＭＯＳＦＥＴのゲート端子３０１にインダクタンスを付与する方法として、ゲート配線（ゲートワイヤー）を細長く形成してもよい。
　しかしながら、一般にコイルのインダクタンスが巻き数の２乗に比例することから、大きなインダクタンスを形成しようとする場合には巻き線を増やしたいところ、不導体で被覆されていないゲートワイヤーを用いて巻き線を増やすことは非現実的である。
　したがって、ゲートワイヤーで大きなインダクタンスを形成するためには、細長いゲートワイヤーが必要となり、振動または発熱による断線リスクの考慮、または、大きなモジュールサイズを要求しうる。
　これに対してチップ内部に渦巻き形状の配線によってインダクタンスを形成することで、小型で高い信頼性を有するモジュールを実現することができる。
　また、機械的な作用で形成されるゲートワイヤーよりも、フォトリソグラフィーで形状が決定される渦巻き状ゲート配線の方が、形状の再現性がよいため、インダクタンスの大きさの再現性がよいメリットもある。
　＜第３の実施の形態＞
　本実施の形態に関する電力変換装置、および、電力変換装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜電力変換装置の構成について＞
　本実施の形態は、以上に記載された実施の形態に関する半導体装置を電力変換装置に適用するものである。適用する電力変換装置は特定の用途のものに限定されるものではないが、以下では、三相のインバータに適用する場合について説明する。
　図１８は、本実施の形態に関する電力変換装置を含む電力変換システムの構成の例を概念的に示す図である。
　図１８に例が示されるように、電力変換システムは、電源２１００と、電力変換装置２２００と、負荷２３００とを備える。電源２１００は、直流電源であり、かつ、電力変換装置２２００に直流電力を供給する。電源２１００は種々のもので構成することが可能であり、たとえば、直流系統、太陽電池または蓄電池などで構成することができる。また、電源２１００は、交流系統に接続された整流回路またはＡＣ－ＤＣコンバータなどで構成することができる。また、電源２１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ－ＤＣコンバータによって構成することもできる。
　電力変換装置２２００は、電源２１００と負荷２３００との間に接続される三相のインバータである。電力変換装置２２００は、電源２１００から供給された直流電力を交流電力に変換し、さらに、負荷２３００に当該交流電力を供給する。
　また、電力変換装置２２００は、図１８に例が示されるように、直流電力を交流電力に変換して出力する変換回路２２０１と、変換回路２２０１のそれぞれのスイッチング素子を駆動するための駆動信号を出力する駆動回路２２０２と、駆動回路２２０２を制御するための制御信号を駆動回路２２０２に出力する制御回路２２０３とを備える。
　負荷２３００は、電力変換装置２２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷２３００は特定の用途に限られるものではなく、各種電気機器に搭載される電動機であり、たとえば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられるものである。
　以下、電力変換装置２２００の詳細を説明する。変換回路２２０１は、スイッチング素子と還流ダイオードとを備える（ここでは、図示せず）。そして、スイッチング素子がスイッチング動作をすることによって、電源２１００から供給される直流電力を交流電力に変換し、さらに、負荷２３００に供給する。
　変換回路２２０１の具体的な回路構成は種々のものがあるが、本実施の形態に関する変換回路２２０１は、２レベルの三相フルブリッジ回路であり、かつ、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列に接続される６つの還流ダイオードとを備えるものである。
　変換回路２２０１におけるそれぞれのスイッチング素子とそれぞれの還流ダイオードの少なくとも一方には、以上に記載された実施の形態のいずれかにおける半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続されて上下アームを構成し、それぞれの上下アームは、フルブリッジ回路の各相（すなわち、Ｕ相、Ｖ相およびＷ相）を構成する。そして、それぞれの上下アームの出力端子（すなわち、変換回路２２０１の３つの出力端子）は、負荷２３００に接続される。
　駆動回路２２０２は、変換回路２２０１のスイッチング素子を駆動するための駆動信号を生成し、さらに、変換回路２２０１のスイッチング素子の制御電極に当該駆動信号を供給する。具体的には、後述する制御回路２２０３から出力される制御信号に基づいて、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とをそれぞれのスイッチング素子の制御電極に出力する。
　スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（すなわち、オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（すなわち、オフ信号）となる。
　制御回路２２０３は、負荷２３００に所望の電力が供給されるよう変換回路２２０１のスイッチング素子を制御する。具体的には、負荷２３００に供給すべき電力に基づいて変換回路２２０１のそれぞれのスイッチング素子がオン状態となるべき時間（すなわち、オン時間）を算出する。たとえば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって、変換回路２２０１を制御することができる。
　そして、制御回路２２０３は、それぞれの時点においてオン状態となるべきスイッチング素子にはオン信号が、オフ状態となるべきスイッチング素子にはオフ信号がそれぞれ出力されるように、駆動回路２２０２に制御指令（すなわち、制御信号）を出力する。駆動回路２２０２は、当該制御信号に基づいて、それぞれのスイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
　本実施の形態に関する電力変換装置２２００では、変換回路２２０１のスイッチング素子として以上に記載された実施の形態のいずれかにおける半導体装置を適用するため、通電サイクルを経た後のオン抵抗を安定させることができる。
　なお、本実施の形態では、２レベルの三相インバータに以上に記載された実施の形態のいずれかにおける半導体装置を適用する例が説明されたが、適用例はこれに限られるものではなく、種々の電力変換装置に以上に記載された実施の形態のいずれかにおける半導体装置を適用することができる。
　また、本実施の形態では、２レベルの電力変換装置について説明されたが、３レベルまたはマルチレベルの電力変換装置に以上に記載された実施の形態のいずれかにおける半導体装置が適用されてもよい。また、単相負荷に電力を供給する場合には、単相のインバータに以上に記載された実施の形態のいずれかにおける半導体装置が適用されてもよい。
　また、直流負荷などに電力を供給する場合には、ＤＣ－ＤＣコンバータまたはＡＣ－ＤＣコンバータに、以上に記載された実施の形態のいずれかにおける半導体装置を適用することもできる。
　また、以上に記載された実施の形態のいずれかにおける半導体装置が適用された電力変換装置は、上述された負荷が電動機である場合に限定されるものではなく、たとえば、放電加工機、レーザー加工機、誘導加熱調理器または非接触器給電システムの電源装置として用いることもできる。また、以上に記載された実施の形態のいずれかにおける半導体装置が適用された電力変換装置は、太陽光発電システムまたは蓄電システムなどにおけるパワーコンディショナーとして用いることもできる。
　以上に記載された実施の形態において用いられる半導体スイッチング素子は、シリコン（Ｓｉ）半導体から成るスイッチング素子に限られるものではなく、例えば、半導体スイッチング素子は、Ｓｉ半導体よりもバンドギャップが広い非Ｓｉ半導体材料から成るものであってもよい。
　非Ｓｉ半導体材料であるワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料またはダイヤモンドなどがある。
　ワイドバンドギャップ半導体から成るスイッチング素子は、Ｓｉ半導体ではユニポーラ動作が困難な高電圧領域でも使用可能であり、スイッチング動作時に発生するスイッチング損失を大きく低減できる。そのため、電力損失の大きな低減が可能となる。
　また、ワイドバンドギャップ半導体から成るスイッチング素子は、電力損失が小さく、耐熱性も高い。そのため、冷却部を備えるパワーモジュールを構成する場合、ヒートシンクの放熱フィンを小型化することが可能であるため、半導体モジュールの一層の小型化が可能となる。
　また、ワイドバンドギャップ半導体から成るスイッチング素子は、高周波スイッチング動作に適している。そのため、高周波化の要求が大きいコンバータ回路に適用された場合、スイッチング周波数の高周波化によって、コンバータ回路に接続されるリアクトルまたはコンデンサなどを小型化することもできる。
　よって、以上に記載された実施の形態における半導体スイッチング素子は、炭化珪素などのワイドギャップ半導体から成るスイッチング素子となる場合にも、同様な効果が得られる。
　＜以上に記載された実施の形態によって生じる効果について＞
　なお、以上に記載された実施の形態では、半導体スイッチング素子としてＭＯＳＦＥＴが説明されたが、半導体スイッチング素子は絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ　ｇａｔｅ　ｂｉｐｏｌａｒ　ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）であってもよい。
　半導体スイッチング素子がＩＧＢＴである場合には、主電極について、ドレインおよびソースをコレクタおよびエミッタに読み替えることによって、それぞれの実施の形態にしたがう構成を同様に適用することが可能である。
　さらに、半導体スイッチング素子がバイポーラトランジスタである場合には、さらに制御電極について、ゲートをベースに読み替えることで、それぞれの実施の形態にしたがう構成を同様に適用することが可能である。
　また、以上に記載された実施の形態においては、半導体材料に炭化珪素が用いられた。これは、一般にＳｉ－ＩＧＢＴに比べてＳｉＣ－ＭＯＳＦＥＴが高速での駆動を要求されるため、ゲート発振の問題が顕在化し易い背景を踏まえたものである。しかしながら、Ｓｉ－ＩＧＢＴまたはＳｉ－ＭＯＳＦＥＴにおいても、本実施の形態に示された技術を適用すれば、同様の効果を享受することができる。なお、ＳｉＣ－ＭＯＳＦＥＴなどは、トレンチ構造のものであってもよい。
　また、以上に記載された本実施の形態では、電力半導体モジュールの構成例が説明されたが、他の用途の半導体モジュールについても、複数の半導体スイッチング素子が並列接続されて並列動作する構成を有するものであれば、それぞれの実施の形態にしたがう構成を同様に適用することによって、ゲート発振を軽減または抑制することが可能となる。
　また、以上に記載された実施の形態では半導体モジュールでの応用例が示されたが、炭化珪素ＭＯＳＦＥＴを個別パッケージに導入し、これを並列させて用いるシステムにおいても、同様の効果を享受することができる。
　また、以上に記載された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本願発明の技術的範囲は以上に記載された実施の形態における説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
　また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて（上記の実施の形態において明示的に言及されていない組み合わせを含む）、同様の効果が生じる場合であってもよい。
　以上に記載された実施の形態によれば、半導体装置は、活性領域における第１のゲート電極と、平面視で、前記活性領域とは異なる領域である第１の領域におけるゲートパッド１１（または、ゲートパッド１１Ｙ、ゲートパッド１１Ｚ）と、第１のゲート配線とを備える。ここで、第１のゲート電極は、たとえば、ゲート電極７ｂに対応するものである。また、第１のゲート配線は、たとえば、渦巻き状ゲート配線１３、渦巻き状ゲート配線１３Ｙおよび渦巻き状ゲート配線１３Ｚのうちのいずれか１つに対応するものである。渦巻き状ゲート配線１３は、ゲート電極７ｂとゲートパッド１１とを電気的に接続する。また、渦巻き状ゲート配線１３は、渦巻き状に形成される。また、渦巻き状ゲート配線１３は、ゲート電極７ｂとは異なる種類の材料から構成される。
　このような構成によれば、渦巻き状ゲート配線によって生じるインダクタンス成分によってスイッチング速度の向上と高周波振動に対するゲインの低減とのトレードオフが改善する。そのため、スイッチング速度の低下を抑制しつつ、ゲート発振を低減することができる。また、渦巻き状ゲート配線がゲート電極７ｂとは異なる種類のシート抵抗が比較的小さい材料から構成されることによって、生じるゲート抵抗は小さくなるため、高速なスイッチング動作を妨げない。
　なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、半導体装置は、活性領域におけるゲート電極７ｂと、平面視で、活性領域とは異なる領域である第１の領域におけるゲートパッド１１と、渦巻き状ゲート配線１３とを備える。渦巻き状ゲート配線１３は、ゲート電極７ｂとゲートパッド１１とを電気的に接続する。また、渦巻き状ゲート配線１３は、渦巻き状に形成される。また、渦巻き状ゲート配線１３は、第１の領域に配置される。
　このような構成によれば、渦巻き状ゲート配線によって生じるインダクタンス成分によってスイッチング速度の向上と高周波振動に対するゲインの低減とのトレードオフが改善する。そのため、スイッチング速度の低下を抑制しつつ、ゲート発振を低減することができる。また、渦巻き状ゲート配線が活性領域とは異なる領域である第１の領域に配置されることによって、ゲートパッドとゲート電極との間に形成されるインダクタンス成分のばらつきを抑えることができるため、スイッチング動作の均一性を維持することができる。
　また、以上に記載された実施の形態によれば、渦巻き状ゲート配線１３は、平面視でゲートパッド１１を囲む。このような構成によれば、渦巻き状ゲート配線によって生じるインダクタンス成分によって、スイッチング速度の低下を抑制しつつ、ゲート発振を低減することができる。
　また、以上に記載された実施の形態によれば、半導体装置は、活性領域におけるゲート電極７ｂと、平面視で、活性領域とは異なる領域である第１の領域におけるゲートパッド１１Ｘと、第１のゲート配線とを備える。ここで、第１のゲート配線は、たとえば、環状ゲート配線１３Ｘに対応するものである。環状ゲート配線１３Ｘは、ゲート電極７ｂとゲートパッド１１Ｘとを電気的に接続する。また、環状ゲート配線１３Ｘは、平面視で活性領域を囲み、かつ、閉塞していない。
　このような構成によれば、ゲートパッド１１Ｘと活性領域におけるゲート電極７ｂとの間にスパイラルコイルに起因する内蔵ゲートインダクタンスを形成することができるため、スイッチング速度の向上と高周波振動に対するゲインの低減とのトレードオフが改善する。そのため、スイッチング速度の低下を抑制しつつ、ゲート発振を低減することができる。
　また、以上に記載された実施の形態によれば、環状ゲート配線１３Ｘは、ゲート電極７ｂとは異なる種類の材料から構成される。このような構成によれば、渦巻き状ゲート配線がゲート電極７ｂとは異なる種類のシート抵抗が比較的小さい材料から構成されることによって、生じるゲート抵抗は小さくなるため、高速なスイッチング動作を妨げない。
　また、以上に記載された実施の形態によれば、環状ゲート配線１３Ｘは、第１の領域に配置される。このような構成によれば、渦巻き状ゲート配線が活性領域とは異なる領域である第１の領域に配置されることによって、ゲートパッドとゲート電極との間に形成されるインダクタンス成分のばらつきを抑えることができるため、スイッチング動作の均一性を維持することができる。
　また、以上に記載された実施の形態によれば、半導体装置は、ソース電極１０を備える。ソース電極１０は、活性領域において、第１の絶縁膜を介してゲート電極７ｂを覆う。ここで、第１の絶縁膜は、たとえば、層間絶縁膜１５に対応するものである。また、環状ゲート配線１３Ｘは、平面視でソース電極１０を囲む。このような構成によれば、ゲートパッド１１Ｘと活性領域におけるゲート電極７ｂとの間にスパイラルコイルに起因する内蔵ゲートインダクタンスを形成することができるため、スイッチング速度の向上と高周波振動に対するゲインの低減とのトレードオフが改善する。そのため、スイッチング速度の低下を抑制しつつ、ゲート発振を低減することができる。
　また、以上に記載された実施の形態によれば、渦巻き状ゲート配線１３は、金属から構成される。このような構成によれば、渦巻き状ゲート配線がゲート電極７ｂとは異なるシート抵抗が比較的小さい金属から構成されることによって、生じるゲート抵抗は小さくなるため、高速なスイッチング動作を妨げない。
　また、以上に記載された実施の形態によれば、半導体装置は、第１の領域における第２のゲート電極と、第１の領域における第２のゲート配線とを備える。ここで、第２のゲート電極は、たとえば、ゲート電極７ａに対応するものである。また、第２のゲート配線は、たとえば、広域ゲート配線１２、広域ゲート配線１２Ｘ、広域ゲート配線１２Ｙおよび広域ゲート配線１２Ｚのうちのいずれか１つに対応するものである。ゲート電極７ａは、ゲート電極７ｂに接続される。また、広域ゲート配線１２は、ゲート電極７ａに接続される。このような構成によれば、活性領域とは異なる領域である第１の領域に、ゲート電極７ｂと電気的に接続された広域ゲート配線１２を備えることができる。
　また、以上に記載された実施の形態によれば、渦巻き状ゲート配線１３Ｚは、ゲートパッド１１Ｚおよび広域ゲート配線１２Ｚに直接接続される。このような構成によれば、活性領域とは異なる領域である第１の領域において、渦巻き状ゲート配線１３Ｚが、ゲートパッド１１Ｚと、ゲート電極７ｂと電気的に接続された広域ゲート配線１２Ｚとに接続されるため、ゲートパッド１１Ｚとゲート電極７ｂとの間に形成されるインダクタンス成分のばらつきを抑えることができる。よって、スイッチング動作の均一性を維持することができる。
　また、以上に記載された実施の形態によれば、半導体装置は、第１の領域における第２の絶縁膜を備える。ここで、第２の絶縁膜は、たとえば、層間絶縁膜１５に対応するものである。層間絶縁膜１５は、ゲート電極７ａを覆い、かつ、複数のコンタクトホールを有する。ここで、コンタクトホールは、たとえば、ゲートコンタクトホール２３Ａおよびゲートコンタクトホール２３Ｂのうちのいずれか１つに対応するものである。このような構成によれば、コンタクトホールを介して、渦巻き状ゲート配線１３と広域ゲート配線１２とを接続することができる。
　また、以上に記載された実施の形態によれば、渦巻き状ゲート配線１３は、ゲートコンタクトホール２３Ｂを介してゲート電極７ａと接続される。また、広域ゲート配線１２は、ゲートコンタクトホール２３Ａを介してゲート電極７ａと接続される。このような構成によれば、渦巻き状ゲート配線１３と広域ゲート配線１２とを、内蔵ゲート抵抗２５を介して電気的に接続することができる。
　また、以上に記載された実施の形態によれば、電力変換装置は、上記のうちのいずれかに記載の半導体装置を複数備える。ここで、半導体装置は、たとえば、炭化珪素ＭＯＳＦＥＴ１００、炭化珪素ＭＯＳＦＥＴ１００Ｘ、炭化珪素ＭＯＳＦＥＴ１００Ｙおよび炭化珪素ＭＯＳＦＥＴ１００Ｚのうちのいずれか１つに対応するものである。また、複数の炭化珪素ＭＯＳＦＥＴ１００は、互いに並列に接続される。
　このような構成によれば、並列接続されて並列動作する複数の半導体装置（具体的には、半導体スイッチング素子）を有する電力変換装置において、それぞれの半導体スイッチング素子のゲート配線にインダクタンス成分が付与される。インダクタンス成分はゲート発振に対して高インピーダンスに振る舞うことで、ゲート発振を軽減または抑制することができる。一方で、ゲート発振周波数よりも低周波なスイッチング動作に対してはインダクタンス成分は低インピーダンスに振る舞うため、電力損失をほとんど増加させない。よって、並列接続されて並列動作する複数の半導体スイッチング素子において、電力損失を増加させずに、ゲート発振を軽減または抑制することができる。
　１　ＳｉＣ基板、２　ドリフト層、３　ウェル領域、４　ソース領域、５　コンタクト領域、６　ゲート絶縁膜、７ａ，７ｂ　ゲート電極、８　外周コンタクト領域、９　外周ウェル領域、１０　ソース電極、１１，１１Ｘ，１１Ｙ，１１Ｚ　ゲートパッド、１２，１２Ｘ，１２Ｙ，１２Ｚ　広域ゲート配線、１３，１３Ｙ，１３Ｚ　渦巻き状ゲート配線、１３Ｘ　環状ゲート配線、１４　フィールド絶縁膜、１５　層間絶縁膜、１６　ガードリング領域、１８　外周ウェルコンタクト膜、１９　ソースコンタクト膜、２０　ドレイン電極、２１　ウェルコンタクトホール、２２　ソースコンタクトホール、２３Ａ，２３Ｂ，２３Ｃ　ゲートコンタクトホール、２５，２５Ｘ，２５Ｙ　内蔵ゲート抵抗、２６　外付けゲート抵抗、１００，１００Ｘ，１００Ｙ，１００Ｚ　炭化珪素ＭＯＳＦＥＴ、１０１　電力半導体モジュール、２０７　内部抵抗、２１０　ソース寄生インダクタンス、２１１　ゲート寄生インダクタンス、２２０　ドレイン寄生インダクタンス、２５１　ゲート－ソース間容量、２５２　ゲート－ドレイン間容量、２５３　ソース－ドレイン間容量、２５８　入力容量、２６０　チャネルコンダクタンス、２８０　内蔵ゲートインダクタンス、３０１　ゲート端子、２１００　電源、２２００　電力変換装置、２２０１　変換回路、２２０２　駆動回路、２２０３　制御回路、２３００　負荷。

Claims (13)

  1. 　活性領域における第１のゲート電極（７ｂ）と、
    　平面視で、前記活性領域とは異なる領域である第１の領域におけるゲートパッド（１１、１１Ｙ、１１Ｚ）と、
    　前記第１のゲート電極（７ｂ）と前記ゲートパッド（１１、１１Ｙ、１１Ｚ）とを電気的に接続する第１のゲート配線（１３、１３Ｙ、１３Ｚ）とを備え、
    　前記第１のゲート配線（１３、１３Ｙ、１３Ｚ）は、渦巻き状に形成され、
    　前記第１のゲート配線（１３、１３Ｙ、１３Ｚ）は、前記第１のゲート電極（７ｂ）とは異なる種類の材料から構成される、
    　半導体装置（１００、１００Ｙ、１００Ｚ）。
  2. 　活性領域における第１のゲート電極（７ｂ）と、
    　平面視で、前記活性領域とは異なる領域である第１の領域におけるゲートパッド（１１、１１Ｙ、１１Ｚ）と、
    　前記第１のゲート電極（７ｂ）と前記ゲートパッド（１１、１１Ｙ、１１Ｚ）とを電気的に接続する第１のゲート配線（１３、１３Ｙ、１３Ｚ）とを備え、
    　前記第１のゲート配線（１３、１３Ｙ、１３Ｚ）は、渦巻き状に形成され、
    　前記第１のゲート配線（１３、１３Ｙ、１３Ｚ）は、前記第１の領域に配置される、
    　半導体装置（１００、１００Ｙ、１００Ｚ）。
  3. 　前記第１のゲート配線（１３、１３Ｚ）は、平面視で前記ゲートパッド（１１、１１Ｚ）を囲む、
    　請求項１または請求項２に記載の半導体装置（１００、１００Ｚ）。
  4. 　活性領域における第１のゲート電極（７ｂ）と、
    　平面視で、前記活性領域とは異なる領域である第１の領域におけるゲートパッド（１１Ｘ）と、
    　前記第１のゲート電極（７ｂ）と前記ゲートパッド（１１Ｘ）とを電気的に接続する第１のゲート配線（１３Ｘ）とを備え、
    　前記第１のゲート配線（１３Ｘ）は、平面視で前記活性領域を囲み、かつ、閉塞していない、
    　半導体装置（１００Ｘ）。
  5. 　前記第１のゲート配線（１３Ｘ）は、前記第１のゲート電極（７ｂ）とは異なる種類の材料から構成される、
    　請求項４に記載の半導体装置（１００Ｘ）。
  6. 　前記第１のゲート配線（１３Ｘ）は、前記第１の領域に配置される、
    　請求項４または請求項５に記載の半導体装置（１００Ｘ）。
  7. 　前記活性領域において、第１の絶縁膜（１５）を介して前記第１のゲート電極（７ｂ）を覆うソース電極（１０）をさらに備え、
    　前記第１のゲート配線（１３Ｘ）は、平面視で前記ソース電極（１０）を囲む、
    　請求項４から請求項６のうちのいずれか１項に記載の半導体装置（１００Ｘ）。
  8. 　前記第１のゲート配線（１３、１３Ｘ、１３Ｙ、１３Ｚ）は、金属から構成される、
    　請求項１から請求項７のうちのいずれか１項に記載の半導体装置（１００、１００Ｘ、１００Ｙ、１００Ｚ）。
  9. 　前記第１のゲート電極（７ｂ）に接続される、前記第１の領域における第２のゲート電極（７ａ）と、
    　前記第２のゲート電極（７ａ）に接続される、前記第１の領域における第２のゲート配線（１２、１２Ｘ、１２Ｙ、１２Ｚ）とをさらに備える、
    　請求項１から請求項８のうちのいずれか１項に記載の半導体装置（１００、１００Ｘ、１００Ｙ、１００Ｚ）。
  10. 　前記第１のゲート配線（１３Ｚ）は、前記ゲートパッド（１１Ｚ）および前記第２のゲート配線（１２Ｚ）に直接接続される、
    　請求項９に記載の半導体装置（１００Ｚ）。
  11. 　前記第２のゲート電極（７ａ）を覆い、かつ、複数のコンタクトホール（２３Ａ、２３Ｂ）を有する、前記第１の領域における第２の絶縁膜（１５）をさらに備える、
    　請求項９に記載の半導体装置（１００、１００Ｘ、１００Ｙ）。
  12. 　前記第１のゲート配線（１３、１３Ｘ、１３Ｙ）および前記第２のゲート配線（１２、１２Ｘ、１２Ｙ）は、いずれかの前記コンタクトホール（２３Ａ、２３Ｂ）を介して前記第２のゲート電極（７ａ）と接続される、
    　請求項１１に記載の半導体装置（１００、１００Ｘ、１００Ｙ）。
  13. 　請求項１から請求項１２のうちのいずれか１項に記載の半導体装置（１００、１００Ｘ、１００Ｙ、１００Ｚ）を複数備え、
    　複数の前記半導体装置（１００、１００Ｘ、１００Ｙ、１００Ｚ）は、互いに並列に接続される、
    　電力変換装置（２２００）。
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