WO2024028996A1 - 炭化珪素半導体装置、パワーモジュール装置、電力変換装置、及び、移動体 - Google Patents

炭化珪素半導体装置、パワーモジュール装置、電力変換装置、及び、移動体 Download PDF

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carbide semiconductor
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陽一 廣中
勝俊 菅原
憲司 羽鳥
史郎 日野
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三菱電機株式会社
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present disclosure relates to a silicon carbide semiconductor device, a power module device, a power conversion device, and a moving body.
  • Such an increase in forward voltage similarly occurs in a vertical MOSFET (Metal Oxide Semiconductor Field Effect Transistor) using silicon carbide.
  • the vertical MOSFET includes a body diode that is a parasitic pn diode between the source and drain, and when a forward current flows through the body diode, reliability decreases in the vertical MOSFET similar to that of the pn diode. Therefore, when the body diode of the SiC-MOSFET is used as a freewheeling diode of the MOSFET, the MOSFET characteristics may deteriorate.
  • Patent Document 1 and Patent Document 2 propose a configuration in which a Schottky Barrier Diode (SBD), which is a unipolar diode, is built into a unit cell of a MOSFET.
  • SBD Schottky Barrier Diode
  • the bipolar current of the body diode that is, the parasitic pn diode
  • the bipolar current of the body diode can be reduced during free-wheeling operation, so deterioration of the characteristics of the transistor can be suppressed.
  • an SBD which is a unipolar diode
  • the energy generated when the SBD is energized is higher than the energy generated when the body diode, which is a pn diode, is energized.
  • the present disclosure has been made in view of the above problems, and aims to provide a technology that can increase surge resistance in a silicon carbide semiconductor device with a built-in SBD.
  • a silicon carbide semiconductor device includes a first conductivity type semiconductor layer provided with a unit cell region including a Schottky barrier diode region and a MOSFET region, and an active region including a surge conduction region
  • the surge conduction region includes a Schottky barrier diode replacement region in which the first conductivity type of the Schottky barrier diode region is replaced with a second conductivity type
  • the area ratio of the Schottky barrier diode replacement region to the active region is 0.01% or more. , and less than the area ratio occupied by the Schottky barrier diode region in the active region when not replaced by the Schottky barrier diode replacement region.
  • the operation of the pn diode formed in the Schottky barrier diode replacement region is linked to the activation, compared to the case where the Schottky barrier diode replacement region is not replaced.
  • the body diode in the area operates early and the generated energy density decreases, making it possible to increase the surge resistance.
  • FIG. 1 is a plan view showing the configuration of a silicon carbide semiconductor device according to Embodiment 1.
  • FIG. 1 is a plan view showing the configuration of a silicon carbide semiconductor device according to Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a silicon carbide semiconductor device according to Embodiment 1.
  • FIG. 1 is a schematic plan view showing the configuration of a silicon carbide semiconductor device according to Embodiment 1.
  • FIG. 1 is a schematic plan view showing the configuration of a silicon carbide semiconductor device according to Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a silicon carbide semiconductor device according to Embodiment 1.
  • FIG. 1 is a plan view showing the configuration of a silicon carbide semiconductor device according to Embodiment 1.
  • FIG. 1 is a plan view showing the configuration of a silicon carbide semiconductor device according to Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a silicon carbide semiconductor device according to Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a silicon carbide semiconductor device according to Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a first embodiment;
  • FIG. 1 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a first embodiment;
  • FIG. 1 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a first embodiment;
  • FIG. 1 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a first embodiment;
  • FIG. 1 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a first embodiment;
  • FIG. 1 is a schematic cross-sectional view for explaining
  • FIG. 1 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a first embodiment
  • FIG. 1 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a first embodiment
  • FIG. 1 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a first embodiment
  • FIG. 1 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a first embodiment
  • FIG. 1 is a diagram showing simulation results of a silicon carbide semiconductor device according to Embodiment 1.
  • FIG. FIG. 3 is a diagram for explaining switching of energization in the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 3 is a diagram for explaining switching of energization in the silicon carbide semiconductor device according to the first embodiment.
  • FIG. 2 is a schematic cross-sectional view showing the configuration of a silicon carbide semiconductor device according to a second embodiment.
  • 3 is a plan view showing the configuration of a silicon carbide semiconductor device according to Embodiment 3.
  • FIG. 3 is a plan view showing the configuration of a silicon carbide semiconductor device according to Embodiment 3.
  • FIG. 3 is a schematic cross-sectional view showing the configuration of a silicon carbide semiconductor device according to a third embodiment.
  • FIG. 3 is a schematic cross-sectional view showing the configuration of a silicon carbide semiconductor device according to a third embodiment.
  • FIG. 3 is a schematic cross-sectional view showing the configuration of a silicon carbide semiconductor device according to a third embodiment.
  • FIG. 7 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a third embodiment.
  • FIG. 7 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a third embodiment.
  • FIG. 7 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a third embodiment.
  • FIG. 7 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a third embodiment.
  • FIG. 7 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a third embodiment.
  • FIG. 7 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a third embodiment.
  • FIG. 7 is a schematic cross-sectional view for explaining a method of manufacturing a silicon carbide semiconductor device according to a third embodiment.
  • FIG. 3 is a block diagram showing the configuration of a power module device according to a fourth embodiment.
  • FIG. 3 is a block diagram showing the configuration of a power conversion device according to a fifth embodiment.
  • FIG. 7 is a diagram showing the configuration of a moving body according to a sixth embodiment.
  • n and p indicate the conductivity type of the semiconductor.
  • the first conductivity type is n-type and the second conductivity type is p-type, but the first conductivity type may be p-type and the second conductivity type may be n-type.
  • silicon carbide semiconductor device is a SiC-MOSFET with a built-in SBD.
  • Silicon carbide semiconductor devices are capable of stable operation at high temperatures and high voltages, and faster switching speeds than silicon semiconductor devices.
  • FIG. 1 is a top plan view of the configuration of silicon carbide semiconductor device 100 according to the first embodiment.
  • Silicon carbide semiconductor device 100 according to the first embodiment is a planar silicon carbide semiconductor device.
  • a gate pad 81 is formed on a portion of the upper surface of silicon carbide semiconductor device 100, and a source electrode 80 is formed adjacent to this. Further, a gate wiring 82 extending from the gate pad 81 is formed.
  • FIG. 2 is a top plan view of the silicon carbide layer of silicon carbide semiconductor device 100 according to the first embodiment. 2 corresponds to a plan view from FIG. 1 in which the source electrode 80, gate pad 81, and gate wiring 82 are omitted.
  • Silicon carbide semiconductor device 100 is provided with an active region including a unit cell region and a surge conduction region.
  • unit cell regions including an SBD region (Schottky barrier diode region) and MOSFET regions provided on both sides of the SBD region are arranged in stripes.
  • the structure of silicon carbide semiconductor device 100 in which such a unit cell region is provided is called a "stripe type" structure.
  • a unit cell region including an n-type first spaced region 21 that approximately corresponds to the SBD region and a p-type first well region 30 that approximately corresponds to the MOSFET region is repeatedly arranged in one direction in a plan view.
  • a region including a unit cell region in which such an SBD built-in MOSFET is formed and a surge conduction region to be described later is called an active region.
  • the region on the outer periphery of the active region and including the gate pad 81 forming region where the p-type second well region 31 and the like are formed is called a termination region.
  • FIG. 3 is a schematic cross-sectional view of a schematic configuration from source electrode 80 in FIG. 1 to gate wiring 82 on the outer periphery of silicon carbide semiconductor device 100, viewed from the longitudinal direction of a striped unit cell region.
  • drift layer 20 made of n-type silicon carbide is formed on the surface of semiconductor substrate 10 made of low-resistance n-type silicon carbide.
  • the semiconductor layer provided with the active region is the drift layer 20 on the semiconductor substrate 10, but it may be the semiconductor substrate 10.
  • a second well region made of p-type silicon carbide is formed on the surface layer of the drift layer 20 at a position substantially corresponding to the region where the gate wiring 82 described in FIG. 1 is provided. 31 are provided.
  • a first well region 30 made of p-type silicon carbide is provided in the surface layer of the drift layer 20 in the active region, which is the region below the source electrode 80 described in FIG. 1. As shown in FIG. 2, the first well region 30 is formed in a stripe shape when viewed from above. One well region obtained by connecting a plurality of first well regions 30 to each other may be provided, or a plurality of separated first well regions 30 may be provided.
  • a source region 40 made of n-type silicon carbide is formed in the surface layer of the first well region 30 at a position a certain distance inside from the outer periphery of the first well region 30. ing.
  • a contact region 35 made of low resistance p-type silicon carbide is formed on one end side of the source region 40 in the surface layer portion of the first well region 30 .
  • a first separation region 21 made of silicon carbide is formed between adjacent contact regions 35 and passes through the first well region 30 . As shown in FIG. 2, the first separation regions 21 are formed in a stripe shape.
  • the conductivity type of the first separation region 21 is the same n-type as the drift layer 20, and the n-type impurity concentration of the first separation region 21 may be the same as the n-type impurity concentration of the drift layer 20. It may be higher or lower than the n-type impurity concentration.
  • a Schottky electrode 71 having a stripe shape in plan view is formed on the surface side of the first spacing region 21, making Schottky connection with the first spacing region 21. It is desirable that the Schottky electrode 71 be formed in a region including the corresponding first separation region 21 in plan view.
  • An ohmic electrode 70 is formed on the surface of the source region 40.
  • An ohmic electrode 70, a Schottky electrode 71, and a source electrode 80 connected to the contact region 35 are formed thereon.
  • the first well region 30 can easily exchange electrons and holes with the ohmic electrode 70 via the low-resistance contact region 35.
  • a second spacing region 22 made of n-type silicon carbide is formed in a region between adjacent first well regions 30 that is different from the first spacing region 21 .
  • the conductivity type of the second spacing region 22 is the same n-type as the drift layer 20, and the n-type impurity concentration of the second spacing region 22 may be the same as the n-type impurity concentration of the drift layer 20. It may be higher or lower than the n-type impurity concentration.
  • a gate insulating film 50 made of, for example, silicon oxide is selectively formed on the surfaces of the adjacent first well regions 30, the second spacing region 22 between them, and the source region 40 in the first well regions 30. ing. At least on the gate insulating film 50 above the first well region 30, a gate electrode 60 made of, for example, polycrystalline silicon is formed. The surface layer portion of the first well region 30 that faces the gate electrode 60 with the gate insulating film 50 interposed therebetween is called a channel region.
  • a second well region 31 is formed outside the first well region 30 at the outermost periphery of the silicon carbide semiconductor device 100, and between the first well region 30 and the second well region 31 there is a well region made of silicon carbide.
  • a third separation area 23 is formed.
  • the conductivity type of the third spacing region 23 is the same n-type as the drift layer 20, and the n-type impurity concentration of the third spacing region 23 may be the same as the n-type impurity concentration of the drift layer 20. It may be higher or lower than the n-type impurity concentration.
  • a gate insulating film 50 is selectively formed on the second well region 31 similarly to the first well region 30 , and a gate insulating film 50 is formed on the second well region 31 .
  • a gate electrode 60 electrically connected to the electrode 60 is formed.
  • Silicon carbide conductive layer 45 has a lower sheet resistance than second well region 31 and forms a pn junction with p-type second well region 31 .
  • Silicon carbide conductive layer 45 is formed over, for example, a width that is more than half the width of second well region 31 in the cross-sectional lateral direction. The portion where silicon carbide conductive layer 45 is formed with a width equal to or more than half of the cross-sectional width of second well region 31 does not need to be provided in all the cross sections, and may be provided in some cross sections. good.
  • the gate electrode 60 above the second well region 31 and the gate wiring 82 are connected through a gate contact hole 95 formed in the interlayer insulating film 55.
  • a JTE region 38 made of p-type silicon carbide is formed on the outer peripheral side of the second well region 31, that is, on the opposite side from the first well region 30.
  • the impurity concentration of the JTE region 38 is lower than the impurity concentration of the second well region 31.
  • An FLR Field Limiting Ring
  • a combination of JTE region 38 and FLR may be formed.
  • Silicon carbide conductive layer 45 and source electrode 80 are ohmically connected via ohmic electrode 72 at the lower end of end region contact hole 91 .
  • Termination region contact hole 91 penetrates through gate insulating film 50 or field insulating film 51 and interlayer insulating film 55 and connects silicon carbide conductive layer 45 and source electrode 80 ohmically. It is not connected to the electrode 80. Furthermore, the width of silicon carbide conductive layer 45 is larger than the diameter or width of termination region contact hole 91 . In the first embodiment, the second well region 31 is not directly ohmically connected to the source electrode 80.
  • the ohmic electrode 70, the Schottky electrode 71, and the contact region 35 are connected to the source electrode 80 on the interlayer insulating film 55 via the active region contact hole 90 penetrating the interlayer insulating film 55 and the gate insulating film 50. There is.
  • a drain electrode 84 is formed on the back side of the semiconductor substrate 10.
  • the plane orientation of the first main surface of the semiconductor substrate 10 is a (0001) plane having an off angle in the ⁇ 11-20> direction
  • the extending direction of the striped first well region 30 is in the off direction. 11-20> direction, or may be parallel to a direction orthogonal to the off direction.
  • FIG. 4 is a schematic plan view more schematically showing the structure of the silicon carbide layer in FIG. 2.
  • the active region 15 includes not only the above-described unit cell region but also a surge conduction region 301.
  • the surge energization region 301 does not have the first separation region 21 in contact with the Schottky electrode 71, and is defined, for example, as a region surrounded by the first separation region 21.
  • “surrounded” is not necessarily limited to being surrounded by the continuous first spaced apart area 21, but as shown in the plan view of FIG. It also includes being adjacent to a plurality of first spaced apart regions 21 arranged periodically.
  • the surge conduction region 301 is a region of the active region 15 covered with the source electrode 80 that is adjacent to, or more preferably surrounded by, the first separated region 21 connected to the Schottky electrode 71 in plan view. be.
  • the area of the surge current conducting region 301 is sufficiently small compared to the entire area of the active region 15, and the surge current conducting region 301 is provided in the active region 15.
  • the surge energization region 301 is covered with the source electrode 80 like the unit cell region. From these points, the surge conduction region 301 is formed below the gate pad 81 around the active region 15 and is clearly distinguished from the second well region 31 which has a relatively large area.
  • the surge energization region 301 is formed within at least one unit cell region within the chip. When formed in two or more unit cell regions, it is desirable that the surge energization regions 301 be formed in a distributed manner within the chip in plan view.
  • the surge conduction region 301 includes a Schottky barrier diode replacement region 302 in which the n-type in the SBD region in the unit cell region is replaced with a p-type, and the p-type Schottky barrier diode replacement region 302 is replaced with an n-type Schottky barrier diode replacement region 302. It has the function of a pn diode in cooperation with the drift layer 20 of.
  • the body diode in the unit cell region operates in conjunction with the operation of the pn diode.
  • the body diode here includes a parasitic pn diode that is a freewheeling diode of a MOSFET.
  • the area ratio of the p-type Schottky barrier diode replacement region 302 to the active region 15 in plan view is 0.01% or more, and the SBD when not replaced by the Schottky barrier diode replacement region 302
  • the area ratio occupied by the region is less than the area ratio of the active region 15, and more preferably 0.01% or more and 5% or less.
  • the SBD no longer exists within the plane of the active region 15, and the SBD built-in MOSFET It will lose its function as
  • the area ratio of body diode chain operation region 16, which is a region where body diodes operate in a chain manner, to active region 15 during the above-described free-wheeling operation is as follows: The amount increases as the energization time increases, and eventually the body diode operates over the entire surface of the active region 15.
  • FIG. 5 is a diagram illustrating an example of such a body diode chain operation region 16. The speed at which the body diode chain operation region 16 spreads over the entire surface of the active region 15 during the above-described free circulation operation can be adjusted by adjusting the size and number of the surge conduction regions 301.
  • FIG. 6 is a schematic cross-sectional view of the schematic configuration of the surge current-carrying region 301 and the active region contact hole 90, viewed from the longitudinal direction of the striped unit cell region.
  • one or more Schottky barrier diode replacement regions 302 made of p-type silicon carbide are formed in the surface layer portion of the drift layer 20.
  • a pn junction is interposed in the conduction path between the source electrode 80 and the drain electrode 84. That is, the Schottky electrode 71 is not connected to an n-type silicon carbide layer such as the same n-type first separation region 21 as the drift layer 20, and the Schottky electrode 71 and the drift layer 20 are connected to the Schottky barrier diode replacement region.
  • “connected” here refers to a state in which a Schottky current can flow in the cross-sectional direction of the chip without a pn junction intervening therebetween.
  • the Schottky barrier diode replacement region 302 is a p-type region that replaces the first separation region 21 sandwiched between adjacent first well regions 30.
  • the Schottky barrier diode replacement region 302 is formed under the periodically formed Schottky electrodes 71.
  • the first well region 30 adjacent to the Schottky barrier diode replacement region 302 becomes one p-type region.
  • the combined width of the Schottky barrier diode replacement region 302 and the adjacent first well region 30 is inevitably larger than the width of the first well region 30 . Two advantages of this layout are illustrated below.
  • the first advantage is that the gate electrode 60 and active region contact hole 90 in the surge conduction region 301 can be formed at the same pitch as in the surrounding region. Thereby, the gate electrodes 60 and the active region contact holes 90 can be arranged at regular intervals throughout the chip, so that the uniformity of processing can be improved. Further, since it is no longer necessary to discontinue or branch the gate electrode 60 and the active region contact hole 90 at the end of the surge conduction region 301 in the extending direction of the stripe, the uniformity of processing can be further improved. .
  • a second advantage is that the gate electrode 60 can be formed so as to penetrate the surge current-carrying region 301 in plan view. This brings about the effect that the propagation of the gate potential is not interrupted in the surge conduction region 301. Particularly in a striped structure, if the gate potential is interrupted in the surge conduction region 301, the gate potential cannot be propagated beyond that point, creating a region that does not have the MOSFET function, which is a disadvantage of not being able to effectively utilize the chip area. occurs. This disadvantage can be reduced because the propagation of the gate potential is not interrupted in the surge current-carrying region 301.
  • this configuration has a smaller delay in gate potential propagation than a configuration in which the gate electrode pattern is formed to bypass the surge current-carrying region 301, so it is possible to achieve high-speed switching and suppress local concentration of switching current. You can get the effect of
  • the active region contact hole 90 formed above the Schottky barrier diode replacement region 302 is referred to as an active region second contact hole 90B, and the other active region contact holes 90 are referred to as active region first contact holes. It is called 90A.
  • the active region first contact hole 90A has the source electrode 80 in contact with the source region 40 and the first spacing region 21, whereas the active region second contact hole 90B has the p-type Schottky barrier diode replacement region 302. come into contact with Therefore, a pn diode, which is made up of a pn junction between the Schottky barrier diode replacement region 302 and the drift layer 20 and allows current to flow in the thickness direction of the chip, is formed at a position separated from the SBD.
  • a second spacing region is provided between two adjacent Schottky barrier diode replacement regions 302 or between the Schottky barrier diode replacement region 302 and the first well region 30. 22 are provided.
  • a source region 40 is formed inside the surface layer of the Schottky barrier diode replacement region 302 at a certain distance from the end thereof, and a gate insulating film 50 is formed in the region from the second spacing region 22 to the source region 40. and a gate electrode 60 are formed. That is, in the first embodiment, a channel structure similar to the MOSFET region of the active region 15 is formed inside the Schottky barrier diode replacement region 302, and the surge conduction region 301 also has the function of a MOSFET. .
  • the distance between the source region 40 and the second spacing region 22 is called the channel length.
  • the length of the channel formed in the surge conduction region 301 is preferably the same as or longer than the length of the channel formed in the MOSFET region of the active region 15. Note that if the channel length formed in the surge conduction region 301 is made too short, current will flow through the surge conduction region 301 at a low gate voltage due to the short channel effect, and as a result, the threshold voltage of the entire chip will be lowered. This makes the device more likely to malfunction.
  • the length of the channel formed in the surge energization region 301 is made too long, the channel current in the surge energization region 301 becomes small, making it difficult to obtain the effects brought about by the channel current, which will be described later.
  • the length of the channel formed in the surge conduction region 301 be the same as the length of the channel formed in the MOSFET region of the active region 15.
  • the impurity concentration of the channel formed in the surge conduction region 301 is also the same as the impurity concentration of the channel region formed in the MOSFET region of the active region 15.
  • the thickness of the gate insulating film 50 in the surge conduction region 301 is preferably the same as the thickness of the gate insulating film 50 in the MOSFET region of the active region 15. According to such a configuration, it is possible to prevent the gate dielectric breakdown voltage of the Schottky barrier diode replacement region 302 from becoming low with respect to the MOSFET region, and to prevent the channel current from becoming small.
  • FIG. 7 is a top plan view of another configuration of silicon carbide semiconductor device 100 according to the first embodiment, and corresponds to the plan view of FIG. 2.
  • silicon carbide semiconductor device 100 shown in FIG. 7 unit cell regions including an SBD region and a MOSFET region surrounding the SBD region are repeatedly arranged in the vertical and horizontal directions in plan view.
  • the structure of silicon carbide semiconductor device 100 provided with such a unit cell region is called a "lattice type" structure.
  • a unit cell region including an n-type first spaced region 21 that roughly corresponds to the SBD region and a p-type first well region 30 that roughly corresponds to the MOSFET region is shown in the vertical and horizontal directions in a plan view. placed repeatedly.
  • the combined region of the unit cell region in which such an SBD built-in MOSFET is formed and the surge conduction region is called an active region.
  • the region on the outer periphery of the active region and including the gate pad 81 forming region where the p-type second well region 31 and the like are formed is called a termination region.
  • FIG. 8 is a schematic cross-sectional view showing a schematic configuration from source electrode 80 in FIG. 1 to gate wiring 82 on the outer periphery of silicon carbide semiconductor device 100.
  • a drift layer 20 made of n-type silicon carbide is formed on the surface of a semiconductor substrate 10 made of n-type low-resistance silicon carbide.
  • a second well region made of p-type silicon carbide is formed in the surface layer of the drift layer 20 at a position substantially corresponding to the region where the gate wiring 82 described in FIG. 1 is provided. 31 are provided.
  • a plurality of first well regions 30 made of p-type silicon carbide are provided in the surface layer of the drift layer 20 in the active region, which is the region below the source electrode 80 described in FIG. 1.
  • a source region 40 made of n-type silicon carbide is formed in the surface layer of the first well region 30 at a position a certain distance from the outer periphery of the first well region 30 .
  • a contact region 35 made of low resistance p-type silicon carbide is formed on one end side of the source region 40 in the surface layer portion of the first well region 30 .
  • a first separation region 21 made of silicon carbide is formed between adjacent contact regions 35 and passes through the first well region 30 .
  • the conductivity type of the first separation region 21 is the same n-type as the drift layer 20, and the n-type impurity concentration of the first separation region 21 may be the same as the n-type impurity concentration of the drift layer 20. It may be higher or lower than the n-type impurity concentration.
  • a Schottky electrode 71 is formed on the surface side of the first spacing region 21 to make a Schottky connection to the first spacing region 21 . It is desirable that the Schottky electrode 71 be formed in a region including the corresponding first separation region 21 in plan view.
  • An ohmic electrode 70 is formed on the surface of the source region 40.
  • An ohmic electrode 70, a Schottky electrode 71, and a source electrode 80 connected to the contact region 35 are formed thereon.
  • the first well region 30 can easily exchange electrons and holes with the ohmic electrode 70 via the low-resistance contact region 35.
  • a second spacing region 22 made of n-type silicon carbide is formed in a region between adjacent first well regions 30 that is different from the first spacing region 21 .
  • the conductivity type of the second spacing region 22 is the same n-type as the drift layer 20, and the n-type impurity concentration of the second spacing region 22 may be the same as the n-type impurity concentration of the drift layer 20. It may be higher or lower than the n-type impurity concentration.
  • a gate insulating film 50 made of, for example, silicon oxide is selectively formed on the surfaces of the adjacent first well regions 30, the second spacing region 22 between them, and the source region 40 in the first well regions 30. ing. At least on the gate insulating film 50 above the first well region 30, a gate electrode 60 made of, for example, polycrystalline silicon is formed. The surface layer portion of the first well region 30 that faces the gate electrode 60 with the gate insulating film 50 interposed therebetween is called a channel region.
  • a second well region 31 is formed outside the first well region 30 at the outermost periphery of the silicon carbide semiconductor device 100, and between the first well region 30 and the second well region 31 there is a well region made of silicon carbide.
  • a third separation area 23 is formed.
  • the conductivity type of the third spacing region 23 is the same n-type as the drift layer 20, and the n-type impurity concentration of the third spacing region 23 may be the same as the n-type impurity concentration of the drift layer 20. It may be higher or lower than the n-type impurity concentration.
  • a gate insulating film 50 is selectively formed on the second well region 31 similarly to the first well region 30 , and a gate insulating film 50 is formed on the second well region 31 .
  • a gate electrode 60 electrically connected to the electrode 60 is formed.
  • Silicon carbide conductive layer 45 has a lower sheet resistance than second well region 31 and forms a pn junction with p-type second well region 31 .
  • Silicon carbide conductive layer 45 is formed over, for example, a width that is more than half the width of second well region 31 in the cross-sectional lateral direction. The portion where silicon carbide conductive layer 45 is formed with a width equal to or more than half of the cross-sectional width of second well region 31 does not need to be provided in all the cross sections, and may be provided in some cross sections. good.
  • the gate electrode 60 above the second well region 31 and the gate wiring 82 are connected through a gate contact hole 95 formed in the interlayer insulating film 55.
  • a JTE region 38 made of p-type silicon carbide is formed on the outer peripheral side of the second well region 31, that is, on the opposite side from the first well region 30.
  • the impurity concentration of the JTE region 38 is lower than the impurity concentration of the second well region 31.
  • An FLR Field Limiting Ring
  • a combination of JTE region 38 and FLR may be formed.
  • Silicon carbide conductive layer 45 and source electrode 80 are ohmically connected via ohmic electrode 72 at the lower end of end region contact hole 91 .
  • Termination region contact hole 91 penetrates through gate insulating film 50 or field insulating film 51 and interlayer insulating film 55 and connects silicon carbide conductive layer 45 and source electrode 80 ohmically, but does not connect second well region 31 to source electrode 80 . It is not connected to the electrode 80. Furthermore, the width of silicon carbide conductive layer 45 is larger than the diameter or width of termination region contact hole 91 .
  • the second well region 31 is not directly ohmically connected to the source electrode 80.
  • the ohmic electrode 70, the Schottky electrode 71, and the contact region 35 are connected to the source electrode 80 on the interlayer insulating film 55 via the active region contact hole 90 penetrating the interlayer insulating film 55 and the gate insulating film 50. There is.
  • a drain electrode 84 is formed on the back side of the semiconductor substrate 10.
  • FIG. 9 is a schematic cross-sectional view showing a schematic configuration of the surge current-carrying region 301 and the active region contact hole 90.
  • the configurations of the surge energization region 301 and the Schottky barrier diode replacement region 302 are the same as those in FIG. 6, so detailed explanations will be omitted. Further, the area ratio of the Schottky barrier diode replacement region 302 to the active region 15 in plan view is also the same as described using FIGS. 4 and 5.
  • An SBD high surface density structure such as a folded structure may be formed in the region closest to the termination region of the active region.
  • a termination SBD high areal density structure including a JBS in which many SBDs are formed may be formed in a region of the termination region closest to the active region.
  • a sense cell for sensing current may be provided inside the active region.
  • the concentration of n-type impurities in the second separation region 22 may be higher than the concentration of n-type impurities in the drift layer 20.
  • planar type silicon carbide semiconductor device 100 a method for manufacturing planar type silicon carbide semiconductor device 100 according to the first embodiment will be described using schematic cross-sectional views of FIGS. 10 to 17.
  • a method of manufacturing stripe-type silicon carbide semiconductor device 100 will be described below, but a method of manufacturing lattice-type silicon carbide semiconductor device 100 is also similar to that described below.
  • a semiconductor substrate 10 made of n-type, low-resistance silicon carbide, whose first principal surface is a (0001) plane with an off-angle, and has a 4H polytype is prepared.
  • a layer having a thickness of, for example, 5 to 50 ⁇ m and an n-type impurity concentration of, for example, 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 is deposited on the semiconductor substrate 10 by chemical vapor deposition (CVD).
  • Drift layer 20 made of silicon carbide is epitaxially grown.
  • an implantation mask is formed using photoresist or the like in a predetermined region of the surface of the drift layer 20, and Al (aluminum), which is a p-type impurity, is ion-implanted.
  • the depth of the Al ion implantation is set to, for example, about 0.5 to 3 ⁇ m, which does not exceed the thickness of the drift layer 20.
  • the impurity concentration of the ion-implanted Al is, for example, 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 and is higher than the impurity concentration of the drift layer 20 .
  • the implant mask is then removed.
  • the regions into which Al ions are implanted in this step become the first well region 30 in the active region and the second well region 31 in the termination region.
  • an implantation mask is formed using photoresist or the like in a predetermined region of the surface of the drift layer 20, and Al, which is a p-type impurity, is ion-implanted.
  • the depth of Al ion implantation is set to about 0.5 to 3 ⁇ m, which does not exceed the thickness of the drift layer 20.
  • the impurity concentration of the ion-implanted Al is, for example, 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 , which is higher than the impurity concentration of the drift layer 20.
  • the implant mask is then removed.
  • the region into which Al ions are implanted in this step becomes the Schottky barrier diode replacement region 302.
  • a part of the surface of the first well region 30 adjacent to the Schottky barrier diode replacement region 302 becomes a channel region.
  • the p-type impurity concentration of the first well region 30 in the MOSFET region may be set to be higher than, preferably equal to, the p-type impurity concentration of the surface of the first well region 30 of the MOSFET region.
  • One method for this purpose is to perform the implantation process of the Schottky barrier diode replacement region 302 and the adjacent first well region 30 and the implantation process of the first well region 30 of the MOSFET region in the same process. According to such a method, the p-type impurity concentrations on the surfaces of the Schottky barrier diode replacement region 302 and the first well region 30 can be made the same, and the number of steps can be reduced.
  • an implantation mask is formed using photoresist or the like in a predetermined region of the surface of the drift layer 20 in the termination region, and Al, which is a p-type impurity, is ion-implanted.
  • the depth of Al ion implantation is set to about 0.5 to 3 ⁇ m, which does not exceed the thickness of the drift layer 20.
  • the impurity concentration of the ion-implanted Al is, for example, 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3 , which is higher than the impurity concentration of the drift layer 20 and the impurity concentration of the first well region 30 and the Schottky barrier diode replacement region 302. impurity concentration.
  • the implant mask is then removed.
  • the region into which Al ions are implanted in this step becomes the JTE region 38.
  • Al is ion-implanted into predetermined regions of the surface layer of the first well region 30 and the Schottky barrier diode replacement region 302 at a higher impurity concentration than those regions, for example, from 1 ⁇ 10 16 to 1 ⁇ 10 18 cm ⁇ 3 . By doing so, a contact region 35 is formed.
  • an implantation mask is formed using photoresist or the like to expose predetermined locations inside the surface layer of the first well region 30 and the Schottky barrier diode replacement region 302, and N (nitrogen), which is an n-type impurity, is implanted.
  • N nitrogen
  • the depth of N ion implantation is made shallower than the thickness of the first well region 30.
  • the impurity concentration of the ion-implanted N is, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 , which is higher than the p-type impurity concentration of the first well region 30 and the Schottky barrier diode replacement region 302.
  • the region exhibiting n-type becomes the source region 40.
  • the thickness of the source region 40 only needs to be smaller than the thickness of the first well region 30.
  • an implantation mask is formed using photoresist or the like so as to expose a predetermined location inside the second well region 31 in the termination region, and N, which is an n-type impurity, is ion-implanted.
  • the depth of N ion implantation is shallower than the thickness of the second well region 31.
  • the impurity concentration of the ion-implanted N is, for example, 1 ⁇ 10 18 to 1 ⁇ 10 21 cm ⁇ 3 , which is higher than the p-type impurity concentration of the second well region 31 .
  • the region exhibiting n-type becomes silicon carbide conductive layer 45 .
  • the thickness of silicon carbide conductive layer 45 only needs to be smaller than the thickness of second well region 31 .
  • Silicon carbide conductive layer 45 and source region 40 may be formed in the same process, the same thickness, and the same impurity concentration, or silicon carbide conductive layer 45 and source region 40 may be formed in different processes and in different They may be formed with different thicknesses and different impurity concentrations.
  • the drift layer 20 is annealed using a heat treatment apparatus at a temperature of 1300 to 1900° C. for 30 seconds to 1 hour in an inert gas atmosphere such as argon (Ar) gas.
  • a field insulating film 51 made of silicon oxide is formed on a region other than the active region where the first well region 30 and the surge conduction region 301 are formed, that is, on the termination region.
  • the thickness of the field insulating film 51 is, for example, 0.5 to 2 ⁇ m, which is greater than the thickness of the gate insulating film 50.
  • the surface of the silicon carbide layer that is not covered with field insulating film 51 is thermally oxidized to form a silicon oxide film with a desired thickness as gate insulating film 50.
  • a conductive polycrystalline silicon film for example, is formed on the gate insulating film 50 and the field insulating film 51 by low pressure CVD, and is patterned to form the gate electrode 60.
  • an interlayer insulating film 55 which is thicker than the gate insulating film 50 and made of silicon oxide, for example, is formed by low pressure CVD.
  • 12 and 13 are cross-sectional views of the same area as FIGS. 3 and 6 after completing the steps up to this stage.
  • a part of the active region contact hole 90 that penetrates the interlayer insulating film 55 and the gate insulating film 50 and reaches the contact region 35 and the source region 40 in the active region, and the silicon carbide conductive layer 45 in the termination region are formed.
  • a termination region contact hole 91 is formed that reaches the end region.
  • the interlayer insulating film 55 and the gate insulating film 50 are left.
  • a metal film containing Ni as a main component is formed on the surface of the silicon carbide layer exposed from part of the active region contact hole 90 and the termination region contact hole 91 by, for example, sputtering, and then heated at 600 to 1100°C. Heat treatment is performed at a temperature of .
  • the metal film containing Ni as a main component and the silicon carbide layer react, and a silicide layer is formed between the metal film and the silicon carbide layer.
  • the remaining metal film other than the silicide layer is removed by wet etching. As a result, the remaining silicide layer becomes the ohmic electrode 70 and the ohmic electrode 72 at the end.
  • 14 and 15 are cross-sectional views of the same area as FIGS. 3 and 6 after the process up to this stage has been completed.
  • a metal film containing Ni as a main component is formed on the back surface (second main surface) of the semiconductor substrate 10 and heat-treated to form a drain electrode 84, which is a back ohmic electrode, on the back surface of the semiconductor substrate 10.
  • a resist mask 99 is formed to separate the interlayer insulating film 55 and gate insulating film 50 on the first separation region 21 and the Schottky barrier diode replacement region 302, and the interlayer insulating film 55 at the position where the gate contact hole 95 will be formed. Remove.
  • the removal method is wet etching that does not damage the surface of the silicon carbide layer that will become the Schottky interface.
  • 16 and 17 are cross-sectional views of the same area as FIGS. 3 and 6 after completing the steps up to this stage.
  • a metal film that will become a Schottky electrode is deposited by sputtering or the like.
  • a Schottky electrode 71 is formed on the first spacing region 21 in the active region contact hole 90 and the Schottky barrier diode replacement region 302 by patterning with a photoresist or the like.
  • the material of the Schottky electrode 71 is, for example, Ti (titanium), Mo (molybdenum), or the like.
  • a wiring metal such as Al is formed on the surface of the substrate that has been processed up to this point by sputtering or vapor deposition, and is processed into a predetermined shape by photolithography.
  • An ohmic electrode 72, a source electrode 80 in contact with the Schottky electrode 71, a gate pad 81 and a gate wiring 82 in contact with the gate electrode 60 are formed.
  • silicon carbide semiconductor device 100 a silicon carbide semiconductor device in which the semiconductor material is 4H type silicon carbide will be described as an example.
  • the diffusion potential of the pn junction in this case is approximately 2V.
  • silicon carbide semiconductor device 100 The operation of silicon carbide semiconductor device 100 according to the first embodiment will be briefly explained by dividing it into four normal operation states and one abnormal state.
  • the first normal operation state is a state in which a higher voltage is applied to the drain electrode 84 than to the source electrode 80, and a positive voltage equal to or higher than the threshold voltage is applied to the gate electrode 60. This is called the "on state.” In this on state, an inversion channel is formed in the channel region, and a path through which electrons, which are carriers, flow is formed between the n-type source region 40 and the n-type second separation region 22.
  • an electric field reverse bias
  • the voltage applied between the source electrode 80 and the drain electrode 84 at this time is called an on-voltage, and the value obtained by dividing the on-voltage by the density of on-current is called an on-resistance.
  • the on-resistance is equal to the sum of the resistances of the paths through which the electrons flow.
  • the product of the on-resistance and the square of the on-current corresponds to the conduction loss consumed by the MOSFET when the MOSFET is energized, so it is preferable that the on-resistance is low.
  • the channel region is also formed within the surge conduction region 301. Therefore, the surge energization region 301 can also contribute to reducing the on-resistance.
  • the second normal operation state is a state in which a higher voltage is applied to the drain electrode 84 than to the source electrode 80, and a voltage lower than the threshold is applied to the gate electrode 60, and is hereinafter referred to as the "off state”. ” is called.
  • this off state no inverted carriers exist in the channel region, so no on current flows, and the high voltage applied to the load in the on state is applied between the source electrode 80 and drain electrode 84 of the MOSFET.
  • the third normal operation state is a state in which a lower voltage is applied to the drain electrode 84 than to the source electrode 80, that is, a back electromotive voltage is applied to the MOSFET, and a voltage below the threshold is applied to the gate electrode 60. It is. In this state, a return current flows from the source electrode 80 toward the drain electrode 84.
  • this state will be referred to as an "asynchronous rectification state.”
  • a forward electric field forward bias
  • forward bias forward bias
  • a unipolar current including an electron current flows from the Schottky electrode 71 toward the n-type first separation region 21 . That is, a unipolar current flows through the SBD including the Schottky electrode 71 and the first separation region 21 .
  • the freewheeling current component of the freewheeling diode is mainly this unipolar component.
  • the source electrode 80 and the first well region 30 are at the same potential via the ohmic electrode 70 on the source side.
  • a forward bias is also applied to the pn junction between the p-type first well region 30 and the drift layer 20.
  • the pn junction is formed in parallel with the above-mentioned Schottky junction, and when changing from the off state to the asynchronous rectification state, the Schottky junction with a lower threshold voltage turns on before the pn junction, so the freewheeling current flows almost entirely through the Schottky junction. flows into the pn junction, but does not flow into the pn junction.
  • the SBD it is possible to suppress the forward current, which is a bipolar current, from flowing through the pn junction, that is, the body diode, which is a parasitic pn diode, in the asynchronous rectification state. If a starting point such as a basal plane dislocation exists in a pn junction through which bipolar current flows, crystal defects such as stacking faults may expand due to repeated asynchronous rectification states. Crystal defects such as stacking faults block current flowing in the thickness direction of the chip, which increases the on-resistance and may lead to device failure due to thermal runaway. In silicon carbide semiconductor device 100 according to the first embodiment, since the SBD is built-in, bipolar current can be suppressed from flowing through the pn junction during reflux, and the reliability of silicon carbide semiconductor device 100 can be improved.
  • the forward current which is a bipolar current
  • unipolar current is difficult to flow in the surge energization region 301 because the first separation region 21 connected to the Schottky electrode 71 does not exist.
  • the unipolar current flowing through the junction between the Schottky electrode 71 formed around the surge conduction region 301 and the first separation region 21 diffuses in the drift layer 20 in the chip plane direction, thereby reducing the drift within the surge conduction region 301.
  • Some unipolar current also flows through layer 20.
  • the current density is smaller than that of the active region other than the surge current carrying region 301, so the bipolar current at the pn junction of the surge current carrying region 301 is lower than that of the active region other than the surge current carrying region 301 due to the low source-drain voltage. It becomes easier to flow.
  • the area ratio of the Schottky barrier diode replacement region 302 to the active region is 0.01% or more, and the SBD region, when not replaced by the Schottky barrier diode replacement region 302, occupies the active region 15. It is less than the area ratio, more preferably 0.01% or more and 5% or less, which is relatively small. Therefore, the possibility of reliability deterioration due to expansion of crystal defects such as stacking faults can be reduced. Further, if the area ratio is 5% or less, the influence on the chip electrical characteristics during normal operation can be almost ignored, so that deterioration of electrical characteristics such as conduction loss due to the surge current-carrying region 301 can be suppressed.
  • the fourth normal operation state is a state in which a lower voltage is applied to the drain electrode 84 than to the source electrode 80, that is, a back electromotive voltage is applied to the MOSFET, and a voltage higher than the threshold voltage is applied to the gate electrode 60. be.
  • a return current flows from the source electrode 80 toward the drain electrode 84.
  • this state will be referred to as a "synchronous rectification state.”
  • a unipolar current flows through the channel.
  • the channel is formed not only in the MOSFET region but also in the surge conduction region 301.
  • the channel current becomes a carrier of unipolar current, and it is possible to suppress the pn junction from turning on. Thereby, it is possible to suppress the concentration of heat generation in the surge energization region 301 during the synchronous rectification state.
  • the sequence of synchronous rectification states occupies about half of the carrier period, and the time is assumed to be relatively long, from several tens of microseconds to several milliseconds. This time is extremely long compared to the asynchronous rectification state where a short time of several hundred nanoseconds to several microseconds is assumed. If current continues to flow through the pn diode for such a long time, local heat generation will occur. The reason for this will be explained below.
  • bipolar current causes conductivity modulation and has the characteristic of reducing drift resistance.
  • the resistance decreases and more current flows than in regions where only unipolar current flows.
  • the temperature rises in the local region where the bipolar current flows conductivity modulation becomes stronger, and positive feedback begins in which current concentration occurs.
  • local heat generation occurs in the surge energization region 301 and the like, which may cause reliability deterioration such as cracks in the electrode joint and breakdown of the gate insulating film.
  • a channel current flows in the surge energization region 301 during the synchronous rectification state. Therefore, the operation of the pn diode in the surge current-carrying region 301 can be suppressed, and local heat generation can be avoided, so that high reliability can be obtained.
  • surge resistance should be increased.
  • bipolar current in which conductivity modulation occurs, is more suitable than unipolar current for passing surge current with low resistance.
  • the surge energization region 301 according to the first embodiment since the first separation region 21 connected to the Schottky electrode 71 does not exist, unipolar current is difficult to flow. Therefore, at the start of surge energization, in the surge energization region 301, the pn junction is turned on while the energization current in the region other than the surge energization region 301 is low, and bipolar energization is started.
  • the resistance of the drift layer 20 decreases, the unipolar current density increases, and the parasitic pn diode (that is, the body diode) of the MOSFET turns on. Holes then diffuse into the drift layer 20 around this region, and the body diode is turned on in the adjacent active region. That is, when a surge current is applied, the surge current-carrying region 301 becomes the starting point, and the surrounding body diodes react in a chain reaction, and the body diodes operate one after another.
  • the chip By turning on the body diode over a wide area of the chip in this way, the chip enters a bipolar current-carrying state, and the generated energy is reduced by lowering the resistance through conductivity modulation, making it possible to suppress heat generation when chip current flows. can. That is, since the allowable surge current can be increased, the surge resistance can be increased.
  • the surge current-carrying region 301 it is possible not only to increase the current that can flow in the surge current-carrying region 301, but also to change the characteristics over a wide range of the chip by chain operation. Therefore, the area ratio of the surge energization region 301 to the active region may be small.
  • FIG. 18 is a diagram showing the results of verifying the chain operation of the pn diode from the Schottky barrier diode replacement region 302 having a width of 20 ⁇ m by TCAD (technology CAD) simulation.
  • TCAD technology CAD
  • the body diode chain operation region is a region where the body diode, which is a parasitic pn diode of the MOSFET in the unit cell region, operates by a chain starting from the operation of the pn diode in the Schottky barrier diode replacement region 302.
  • the hole density of the adjacent cell increases over time, conductivity modulation propagates due to the operation of the body diode, which is the pn diode, and the body diode chain operation region expands. I was able to confirm that I was going.
  • the chain speed By understanding the propagation speed of the pn diode operation when a surge current is applied, that is, the chain speed, it is possible to determine the occupation of the active region of the body diode chain operation region when a surge current of 1 msec or more, which is generally assumed to be an abnormal state, occurs.
  • the area ratio can be designed.
  • SBD energization is switched to body diode energization earlier than in the case where surge energization region 301 does not exist. Since the body diode, which is a pn diode, has a low resistance due to conductivity modulation due to bipolar operation, the generated energy density decreases at the same time as the body diode starts energizing. As a result, heat generation during surge energization is suppressed, and surge resistance can be improved.
  • FIG. 19 is a graph showing the relationship between maximum forward voltage VFmax and applied current IFSM during a surge current test in a prototype silicon carbide semiconductor device.
  • the area ratio of p-type Schottky barrier diode replacement region 302 in surge conduction region 301 to active region 15 in plan view was changed.
  • the SBD conducts current in a region where the current is relatively low, and when a current above a certain level flows, it switches to body diode conduction, and the slope of the VI characteristic changes due to a change in resistance. At this time, the sooner the switch to body diode energization occurs, the lower the generated energy is, which is more advantageous in terms of surge resistance.
  • evaluation was performed by changing the area ratio of the Schottky barrier diode replacement region 302 to the active region 15 in plan view from approximately 0.0197% to 0.1967%. As a result, it was confirmed that as the area ratio increases, the body diode operation start voltage decreases, and the switch to body diode energization becomes faster.
  • FIG. 20 is a diagram showing the results of checking the surge resistance based on the results.
  • the surge current applied to the silicon carbide semiconductor device was gradually increased, and measurements were made until the silicon carbide semiconductor device was destroyed. As a result, it was confirmed that the structure having the Schottky barrier diode replacement region 302 has improved surge resistance compared to the structure in which the Schottky barrier diode replacement region 302 does not exist.
  • the Schottky barrier diode replacement region 302 is connected to the source electrode 80 via the active region second contact hole 90B at a position far from the junction between the Schottky electrode 71 and the first separation region 21. ing. That is, in the surge conduction region 301, a pn diode is formed that penetrates between the source and the drain in the cross-sectional direction of the chip. Since this pn diode does not need to conduct current in the chip plane direction in a p-type layer having a high sheet resistance, a large bipolar current can flow when the pn diode is turned on by a surge current. Therefore, the Schottky barrier diode replacement region 302 easily functions as a starting point for pn diode operation.
  • the effective area of the diode region can be made smaller than when one of these is attached externally. can do.
  • a plurality of surge conduction regions 301 are arranged evenly over the entire surface of the active region so that regions where pn diodes operate in a chain manner from the surge conduction regions 301 are not unevenly distributed in the active region. This is desirable. According to such a configuration, heat generating locations can be dispersed.
  • FIG. 21 is a schematic cross-sectional view showing a schematic configuration of a surge current-carrying region 301 and an active region contact hole 90 according to the second embodiment.
  • a second separation region 22 was formed as shown in FIG. 6 .
  • the second separation region 22 is not formed in the surge energization region 301 according to the second embodiment, as shown in FIG. 21.
  • all regions including the first well region 30, the first spacing region 21, and the second spacing region 22 are replaced with p-type.
  • the surge energization region 301 since there is no channel in the surge energization region 301, the surge energization region 301 does not have the function of a MOSFET. Therefore, even when the gate is turned on, the pn diode is turned on preferentially, and the operations of the surrounding pn diodes are chained, so that the surge resistance can be increased.
  • Silicon carbide semiconductor devices 100 according to Embodiments 1 and 2 are planar silicon carbide semiconductor devices.
  • silicon carbide semiconductor device 100 according to the third embodiment is a trench-type silicon carbide semiconductor device.
  • FIG. 22 is a top view of the silicon carbide layer of silicon carbide semiconductor device 100 according to the third embodiment, and is a plan view corresponding to FIG. 2.
  • silicon carbide semiconductor device 100 shown in FIG. 22 in the active region, striped gate trenches GT in which transistors are formed and striped Schottky trenches ST in which Schottky electrodes are embedded are alternately arranged parallel to each other. There is.
  • a second well region 31 is formed in the termination region around the active region.
  • FIG. 23 is an enlarged plan view of the active region of silicon carbide semiconductor device 100 according to the third embodiment.
  • a first connection region 36 and a second connection region 37 made of p-type silicon carbide are formed adjacent to each other in the gate trench GT and Schottky trench ST, respectively, and are formed at regular intervals along the extending direction thereof.
  • a p-type Schottky barrier diode replacement region 302 is formed adjacent to the Schottky trench ST.
  • the region including the unit cell region including the Schottky trench ST that substantially corresponds to the SBD region, the gate trench GT that substantially corresponds to the MOSFET region, and the surge conduction region 301 is referred to as an active region.
  • silicon carbide semiconductor device 100 In the termination region of silicon carbide semiconductor device 100 according to Embodiment 3, a structure similar to that of planar silicon carbide semiconductor device 100 described in Embodiment 1 etc. may be formed, or a structure adapted to trench type silicon carbide semiconductor device 100 may be formed. Other structures may be formed. Hereinafter, only the active region of silicon carbide semiconductor device 100 according to the third embodiment will be described.
  • FIG. 24 is a schematic cross-sectional view schematically showing a portion of the active region including the surge energization region 301 of FIG. 23 where the first connection region 36 and the second connection region 37 are not formed.
  • FIG. 25 is a schematic cross-sectional view schematically showing a location where the first connection region 36 and the second connection region 37 are formed in the active region including the surge energization region 301 of the active region of FIG. 23.
  • drift layer 20 made of n-type silicon carbide is formed on the surface of semiconductor substrate 10 made of low-resistance n-type silicon carbide.
  • the semiconductor layer provided with the active region is the drift layer 20 on the semiconductor substrate 10, but it may be the semiconductor substrate 10.
  • a first well region 30 made of p-type silicon carbide is formed in the surface layer of the drift layer 20, as shown in the cross-sectional views of FIGS. 24 and 25.
  • a source region 40 made of n-type silicon carbide is formed in a part of the surface layer of the first well region 30 .
  • a contact region 35 made of low resistance p-type silicon carbide is formed adjacent to the source region 40.
  • a gate trench GT is formed that penetrates the source region 40 and the first well region 30 and reaches the drift layer 20.
  • a Schottky trench ST is formed in another location, penetrating the source region 40 and the first well region 30 and reaching the drift layer 20.
  • the gate trenches GT and Schottky trenches ST are arranged alternately and parallel to each other.
  • the gate trench GT and the Schottky trench ST have the same depth, but may have different depths. Further, the gate trench GT and the Schottky trench ST may be formed with the same width, or may have different widths.
  • a gate electrode 60 is formed in the gate trench GT with a gate insulating film 50 made of, for example, silicon oxide interposed therebetween.
  • the gate electrode 60 is made of, for example, low-resistance polycrystalline silicon with a high impurity concentration.
  • a Schottky electrode 71 and a source electrode 80 are formed in the Schottky trench ST, and the Schottky electrode 71 is formed in contact with the drift layer 20 and makes a Schottky connection with the drift layer 20.
  • a p-type first protection region 32 is formed in the drift layer 20 at the bottom of the gate trench GT.
  • a p-type second protection region 33 is formed in the drift layer 20 at the bottom of the Schottky trench ST. It is preferable that the first protection region 32 and the second protection region 33 have the same depth and the same impurity concentration.
  • the first protection region 32 and the first well region 30 are connected by a p-type first connection region 36. Further, the second protection region 33 and the first well region 30 are connected by a p-type second connection region 37.
  • An ohmic electrode 70 is formed on the surface of the source region 40.
  • An ohmic electrode 70, a Schottky electrode 71, and a source electrode 80 connected to the contact region 35 are formed thereon.
  • the first well region 30 can easily exchange electrons and holes with the ohmic electrode 70 via the low-resistance contact region 35.
  • the source electrode 80 is also connected to the Schottky electrode 71 within the Schottky trench ST.
  • the region of the first well region 30 that faces the gate electrode 60 with the gate insulating film 50 interposed therebetween is called a channel region.
  • An SBD is formed on the side surface of the Schottky trench ST at a location where the Schottky electrode 71 and the drift layer 20 are in contact.
  • a drain electrode 84 is formed on the back side of the semiconductor substrate 10.
  • the second well region 31 in the termination region may have the same depth and thickness as the first well region 30 in the active region. Further, the second well region 31 in the termination region is formed to the depth of the bottom of the gate trench GT and Schottky trench ST so as to have the same depth as the first protection region 32 and the second protection region 33 in the active region. Good too. Furthermore, a low resistance n-type silicon carbide conductive layer 45 may be formed in the surface layer portion of the second well region 31 . Furthermore, the second well region 31 does not need to be directly ohmically connected to the source electrode 80.
  • the first separation region 21 is in contact with the side surface of the Schottky trench ST, and is sandwiched between the first well region 30 and the second protection region 33 that are in contact with the Schottky trench ST. Applies to the area.
  • the second separation region 22 corresponds to a region that is in contact with the side surface of the gate trench GT and is sandwiched between the first well region 30 and the first protection region 32 that are in contact with the gate trench GT.
  • the first separation region 21 is replaced with a p-type Schottky barrier diode replacement region 302 that is in contact with the side surface of the Schottky trench ST.
  • a p-type Schottky barrier diode replacement region 302 that is in contact with the side surface of the Schottky trench ST.
  • the boundary of the Schottky barrier diode replacement region 302 is shown by a dotted line for convenience.
  • the Schottky electrode 71 is not connected to an n-type silicon carbide layer such as the same n-type first separation region 21 as the drift layer 20, and the Schottky electrode 71 and the drift layer 20 are replaced by a p-type Schottky barrier diode. It is divided by a region 302.
  • the area ratio of the Schottky barrier diode replacement region 302 to the active region 15 in plan view is 0.01% or more, and in place of the Schottky barrier diode replacement region 302.
  • the area ratio occupied by the SBD region in the active region 15 is less than that in the case where the SBD region is not present, and is more preferably 0.01% or more and 5% or less.
  • a semiconductor substrate 10 made of n-type, low-resistance silicon carbide, whose first principal surface is a (0001) plane with an off-angle, and has a 4H polytype is prepared.
  • Drift layer 20 made of silicon carbide is epitaxially grown on semiconductor substrate 10 to a thickness of, for example, 5 to 50 ⁇ m and with an n-type impurity concentration of, for example, 1 ⁇ 10 15 to 1 ⁇ 10 17 cm ⁇ 3 by CVD.
  • Al which is a p-type impurity
  • the depth of the Al ion implantation is set to, for example, about 0.5 to 3 ⁇ m, which does not exceed the thickness of the drift layer 20.
  • the impurity concentration of the ion-implanted Al is, for example, 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 and is higher than the impurity concentration of the drift layer 20 .
  • the regions into which Al ions are implanted in this step become the first well region 30 in the active region and the second well region 31 in the termination region. Note that the first well region 30 may be formed on the drift layer 20 by an epitaxial method instead of ion implantation.
  • FIG. 26 is a cross-sectional view of the active region after completing the steps up to this stage.
  • one of a gate trench GT and a Schottky trench ST is formed in one source region 40 between adjacent contact regions 35.
  • the gate trenches GT and Schottky trenches ST are arranged alternately.
  • Al which is a p-type impurity, is ion-implanted into the bottoms of each of the gate trench GT and Schottky trench ST.
  • a first protection region 32 is formed at the bottom of the gate trench GT
  • a second protection region 33 is formed at the bottom of the Schottky trench ST.
  • the impurity concentration of each of the first protection region 32 and the second protection region 33 is, for example, 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the first connection region 36 and the second connection region 37 formed in the gate trench GT and Schottky trench ST, respectively, are formed by, for example, oblique ion implantation of p-type impurity ions such as Al from a direction perpendicular to the extending direction of each trench. be done.
  • the impurity concentration of each of the first connection region 36 and the second connection region 37 is, for example, 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 .
  • the Schottky barrier diode replacement region 302 like the first connection region 36 and the second connection region 37, is formed, for example, by obliquely implanting ions of a p-type impurity such as Al from a direction perpendicular to the extending direction of the Schottky trench ST. Ru.
  • the impurity concentration of the Schottky barrier diode replacement region 302 is 1 ⁇ 10 17 to 1 ⁇ 10 19 cm ⁇ 3 . If the Schottky barrier diode replacement region 302 is formed simultaneously with at least one of the first connection region 36 and the second connection region 37, the number of steps can be reduced.
  • the respective extending directions of the gate trench GT and Schottky trench ST in the active region may be parallel to the ⁇ 11-20> direction, which is the off direction.
  • the Schottky trench ST and the trench sidewalls on both sides thereof are not affected by the off direction of the semiconductor substrate 10, so that variations in barrier height at the Schottky interface of the Schottky trench ST can be reduced.
  • the threshold voltage of the MOSFET in the gate trench GT is no longer affected by the off direction of the semiconductor substrate 10, so that variations in the threshold voltage of the MOSFET can be reduced.
  • the drift layer 20 is annealed for 30 seconds to 1 hour at a temperature of 1300 to 1900° C. in an inert gas atmosphere such as Ar gas using a heat treatment apparatus.
  • This annealing electrically activates the ion-implanted N and Al.
  • FIG. 27 is a cross-sectional view of the active region after the steps up to this stage have been completed.
  • the inside of the Schottky trench ST is filled with a protective insulating film 52 made of, for example, silicon oxide.
  • the surface of the silicon carbide layer that is not covered with the protective insulating film 52 is thermally oxidized to form a gate insulating film 50 made of, for example, silicon oxide and having a desired thickness in the gate trench GT.
  • a conductive polycrystalline silicon film for example, is formed on the gate insulating film 50 by a low pressure CVD method, and the gate electrode 60 is formed by patterning the film.
  • an interlayer insulating film 55 which is thicker than the gate insulating film 50 and made of silicon oxide, for example, is formed on the gate electrode 60 by low pressure CVD.
  • FIG. 29 is a cross-sectional view of the active region after the steps up to this stage have been completed.
  • FIG. 30 is a cross-sectional view of the active region after the steps up to this stage have been completed.
  • a Schottky electrode 71 is formed in the Schottky trench ST.
  • the material of the Schottky electrode 71 is, for example, Ti, Mo, or the like.
  • FIG. 31 is a cross-sectional view of the active region after the steps up to this stage have been completed.
  • Gate pad 81 and gate wiring 82 are formed similarly to source electrode 80 .
  • the gate pad 81 and the gate wiring 82 may be formed simultaneously with the source electrode 80.
  • a metal film containing Ni as a main component is formed on the back side of the semiconductor substrate 10 and heat-treated to form a drain electrode 84, which is a back ohmic electrode, on the back side of the semiconductor substrate 10.
  • silicon carbide semiconductor device 100 according to the third embodiment shown in FIG. 24 is manufactured.
  • FIG. 32 is a block diagram schematically showing the configuration of power module device 101 according to the fourth embodiment.
  • Power module device 101 includes a plurality of silicon carbide semiconductor devices 100, each of which is the silicon carbide semiconductor device 100 of any one of Embodiments 1 to 4.
  • the plurality of silicon carbide semiconductor devices may include a silicon carbide semiconductor device 100 having a surge conduction region 301 and a silicon carbide semiconductor device not having a surge conduction region 301.
  • a surge current flows, the pn diode of a specific silicon carbide semiconductor device turns on and the current does not concentrate on that silicon carbide semiconductor device. May include only
  • FIG. 33 is a block diagram showing a power conversion device 501 according to the fifth embodiment.
  • Power conversion device 501 includes a control circuit 501a, a drive circuit 501b, and a main conversion circuit 501c mounted with silicon carbide semiconductor device 100 according to any one of the first to fourth embodiments.
  • the power module device 101 according to the fourth embodiment may be installed in the main conversion circuit 501c instead of the silicon carbide semiconductor device 100 according to any one of the first to fourth embodiments.
  • Drive circuit 501b drives silicon carbide semiconductor device 100 of main conversion circuit 501c based on the control signal from control circuit 501a.
  • drive circuit 501b turns on the gate of the MOSFET of silicon carbide semiconductor device 100, except for a short dead time, when a freewheeling current flows through a parasitic pn diode that is a freewheeling diode of silicon carbide semiconductor device 100.
  • a unipolar current can be passed through the channel, and concentration of heat generation in the surge energization region 301 can be avoided.
  • Main conversion circuit 501c including silicon carbide semiconductor device 100 converts power from power supply 502 into power usable by load 503 by driving silicon carbide semiconductor device 100 based on a control signal.
  • the silicon carbide semiconductor device 100 according to the first to fourth embodiments is applied as the switching element of the main conversion circuit 501c, the power is reduced with low loss and with improved high-speed switching reliability.
  • a conversion device 501 can be realized.
  • FIG. 34 is a diagram showing a moving body 601 according to the sixth embodiment.
  • the moving object 601 is a train, but it is not limited to this.
  • the mobile body 601 is provided with the power conversion device 501 according to the fifth embodiment, and the power conversion device 501 generates the power necessary for the mobile body 601. According to such a configuration, the same effects as the power converter 501 according to the fifth embodiment can be obtained with respect to the power converter used in the mobile body 601.
  • the p-type impurity explained above may be boron (B) or gallium (Ga) instead of aluminum (Al).
  • the n-type impurity explained above may be phosphorus (P) instead of nitrogen (N).
  • the gate insulating film 50 described above does not necessarily have to be an oxide film such as SiO 2 , and may be an insulating film other than an oxide film, or a combination of an insulating film other than an oxide film and an oxide film. Further, the gate insulating film 50 may be a deposited film made of silicon oxide formed by a CVD method or the like instead of silicon oxide obtained by thermally oxidizing silicon carbide.
  • silicon carbide semiconductor device 100 may have a configuration in which an SBD is built into a MOSFET having a superjunction structure.

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Abstract

ＳＢＤが内蔵された炭化珪素半導体装置において、サージ耐量を高めることが可能な技術を提供することを目的とする。炭化珪素半導体装置は、ショットキバリアダイオード領域及びＭＯＳＦＥＴ領域を含むユニットセル領域と、サージ通電領域とを含む活性領域が設けられた第１導電型の半導体層を備える。サージ通電領域は、ショットキバリアダイオード領域の第１導電型を第２導電型に代えたショットキバリアダイオード置換領域を含む。ショットキバリアダイオード置換領域の活性領域に占める面積比率は、０．０１％以上、かつショットキバリアダイオード置換領域に代えない場合のショットキバリアダイオード領域の活性領域に占める面積比率未満である。

Description

炭化珪素半導体装置、パワーモジュール装置、電力変換装置、及び、移動体
　本開示は、炭化珪素半導体装置、パワーモジュール装置、電力変換装置、及び、移動体に関する。
　炭化珪素（ＳｉＣ）の半導体層に設けられたｐｎダイオードに、順方向電流すなわちバイポーラ電流を流し続けると、結晶中に積層欠陥等の結晶欠陥が発生して順方向電圧がシフトするという問題が知られている。これは、ｐｎダイオードを通して注入された少数キャリアが多数キャリアと再結合する際の再結合エネルギーが、炭化珪素の半導体層に存在する基底面転位などを起点として、面欠陥である積層欠陥等の結晶欠陥を拡張させるためと考えられている。この結晶欠陥は電流の流れを阻害するため、結晶欠陥が拡張すると、電流が減少して順方向電圧が増加し、炭化珪素半導体装置の信頼性の低下を引き起こす。
　このような順方向電圧の増加は、炭化珪素を用いた縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）においても同様に発生する。縦型ＭＯＳＦＥＴは、ソース－ドレイン間に寄生ｐｎダイオードであるボディダイオードを備えており、順方向電流がこのボディダイオードに流れると、縦型ＭＯＳＦＥＴにおいてｐｎダイオードと同様の信頼性低下を引き起こす。このため、ＳｉＣ－ＭＯＳＦＥＴのボディダイオードをＭＯＳＦＥＴの還流ダイオードとして用いる場合には、ＭＯＳＦＥＴ特性の低下が発生する場合がある。
　上記のような寄生ｐｎダイオードへの順方向電流通電による信頼性上の問題を解決する構成として、ＭＯＳＦＥＴ等のユニポーラ型トランジスタである炭化珪素半導体装置に、ユニポーラ型ダイオードを還流ダイオードとして内蔵させる構成が提案されている。例えば特許文献１及び特許文献２には、ユニポーラ型ダイオードであるショットキバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ　Ｂａｒｒｉｅｒ　Ｄｉｏｄｅ）をＭＯＳＦＥＴのユニットセル内に内蔵させる構成が提案されている。
　ユニポーラ型ダイオードを内蔵したユニポーラ型トランジスタからなる炭化珪素半導体装置では、還流動作時にボディダイオード、つまり寄生ｐｎダイオードのバイポーラ電流を低減できるので、当該トランジスタの特性劣化を抑制することができる。
特開２００３－０１７７０１号公報 国際公開第２０１４／０３８１１０号
　しかしながら、バイポーラ型ダイオードであるｐｎダイオードは、バイポーラ動作による伝導度変調により低抵抗となるが、ユニポーラ型ダイオードであるＳＢＤは比較的高い抵抗を有する。このため、ＳＢＤの通電時の発生エネルギーは、ｐｎダイオードであるボディダイオードの通電時の発生エネルギーよりも高い。
　その結果、上述したようなＳＢＤが内蔵された炭化珪素半導体装置では、事故電流等のサージ電流がＳＢＤを通電するときの発生エネルギー密度が高く、ＳＢＤに大きな発熱が生じる。このため、サージ電流に対する破壊耐量であるサージ耐量が低くなるという問題があった。
　そこで、本開示は、上記のような問題点に鑑みてなされたものであり、ＳＢＤが内蔵された炭化珪素半導体装置において、サージ耐量を高めることが可能な技術を提供することを目的とする。
　本開示に係る炭化珪素半導体装置は、ショットキバリアダイオード領域及びＭＯＳＦＥＴ領域を含むユニットセル領域と、サージ通電領域とを含む活性領域が設けられた第１導電型の半導体層を備え、前記サージ通電領域は、前記ショットキバリアダイオード領域の前記第１導電型を第２導電型に代えたショットキバリアダイオード置換領域を含み、前記ショットキバリアダイオード置換領域の前記活性領域に占める面積比率は、０．０１％以上、かつ前記ショットキバリアダイオード置換領域に代えない場合の前記ショットキバリアダイオード領域の前記活性領域に占める面積比率未満である。
　本開示によれば、事故電流等のサージ電流による長い還流動作時において、ショットキバリアダイオード置換領域に形成されたｐｎダイオードの動作に連鎖して、ショットキバリアダイオード置換領域に代えない場合に比べて活性領域面内のボディダイオードが早期動作し、発生エネルギー密度が下がることで、サージ耐量を高めることができる。
　本開示の目的、特徴、局面及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る炭化珪素半導体装置の構成を示す平面図である。 実施の形態１に係る炭化珪素半導体装置の構成を示す平面図である。 実施の形態１に係る炭化珪素半導体装置の構成を示す断面模式図である。 実施の形態１に係る炭化珪素半導体装置の構成を示す平面模式図である。 実施の形態１に係る炭化珪素半導体装置の構成を示す平面模式図である。 実施の形態１に係る炭化珪素半導体装置の構成を示す断面模式図である。 実施の形態１に係る炭化珪素半導体装置の構成を示す平面図である。 実施の形態１に係る炭化珪素半導体装置の構成を示す断面模式図である。 実施の形態１に係る炭化珪素半導体装置の構成を示す断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態１に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態１に係る炭化珪素半導体装置のシミュレーション結果を示す図である。 実施の形態１に係る炭化珪素半導体装置における通電の切り替わりを説明するための図である。 実施の形態１に係る炭化珪素半導体装置における通電の切り替わりを説明するための図である。 実施の形態２に係る炭化珪素半導体装置の構成を示す断面模式図である。 実施の形態３に係る炭化珪素半導体装置の構成を示す平面図である。 実施の形態３に係る炭化珪素半導体装置の構成を示す平面図である。 実施の形態３に係る炭化珪素半導体装置の構成を示す断面模式図である。 実施の形態３に係る炭化珪素半導体装置の構成を示す断面模式図である。 実施の形態３に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態３に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態３に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態３に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態３に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態３に係る炭化珪素半導体装置の製造方法を説明するための断面模式図である。 実施の形態４に係るパワーモジュール装置の構成を示すブロック図である。 実施の形態５に係る電力変換装置の構成を示すブロック図である。 実施の形態６に係る移動体の構成を示す図である。
　以下の説明において、ｎ及びｐは半導体の導電型を示す。本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。
　以下、添付の図面を参照しながら実施の形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
　以下、炭化珪素半導体装置がＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴである場合について説明する。炭化珪素半導体装置は、珪素半導体装置に比べて、高温下及び高電圧下の安定動作、及び、スイッチ速度の高速化が可能である。
　＜実施の形態１＞
　図１は、本実施の形態１に係る炭化珪素半導体装置１００の構成を上面から見た平面図である。本実施の形態１に係る炭化珪素半導体装置１００は、プレーナ型の炭化珪素半導体装置である。図１において、炭化珪素半導体装置１００の上面の一部にはゲートパッド８１が形成されており、これに隣り合ってソース電極８０が形成されている。また、ゲートパッド８１から延びたゲート配線８２が形成されている。
　（１）プレーナ型のストライプ型構造
　図２は、本実施の形態１に係る炭化珪素半導体装置１００の炭化珪素層を上面から見た平面図である。この図２は、図１からソース電極８０、ゲートパッド８１及びゲート配線８２を省いた平面図に相当する。炭化珪素半導体装置１００では、ユニットセル領域とサージ通電領域とを含む活性領域が設けられている。図２では、ＳＢＤ領域（ショットキバリアダイオード領域）と、ＳＢＤ領域を挟んでその両側に設けられたＭＯＳＦＥＴ領域とを含むユニットセル領域がストライプ状に並んで設けられている。このようなユニットセル領域が設けられた炭化珪素半導体装置１００の構造は、「ストライプ型」の構造と呼ばれる。
　図２では、ＳＢＤ領域にほぼ対応するｎ型の第１離間領域２１と、ＭＯＳＦＥＴ領域にほぼ対応するｐ型の第１ウェル領域３０とを含むユニットセル領域が、平面視で一方向に繰り返し配置されている。このようなＳＢＤ内蔵ＭＯＳＦＥＴが形成されたユニットセル領域と、後述するサージ通電領域とを合わせた領域を、活性領域と呼ぶ。活性領域の外周の領域であり、ｐ型の第２ウェル領域３１等が形成されたゲートパッド８１形成領域を含む領域を、終端領域と呼ぶ。
　図３は、図１のソース電極８０から炭化珪素半導体装置１００の外周部のゲート配線８２までの模式的な構成を、ストライプ状のユニットセル領域の長手方向から見た断面模式図である。
　図３に示される炭化珪素半導体装置１００では、低抵抗ｎ型の炭化珪素からなる半導体基板１０の表面上に、ｎ型の炭化珪素からなるドリフト層２０が形成されている。本実施の形態１では、活性領域が設けられた半導体層は、半導体基板１０上のドリフト層２０であるが、半導体基板１０であってもよい。図１で説明したゲート配線８２が設けられている領域にほぼ対応する位置のドリフト層２０の表層部には、図３の断面図に示すように、ｐ型の炭化珪素からなる第２ウェル領域３１が設けられている。
　図１で説明したソース電極８０の下側の領域である活性領域におけるドリフト層２０の表層部には、ｐ型の炭化珪素からなる第１ウェル領域３０が設けられている。図２に示すように、平面視にて第１ウェル領域３０はストライプ状に形成されている。複数の第１ウェル領域３０を互いに接続することによって得られる１つのウェル領域が設けられてもよいし、分離された複数の第１ウェル領域３０が設けられていてもよい。
　図３に示すように、第１ウェル領域３０の表層部には、第１ウェル領域３０の外周から一定の距離だけ内部に入った位置に、ｎ型の炭化珪素からなるソース領域４０が形成されている。
　第１ウェル領域３０の表層部のうちソース領域４０の一端側には、低抵抗ｐ型の炭化珪素からなるコンタクト領域３５が形成されている。隣り合うコンタクト領域３５の間には、第１ウェル領域３０を貫通する、炭化珪素からなる第１離間領域２１が形成されている。図２に示すように、第１離間領域２１はストライプ状に形成されている。第１離間領域２１の導電型は、ドリフト層２０と同じｎ型であり、第１離間領域２１のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
　図３に示すように、第１離間領域２１の表面側には、第１離間領域２１とショットキ接続する、平面視でストライプ状のショットキ電極７１が形成されている。ショットキ電極７１は、平面視において対応する第１離間領域２１を含む領域に形成されることが望ましい。
　ソース領域４０の表面上には、オーミック電極７０が形成されている。オーミック電極７０、ショットキ電極７１及びコンタクト領域３５に接続されるソース電極８０がこれらの上に形成されている。第１ウェル領域３０は、低抵抗のコンタクト領域３５を介してオーミック電極７０と電子と正孔との授受を容易に行なうことができる。
　隣り合う第１ウェル領域３０間の領域のうち、第１離間領域２１と別の領域には、ｎ型の炭化珪素からなる第２離間領域２２が形成されている。第２離間領域２２の導電型は、ドリフト層２０と同じｎ型であり、第２離間領域２２のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
　隣り合う第１ウェル領域３０、その間の第２離間領域２２、及び、それら第１ウェル領域３０内のソース領域４０の表面上には、例えば酸化珪素からなるゲート絶縁膜５０が選択的に形成されている。少なくとも第１ウェル領域３０の上側のゲート絶縁膜５０上には、例えば多結晶シリコンからなるゲート電極６０が形成されている。ゲート絶縁膜５０を介してゲート電極６０と対向する第１ウェル領域３０の表層部を、チャネル領域と呼ぶ。
　炭化珪素半導体装置１００の最外周の第１ウェル領域３０の外側には第２ウェル領域３１が形成されており、第１ウェル領域３０と第２ウェル領域３１との間には、炭化珪素からなる第３離間領域２３が形成されている。第３離間領域２３の導電型は、ドリフト層２０と同じｎ型であり、第３離間領域２３のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
　第２ウェル領域３１上には、第１ウェル領域３０と同様にゲート絶縁膜５０が選択的に形成されており、そのゲート絶縁膜５０上には、第１ウェル領域３０上に形成されたゲート電極６０と電気的に接続されたゲート電極６０が形成されている。
　第２ウェル領域３１の上層部の一定割合の領域には、ドリフト層２０よりもｎ型の不純物濃度が高く低抵抗である、炭化珪素からなる炭化珪素導電性層４５が形成されている。炭化珪素導電性層４５は、第２ウェル領域３１よりもシート抵抗が低く、ｐ型の第２ウェル領域３１との間にｐｎ接合を形成する。炭化珪素導電性層４５は、例えば第２ウェル領域３１の断面横方向の幅の半分以上の幅にわたって形成されている。炭化珪素導電性層４５が第２ウェル領域３１の断面横方向の幅の半分以上の幅で形成されている箇所は、全ての断面において設けられる必要はなく、一部の断面において設けられてもよい。
　ゲート電極６０とソース電極８０との間には、例えば酸化珪素からなる層間絶縁膜５５が形成されている。第２ウェル領域３１の上方のゲート電極６０とゲート配線８２とは、層間絶縁膜５５に形成されたゲートコンタクトホール９５を介して接続されている。また、第２ウェル領域３１の外周側、すなわち、第１ウェル領域３０と反対側には、ｐ型の炭化珪素からなるＪＴＥ領域３８が形成されている。ＪＴＥ領域３８の不純物濃度は、第２ウェル領域３１の不純物濃度より低い。ＪＴＥ領域３８の代わりにＦＬＲ（Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）が形成されてもよい。また、ＪＴＥ領域３８とＦＬＲとの組み合わせが形成されてもよい。
　第２ウェル領域３１上及び炭化珪素導電性層４５上には、ゲート絶縁膜５０より膜厚の大きなフィールド絶縁膜５１、または、ゲート絶縁膜５０が形成されている。炭化珪素導電性層４５の表面上のゲート絶縁膜５０またはフィールド絶縁膜５１の一部には開口、すなわち、終端領域コンタクトホール９１が形成されている。炭化珪素導電性層４５と、ソース電極８０とは、その終端領域コンタクトホール９１の下側の終端部のオーミック電極７２を介してオーミック接続されている。
　終端領域コンタクトホール９１は、ゲート絶縁膜５０またはフィールド絶縁膜５１と層間絶縁膜５５とを貫通し、炭化珪素導電性層４５とソース電極８０とをオーミック接続させるが、第２ウェル領域３１とソース電極８０とを接続させない。また、炭化珪素導電性層４５の幅は、終端領域コンタクトホール９１の径または幅より大きい。本実施の形態１では、第２ウェル領域３１はソース電極８０と直接オーミック接続されていない。
　活性領域では、層間絶縁膜５５及びゲート絶縁膜５０を貫通する活性領域コンタクトホール９０を介して、オーミック電極７０、ショットキ電極７１及びコンタクト領域３５が層間絶縁膜５５上のソース電極８０と接続されている。
　半導体基板１０の裏面側には、ドレイン電極８４が形成されている。
　半導体基板１０の第１主面の面方位が＜１１－２０＞方向にオフ角を有する（０００１）面である場合、ストライプ状の第１ウェル領域３０の延在方向は、オフ方向である＜１１－２０＞方向に平行であってもよいし、オフ方向の直交方向に平行であってもよい。
　図４は、図２の炭化珪素層の構成をより模式的に示す平面模式図である。活性領域１５は、上述したユニットセル領域だけでなく、サージ通電領域３０１を含んでいる。
　サージ通電領域３０１は、ショットキ電極７１に接する第１離間領域２１を有さず、例えば周囲を第１離間領域２１に囲まれた領域として定義される。ここでいう「囲まれる」とは、必ずしも連続している第１離間領域２１に囲まれることに限定されず、図２の平面図に示されるように、ストライプの延在方向の端部で離間されて周期的に並べられた複数の第１離間領域２１に隣接することも含む。つまり、サージ通電領域３０１は、ソース電極８０に覆われた活性領域１５のうち、ショットキ電極７１に接続された第１離間領域２１と平面視において周囲が隣接する、より望ましくは囲まれた領域である。
　サージ通電領域３０１の面積は、活性領域１５の全体の面積に対して十分に小さく、サージ通電領域３０１は活性領域１５に設けられている。また、サージ通電領域３０１は、ユニットセル領域と同じくソース電極８０に覆われている。これらの点から、サージ通電領域３０１は、活性領域１５の周囲でゲートパッド８１の下側に形成され、比較的広い面積を有する第２ウェル領域３１とは明確に区別される。
　サージ通電領域３０１は、チップ内の少なくとも１つのユニットセル領域内に形成される。２つ以上のユニットセル領域内に形成される場合、サージ通電領域３０１は、平面視においてチップ内に分散されて形成されることが望ましい。
　後述するように、サージ通電領域３０１は、ユニットセル領域におけるＳＢＤ領域のｎ型をｐ型に代えたショットキバリアダイオード置換領域３０２を含んでおり、ｐ型のショットキバリアダイオード置換領域３０２は、ｎ型のドリフト層２０と協働してｐｎダイオードの機能を有する。炭化珪素半導体装置１００で１～１０ｍｓｅｃ等の十分長い通電時間で流れる還流動作時に、当該ｐｎダイオードの動作に連鎖して、ユニットセル領域のボディダイオードが動作する。ここでいうボディダイオードには、ＭＯＳＦＥＴの還流ダイオードである寄生ｐｎダイオードが含まれる。
　本実施の形態１では、ｐ型のショットキバリアダイオード置換領域３０２の、平面視にて活性領域１５に占める面積比率は、０．０１％以上、かつショットキバリアダイオード置換領域３０２に代えない場合のＳＢＤ領域が活性領域１５に占める面積比率未満であり、より好ましくは０．０１％以上かつ５％以下である。
　もしショットキバリアダイオード置換領域３０２の面積比率が、ショットキバリアダイオード置換領域３０２に代えない場合のＳＢＤ領域の面積比率と同等となる場合、活性領域１５の面内にＳＢＤが存在しなくなり、ＳＢＤ内蔵ＭＯＳＦＥＴとしての機能を失うこととなる。
　さらに、ショットキバリアダイオード置換領域３０２の面内に占める比率が小さければ小さいほど、本来の電気特性面への影響が小さく、電力変換の高効率化(低損失化)を見込める。
　本実施の形態１に係る炭化珪素半導体装置１００では、上記のような還流動作時に、ボディダイオードが連鎖的に動作する領域であるボディダイオード連鎖動作領域１６の、活性領域１５に占める面積比率は、通電時間が伸びるほど増していき、最終的には活性領域１５の全面でボディダイオードが動作する。図５は、そのようなボディダイオード連鎖動作領域１６の一例を示す図である。上記のような還流動作時におけるボディダイオード連鎖動作領域１６が活性領域１５の全面に広がるまでの速度は、サージ通電領域３０１のサイズ及び個数を調整することによって調整される。
　図６は、サージ通電領域３０１及び活性領域コンタクトホール９０の模式的な構成を、ストライプ状のユニットセル領域の長手方向から見た断面模式図である。
　サージ通電領域３０１の内側には、ドリフト層２０の表層部に、ｐ型の炭化珪素からなるショットキバリアダイオード置換領域３０２が１つ以上形成されている。ショットキバリアダイオード置換領域３０２は、ショットキ電極７１とドリフト層２０との間に設けられることで、ソース電極８０とドレイン電極８４との間の導通経路の途中にｐｎ接合が介在することになる。つまり、ショットキ電極７１は、ドリフト層２０と同じｎ型の第１離間領域２１などのｎ型の炭化珪素層と接続されることなく、ショットキ電極７１とドリフト層２０とは、ショットキバリアダイオード置換領域３０２によって分断されている。なお、ここでいう「接続される」とは、途中にｐｎ接合の介在なく、ショットキ電流がチップ断面方向に通流できる状態を指す。
　本実施の形態１では、ショットキバリアダイオード置換領域３０２は、隣り合う第１ウェル領域３０に挟まれた第１離間領域２１を置き換えたｐ型領域である。ショットキバリアダイオード置換領域３０２は、周期的に形成されたショットキ電極７１の下側に形成される。このとき、ショットキバリアダイオード置換領域３０２と隣り合う第１ウェル領域３０は１つのｐ型領域となる。このようなレイアウトでは、ショットキバリアダイオード置換領域３０２と隣り合う第１ウェル領域３０とを合わせた幅は、第１ウェル領域３０の幅よりも必然的に大きくなる。このレイアウトのメリットを以下に２つ例示する。
　１つ目のメリットとして、サージ通電領域３０１内におけるゲート電極６０及び活性領域コンタクトホール９０を、周囲の領域と同じピッチで形成することができる。これにより、ゲート電極６０及び活性領域コンタクトホール９０がチップ内全域で等間隔に並ぶことができるので、加工の均一性を高めることができる。また、ストライプの延在方向におけるサージ通電領域３０１の端部で、ゲート電極６０及び活性領域コンタクトホール９０を途切れさせたり、分岐させたりする必要がなくなるので、加工の均一性をさらに高めることができる。
　２つ目のメリットとして、平面視においてゲート電極６０がサージ通電領域３０１を貫くように形成することができる。これはゲート電位の伝搬がサージ通電領域３０１で途切れない効果をもたらす。特にストライプ型構造では、サージ通電領域３０１でゲート電位を途切れさせてしまうと、そこから先にゲート電位を伝搬できず、ＭＯＳＦＥＴの機能を有さない領域が生じて、チップ面積を有効活用できないデメリットが生じる。ゲート電位の伝搬がサージ通電領域３０１で途切れないことにより、このデメリットを低減することができる。また、本構成は、サージ通電領域３０１を迂回するようにゲート電極パターンを形成した構成よりも、ゲート電位の伝搬の遅延が小さいため、高速スイッチングを実現したり、スイッチング電流の局所集中を抑制したりする効果が得られる。
　ここで、ショットキバリアダイオード置換領域３０２の上側に形成された活性領域コンタクトホール９０を、コンタクトホールを活性領域第２コンタクトホール９０Ｂと呼び、それ以外の活性領域コンタクトホール９０を活性領域第１コンタクトホール９０Ａと呼ぶ。活性領域第１コンタクトホール９０Ａは、ソース電極８０がソース領域４０及び第１離間領域２１のそれぞれと接するのに対して、活性領域第２コンタクトホール９０Ｂは、ｐ型であるショットキバリアダイオード置換領域３０２と接する。このため、ショットキバリアダイオード置換領域３０２とドリフト層２０とのｐｎ接合から成り、チップの厚さ方向に電流を流すｐｎダイオードが、ＳＢＤから離間された位置に形成される。
　本実施の形態１では、サージ通電領域３０１内において、隣り合う２つのショットキバリアダイオード置換領域３０２の間、または、ショットキバリアダイオード置換領域３０２と第１ウェル領域３０との間に、第２離間領域２２が設けられている。ショットキバリアダイオード置換領域３０２の表層のうち、その端部から一定の距離をあけた内側にソース領域４０が形成されており、第２離間領域２２からソース領域４０までの領域に、ゲート絶縁膜５０及びゲート電極６０が形成されている。すなわち本実施の形態１では、ショットキバリアダイオード置換領域３０２の内側には、活性領域１５のＭＯＳＦＥＴ領域と同様のチャネル構造が形成されており、サージ通電領域３０１は、ＭＯＳＦＥＴの機能も有している。
　チャネル構造の中で、ソース領域４０と第２離間領域２２との離間距離は、チャネル長と呼ばれる。サージ通電領域３０１に形成されるチャネル長は、活性領域１５のＭＯＳＦＥＴ領域に形成されるチャネル長と同じかそれ以上とするのが好ましい。なお、サージ通電領域３０１に形成されるチャネル長を短くし過ぎると、サージ通電領域３０１では短チャネル効果によって低いゲート電圧で電流を通流してしまい、その結果として、チップ全体の閾値電圧を下げ、素子の誤動作を起こしやすくしてしまう。その一方で、サージ通電領域３０１に形成されるチャネル長を長くし過ぎると、サージ通電領域３０１のチャネル電流が小さくなり、後で述べるチャネル電流がもたらす効果が得られにくくなる。これらの理由から、サージ通電領域３０１内に形成されるチャネル長は、活性領域１５のＭＯＳＦＥＴ領域に形成されるチャネル長と同じであることが望ましい。
　同じ理由から、サージ通電領域３０１に形成されるチャネルの不純物濃度も、活性領域１５のＭＯＳＦＥＴ領域に形成されるチャネル領域の不純物濃度と同じであることが望ましい。加えて、サージ通電領域３０１のゲート絶縁膜５０の膜厚は、活性領域１５のＭＯＳＦＥＴ領域のゲート絶縁膜５０の膜厚と同じであることが好ましい。このような構成によれば、ＭＯＳＦＥＴ領域に対して、ショットキバリアダイオード置換領域３０２のゲート絶縁耐圧が低くならないように、かつ、チャネル電流が小さくならないようにすることができる。
　（２）プレーナ型の格子型構造
　図７は、本実施の形態１に係る炭化珪素半導体装置１００の別構成を上面から見た平面図であり、図２の平面図に対応する図である。図７に示す炭化珪素半導体装置１００では、ＳＢＤ領域と、当該ＳＢＤ領域を囲むＭＯＳＦＥＴ領域とを含むユニットセル領域が平面視で縦及び横方向に繰り返し配置されている。このようなユニットセル領域が設けられた炭化珪素半導体装置１００の構造は、「格子型」の構造と呼ばれる。
　図７では、ＳＢＤ領域にほぼ対応するｎ型の第１離間領域２１と、ＭＯＳＦＥＴ領域にほぼ対応するｐ型の第１ウェル領域３０とを含むユニットセル領域が、平面視で縦及び横方向に繰り返し配置されている。このようなＳＢＤ内蔵ＭＯＳＦＥＴが形成されたユニットセル領域と、サージ通電領域とを合わせた領域を、活性領域と呼ぶ。活性領域の外周の領域であり、ｐ型の第２ウェル領域３１等が形成されたゲートパッド８１形成領域を含む領域を、終端領域と呼ぶ。
　図８は、図１のソース電極８０から炭化珪素半導体装置１００の外周部のゲート配線８２までの模式的な構成を示す断面模式図である。
　図８に示される炭化珪素半導体装置１００では、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素からなるドリフト層２０が形成されている。図１で説明したゲート配線８２が設けられている領域にほぼ対応する位置のドリフト層２０の表層部には、図８の断面図に示すように、ｐ型の炭化珪素からなる第２ウェル領域３１が設けられている。
　図１で説明したソース電極８０の下側の領域である活性領域におけるドリフト層２０の表層部には、ｐ型の炭化珪素からなる複数の第１ウェル領域３０が設けられている。
　第１ウェル領域３０の表層部には、第１ウェル領域３０の外周から一定の距離だけ内部に入った位置に、ｎ型の炭化珪素からなるソース領域４０が形成されている。
　第１ウェル領域３０の表層部のうちソース領域４０の一端側には、低抵抗ｐ型の炭化珪素からなるコンタクト領域３５が形成されている。隣り合うコンタクト領域３５の間には、第１ウェル領域３０を貫通する、炭化珪素からなる第１離間領域２１が形成されている。第１離間領域２１の導電型は、ドリフト層２０と同じｎ型であり、第１離間領域２１のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
　第１離間領域２１の表面側には、第１離間領域２１とショットキ接続するショットキ電極７１が形成されている。ショットキ電極７１は、平面視において対応する第１離間領域２１を含む領域に形成されていることが望ましい。
　ソース領域４０の表面上には、オーミック電極７０が形成されている。オーミック電極７０、ショットキ電極７１及びコンタクト領域３５に接続されるソース電極８０がこれらの上に形成されている。第１ウェル領域３０は、低抵抗のコンタクト領域３５を介してオーミック電極７０と電子と正孔との授受を容易に行なうことができる。
　隣り合う第１ウェル領域３０間の領域のうち、第１離間領域２１と別の領域には、ｎ型の炭化珪素からなる第２離間領域２２が形成されている。第２離間領域２２の導電型は、ドリフト層２０と同じｎ型であり、第２離間領域２２のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
　隣り合う第１ウェル領域３０、その間の第２離間領域２２、及び、それら第１ウェル領域３０内のソース領域４０の表面上には、例えば酸化珪素からなるゲート絶縁膜５０が選択的に形成されている。少なくとも第１ウェル領域３０の上側のゲート絶縁膜５０上には、例えば多結晶シリコンからなるゲート電極６０が形成されている。ゲート絶縁膜５０を介してゲート電極６０と対向する第１ウェル領域３０の表層部を、チャネル領域と呼ぶ。
　炭化珪素半導体装置１００の最外周の第１ウェル領域３０の外側には第２ウェル領域３１が形成されており、第１ウェル領域３０と第２ウェル領域３１との間には、炭化珪素からなる第３離間領域２３が形成されている。第３離間領域２３の導電型は、ドリフト層２０と同じｎ型であり、第３離間領域２３のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
　第２ウェル領域３１上には、第１ウェル領域３０と同様にゲート絶縁膜５０が選択的に形成されており、そのゲート絶縁膜５０上には、第１ウェル領域３０上に形成されたゲート電極６０と電気的に接続されたゲート電極６０が形成されている。
　第２ウェル領域３１の上層部の一定割合の領域には、ドリフト層２０よりもｎ型の不純物濃度が高く低抵抗である、炭化珪素からなる炭化珪素導電性層４５が形成されている。炭化珪素導電性層４５は、第２ウェル領域３１よりもシート抵抗が低く、ｐ型の第２ウェル領域３１との間にｐｎ接合を形成する。炭化珪素導電性層４５は、例えば第２ウェル領域３１の断面横方向の幅の半分以上の幅にわたって形成されている。炭化珪素導電性層４５が第２ウェル領域３１の断面横方向の幅の半分以上の幅で形成されている箇所は、全ての断面において設けられる必要はなく、一部の断面において設けられてもよい。
　ゲート電極６０とソース電極８０との間には、例えば酸化珪素からなる層間絶縁膜５５が形成されている。第２ウェル領域３１の上方のゲート電極６０とゲート配線８２とは、層間絶縁膜５５に形成されたゲートコンタクトホール９５を介して接続されている。また、第２ウェル領域３１の外周側、すなわち、第１ウェル領域３０と反対側には、ｐ型の炭化珪素からなるＪＴＥ領域３８が形成されている。ＪＴＥ領域３８の不純物濃度は、第２ウェル領域３１の不純物濃度より低い。ＪＴＥ領域３８の代わりにＦＬＲ（Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）が形成されてもよい。また、ＪＴＥ領域３８とＦＬＲとの組み合わせが形成されてもよい。
　第２ウェル領域３１上及び炭化珪素導電性層４５上には、ゲート絶縁膜５０より膜厚の大きなフィールド絶縁膜５１、または、ゲート絶縁膜５０が形成されている。炭化珪素導電性層４５の表面上のゲート絶縁膜５０またはフィールド絶縁膜５１の一部には開口、すなわち、終端領域コンタクトホール９１が形成されている。炭化珪素導電性層４５と、ソース電極８０とは、その終端領域コンタクトホール９１の下側の終端部のオーミック電極７２を介してオーミック接続されている。
　終端領域コンタクトホール９１は、ゲート絶縁膜５０またはフィールド絶縁膜５１と層間絶縁膜５５とを貫通し、炭化珪素導電性層４５とソース電極８０とをオーミック接続させるが、第２ウェル領域３１とソース電極８０とを接続させない。また、炭化珪素導電性層４５の幅は、終端領域コンタクトホール９１の径または幅より大きい。
　本実施の形態１では、第２ウェル領域３１はソース電極８０と直接オーミック接続されていない。
　活性領域では、層間絶縁膜５５及びゲート絶縁膜５０を貫通する活性領域コンタクトホール９０を介して、オーミック電極７０、ショットキ電極７１及びコンタクト領域３５が層間絶縁膜５５上のソース電極８０と接続されている。
　半導体基板１０の裏面側には、ドレイン電極８４が形成されている。
　図９は、サージ通電領域３０１及び活性領域コンタクトホール９０の模式的な構成を示す断面模式図である。この断面視において、サージ通電領域３０１及びショットキバリアダイオード置換領域３０２の構成は図６と同様であるため、詳細な説明は省略する。また、ショットキバリアダイオード置換領域３０２の、平面視における活性領域１５に占める面積比率も、図４及び図５を用いて説明と同様である。
　（３）ストライプ型及び格子型に共通する補足説明
　活性領域の終端領域に最も近い領域に、折返し構造などのＳＢＤ高面密度構造が形成されていてもよい。また、終端領域の活性領域に最も近い領域に、ＳＢＤが多く形成されたＪＢＳを含む終端部ＳＢＤ高面密度構造が形成されていてもよい。また、活性領域の内部に、電流をセンスするセンスセルを備えていてもよい。
　第２離間領域２２のｎ型不純物の濃度をドリフト層２０のｎ型不純物の濃度より高くしてもよい。ドリフト層２０及び第２離間領域２２をこのように形成した場合には、オン抵抗を低くすることができる。
　（４）プレーナ型の製造方法
　次に、本実施の形態１に係るプレーナ型の炭化珪素半導体装置１００の製造方法について、図１０～図１７の断面模式図を用いて説明する。以下、ストライプ型の炭化珪素半導体装置１００の製造方法について説明するが、格子型の炭化珪素半導体装置１００の製造方法も以下と同様である。
　まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０を準備する。半導体基板１０上に、化学気相堆積法（ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、例えば１×１０１５から１×１０１７ｃｍ－３のｎ型の不純物濃度で、例えば５から５０μｍの厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
　続いて、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない例えば０．５から３μｍ程度とする。また、イオン注入されるＡｌの不純物濃度は、例えば１×１０１７から１×１０１９ｃｍ－３であり、ドリフト層２０の不純物濃度より高くする。その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域が、活性領域においては第１ウェル領域３０となり、終端領域においては第２ウェル領域３１となる。
　次に、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、例えば１×１０１７から１×１０１９ｃｍ－３であり、ドリフト層２０の不純物濃度より高くする。その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域が、ショットキバリアダイオード置換領域３０２となる。
　ショットキバリアダイオード置換領域３０２と隣り合う第１ウェル領域３０の表面の一部は、チャネル領域となる。ショットキバリアダイオード置換領域３０２と隣り合う第１ウェル領域３０の閾値電圧を、ＭＯＳＦＥＴ領域の閾値電圧以上、望ましくは同じとするためには、ショットキバリアダイオード置換領域３０２表面及び隣り合う第１ウェル領域３０のｐ型不純物濃度を、ＭＯＳＦＥＴ領域の第１ウェル領域３０の表面のｐ型不純物濃度以上、望ましくは同等にすればよい。そのための方法の一つとして、ショットキバリアダイオード置換領域３０２及び隣り合う第１ウェル領域３０の注入工程と、ＭＯＳＦＥＴ領域の第１ウェル領域３０の注入工程とを同一工程で行う方法がある。このような方法によれば、ショットキバリアダイオード置換領域３０２及び第１ウェル領域３０の表面のｐ型不純物濃度を同一にすることができ、かつ、工程数を削減することができる。
　次に、終端領域のドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５から３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、例えば１×１０１６から１×１０１８ｃｍ－３でありドリフト層２０の不純物濃度より高く、かつ、第１ウェル領域３０及びショットキバリアダイオード置換領域３０２の不純物濃度よりも低くする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がＪＴＥ領域３８となる。同様に、第１ウェル領域３０及びショットキバリアダイオード置換領域３０２の表層部の所定の領域に、それらの領域より高い例えば１×１０１６から１×１０１８ｃｍ－３の不純物濃度でＡｌをイオン注入することにより、コンタクト領域３５を形成する。
　続いて、第１ウェル領域３０及びショットキバリアダイオード置換領域３０２の表層部の内側の所定の箇所を露出するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは第１ウェル領域３０の厚さより浅くする。また、イオン注入したＮの不純物濃度は、例えば１×１０１８から１×１０２１ｃｍ－３であり、第１ウェル領域３０及びショットキバリアダイオード置換領域３０２のｐ型の不純物濃度よりも高くする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。ソース領域４０の厚さは、第１ウェル領域３０の厚さより小さければよい。
　同様に、終端領域の第２ウェル領域３１の内側の所定の箇所を露出するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物であるＮをイオン注入する。Ｎのイオン注入深さは第２ウェル領域３１の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、例えば１×１０１８から１×１０２１ｃｍ－３であり、第２ウェル領域３１のｐ型の不純物濃度よりも高くする。本工程でＮが注入された領域のうちｎ型を示す領域が炭化珪素導電性層４５となる。炭化珪素導電性層４５の厚さは、第２ウェル領域３１の厚さより小さければよい。
　炭化珪素導電性層４５とソース領域４０とは、同じ工程、同じ厚さ、同じ不純物濃度で形成されてもよいし、炭化珪素導電性層４５とソース領域４０とは、別の工程、別の厚さ、別の不純物濃度で形成されてもよい。
　次に、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００から１９００℃の温度で、３０秒から１時間のアニールをドリフト層２０に行う。このアニールにより、イオン注入されたＮ及びＡｌが電気的に活性化される。図１０及び図１１は、この段階までの工程を終えた図３及び図６と同じ領域の断面図である。
　続いて、ＣＶＤ法及びフォトリソグラフィ技術等を用いて、第１ウェル領域３０及びサージ通電領域３０１が形成された活性領域以外の領域、つまり終端領域の上に、酸化珪素からなるフィールド絶縁膜５１を形成する。フィールド絶縁膜５１の膜厚は、例えば０．５から２μｍであり、ゲート絶縁膜５０の膜厚より大きい。
　次に、フィールド絶縁膜５１に覆われていない炭化珪素層の表面を熱酸化して所望の厚みの酸化珪素膜をゲート絶縁膜５０として形成する。続いて、ゲート絶縁膜５０及びフィールド絶縁膜５１の上に、例えば導電性を有する多結晶シリコン膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。次に、ゲート絶縁膜５０より膜厚が大きく、例えば酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。図１２及び図１３は、この段階までの工程を終えた図３及び図６と同じ領域の断面図である。
　続いて、層間絶縁膜５５及びゲート絶縁膜５０を貫き、活性領域内のコンタクト領域３５とソース領域４０とに到達する活性領域コンタクトホール９０の一部、及び、終端領域の炭化珪素導電性層４５に到達する終端領域コンタクトホール９１を形成する。ただし、活性領域コンタクトホール９０の残部、つまりショットキ電極７１が形成される部分では、層間絶縁膜５５及びゲート絶縁膜５０を残しておく。
　次に、活性領域コンタクトホール９０の一部及び終端領域コンタクトホール９１から露出された炭化珪素層の表面に、例えばスパッタ法等によりＮｉを主成分とする金属膜を形成した後、６００から１１００℃の温度の熱処理を行なう。これにより、Ｎｉを主成分とする金属膜と、炭化珪素層とが反応して、金属膜と炭化珪素層との間にシリサイド層が形成される。続いて、シリサイド層以外の残留した金属膜をウェットエッチングにより除去する。これにより、残ったシリサイド層がオーミック電極７０及び終端部のオーミック電極７２となる。図１４及び図１５は、この段階までの工程を終えた図３及び図６と同じ領域の断面図である。
　続いて、半導体基板１０の裏面（第２主面）にＮｉを主成分とする金属膜を形成、熱処理することにより、半導体基板１０の裏側に裏面オーミック電極であるドレイン電極８４を形成する。
　次に、レジストマスク９９を形成して、第１離間領域２１及びショットキバリアダイオード置換領域３０２上の層間絶縁膜５５及びゲート絶縁膜５０と、ゲートコンタクトホール９５となる位置の層間絶縁膜５５とを除去する。除去する方法としては、ショットキ界面となる炭化珪素層の表面にダメージを与えないウェットエッチングとする。図１６及び図１７は、この段階までの工程を終えた図３及び図６と同じ領域の断面図である。
　続いて、レジストマスク９９を除去した後、スパッタ法等により、ショットキ電極となる金属膜を堆積する。それから、フォトレジスト等によるパターニングを用いて、活性領域コンタクトホール９０内の第１離間領域２１及びショットキバリアダイオード置換領域３０２上にショットキ電極７１を形成する。ショットキ電極７１の材料は、例えばＴｉ（チタン）、Ｍｏ（モリブデン）などである。
　次に、ここまで処理してきた基板の表面にスパッタ法または蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィ技術により所定の形状に加工することで、ソース側のオーミック電極７０、終端部のオーミック電極７２、及び、ショットキ電極７１に接触するソース電極８０と、ゲート電極６０に接触するゲートパッド８１及びゲート配線８２とを形成する。以上により、図３及び図６に示される本実施の形態１に係る炭化珪素半導体装置１００が製造される。
　（５）動作説明
　次に、本実施の形態１に係る炭化珪素半導体装置１００の動作について説明する。ここで、半導体材料が４Ｈ型の炭化珪素である炭化珪素半導体装置を例にして説明する。この場合のｐｎ接合の拡散電位はおおよそ２Ｖである。
　本実施の形態１に係る炭化珪素半導体装置１００の動作を、４つの正常動作の状態と１つの異常状態とに分けて簡単に説明する。
　１つ目の正常動作の状態は、ソース電極８０に比べてドレイン電極８４に高い電圧が印加され、かつゲート電極６０に閾値電圧以上の正の電圧が印加されている場合の状態であり、以下「オン状態」と呼ぶ。このオン状態では、チャネル領域に反転チャネルが形成され、ｎ型のソース領域４０とｎ型の第２離間領域２２との間にキャリアである電子が流れる経路が形成される。一方、第１離間領域２１とショットキ電極７１との接触部に形成されるショットキ接合には、ショットキ接続にとって電流の流れにくい方向、すなわち逆方向の電界（逆バイアス）が印加されているため、電流は流れない。
　ソース電極８０からドレイン電極８４へ流れ込む電子は、ドレイン電極８４に印加される正電圧によって形成される電界に従う。このため、電子は、ソース電極８０から、オーミック電極７０、ソース領域４０、チャネル領域、第２離間領域２２、ドリフト層２０及び半導体基板１０を経由してドレイン電極８４に到達する。したがって、ゲート電極６０に正電圧を印加することにより、ドレイン電極８４からソース電極８０にオン電流が流れる。このときにソース電極８０とドレイン電極８４との間に印加される電圧をオン電圧と呼び、オン電圧をオン電流の密度で除した値をオン抵抗と呼ぶ。オン抵抗は、上記電子が流れる経路の抵抗の合計に等しい。オン抵抗とオン電流の二乗との積は、ＭＯＳＦＥＴが通電時に消費する通電損失に対応するため、オン抵抗は低い方が好ましい。本実施の形態１では、チャネル領域はサージ通電領域３０１内にも形成される。したがって、サージ通電領域３０１もオン抵抗の低減に寄与することができる。
　２つ目の正常動作の状態は、ソース電極８０に比べてドレイン電極８４に高い電圧が印加され、かつゲート電極６０に閾値未満の電圧が印加されている場合の状態であり、以下「オフ状態」と呼ぶ。このオフ状態では、チャネル領域に反転キャリアが存在しないため、オン電流は流れず、オン状態で負荷にかかっていた高電圧がＭＯＳＦＥＴのソース電極８０とドレイン電極８４との間に印加される。
　第１離間領域２１とショットキ電極７１との接触部に形成されるショットキ接合には「オン状態」と同じ方向の電界が印加されるため、理想的には電流が流れない。しかしながら「オン状態」よりも遥かに高い電界が印加されるため、リーク電流が発生し得る。リーク電流が大きいと、ＭＯＳＦＥＴの発熱を増大させ、ＭＯＳＦＥＴ及びＭＯＳＦＥＴを用いたモジュールを熱破壊させる可能性がある。このため、リーク電流を低減するために、ショットキ接合にかかる電界は低く抑えられることが好ましい。
　３つ目の正常動作の状態は、ソース電極８０に比べてドレイン電極８４に低い電圧、すなわちＭＯＳＦＥＴに逆起電圧が印加され、かつゲート電極６０に閾値未満の電圧が印加されている場合の状態である。この状態では、ソース電極８０からドレイン電極８４に向かって還流電流が流れる。以下、この状態を「非同期整流状態」と呼ぶ。非同期整流状態では、サージ通電領域３０１以外の活性領域において、第１離間領域２１とショットキ電極７１との接触部に形成されるショットキ接合に順方向の電界（順バイアス）が印加される。このため、ショットキ電極７１からｎ型の第１離間領域２１に向かって、電子電流を含むユニポーラ電流が流れる。すなわち、ショットキ電極７１及び第１離間領域２１を含むＳＢＤにユニポーラ電流が流れる。還流ダイオードの還流電流成分は、主にこのユニポーラ成分である。
　なお、ソース電極８０と第１ウェル領域３０とはソース側のオーミック電極７０を介して同電位となっている。その結果、ｐ型の第１ウェル領域３０とドリフト層２０との間のｐｎ接合にも順バイアスが印加される。しかしながら、ｐｎ接合は上記ショットキ接合と並列に形成されており、オフ状態から非同期整流状態になるときに、閾値電圧がより低いショットキ接合がｐｎ接合より先にオンするので、還流電流はほぼショットキ接合に流れ、ｐｎ接合には流れない。
　ソース－ドレイン間に印加される電圧がｐｎ接合の拡散電位を超える場合においても、ＳＢＤのユニポーラ電流がドリフト層２０内で起こす電圧降下の分だけ、ソース－ドレイン間電圧から減じられた電圧がｐｎ接合に印加される。このため、ｐｎ接合がオンされないまま、高いソース－ドレイン間電圧の印加が可能となり、結果として、ユニポーラ電流のみで高い電流を通流することができる。
　このように、ＳＢＤを内蔵することにより、非同期整流状態において、ｐｎ接合、すなわち寄生ｐｎダイオードであるボディダイオードに、バイポーラ電流である順方向電流が流れることを抑制することができる。バイポーラ電流が流れるｐｎ接合に、基底面転位などの起点が存在すると、非同期整流状態の繰り返しによって積層欠陥等の結晶欠陥が拡張してしまう可能性がある。積層欠陥等の結晶欠陥はチップの厚み方向に流れる電流を遮蔽するため、オン抵抗が増大し、熱暴走によって素子故障に至る可能性がある。本実施の形態１に係る炭化珪素半導体装置１００では、ＳＢＤが内蔵されているため、還流時にｐｎ接合にバイポーラ電流が流れることを抑制でき、炭化珪素半導体装置１００の信頼性を高めることができる。
　一方、非同期整流状態において、サージ通電領域３０１では、ショットキ電極７１に接続された第１離間領域２１が存在しないため、ユニポーラ電流が流れにくい。サージ通電領域３０１の周囲に形成されたショットキ電極７１と第１離間領域２１との接合部を流れるユニポーラ電流が、ドリフト層２０中をチップ平面方向に拡散することで、サージ通電領域３０１内のドリフト層２０にもユニポーラ電流は多少流れる。しかしながら、その電流密度は、サージ通電領域３０１以外の活性領域に対して小さいので、サージ通電領域３０１のｐｎ接合では、低いソース－ドレイン電圧によって、サージ通電領域３０１以外の活性領域よりもバイポーラ電流が流れやすくなる。
　ｐｎ接合にバイポーラ電流が流れると、積層欠陥等の結晶欠陥が拡張してしまう可能性があるが、非同期整流状態のシーケンスの時間としては、数百ｎｓｅｃから数μｓｅｃの短い時間が想定されるため、積層欠陥等の結晶欠陥の拡張が生じにくい。また本実施の形態１では、ショットキバリアダイオード置換領域３０２の、活性領域に占める面積比率は、０．０１％以上、かつショットキバリアダイオード置換領域３０２に代えない場合のＳＢＤ領域が活性領域１５に占める面積比率未満であり、より好ましくは０．０１％以上かつ５％以下であり、比較的小さい。このため、積層欠陥等の結晶欠陥拡張による信頼性低下の可能性を低減することができる。また、面積比率が５％以下であれば、正常動作におけるチップ電気特性への影響はほぼ無視できるため、サージ通電領域３０１による導通損失等の電気特性の低下を抑制できる。
　４つ目の正常動作の状態は、ソース電極８０に比べてドレイン電極８４に低い電圧、すなわちＭＯＳＦＥＴに逆起電圧が印加され、かつゲート電極６０に閾値電圧以上の電圧が印加されている状態である。この状態では、ソース電極８０からドレイン電極８４に向かって還流電流が流れる。以下、この状態を「同期整流状態」と呼ぶ。同期整流状態では、ショットキ電極７１を流れるユニポーラ電流に加え、チャネルを流れるユニポーラ電流が流れる。本実施の形態１では、チャネルは、ＭＯＳＦＥＴ領域だけでなくサージ通電領域３０１にも形成される。したがって、サージ通電領域３０１では、ショットキ電極７１と第１離間領域２１との接合を有さないものの、チャネル電流がユニポーラ電流の担い手となり、ｐｎ接合がオンするのを抑制することができる。これにより、同期整流状態中におけるサージ通電領域３０１への発熱集中を抑制することができる。
　例えばインバータ動作では、同期整流状態のシーケンスは、キャリア周期の約半分を占め、その時間は数十μｓｅｃから数ｍｓｅｃのように比較的長いと想定される。この時間は、数百ｎｓｅｃから数μｓｅｃの短い時間が想定される非同期整流状態に比べて非常に長い。仮にこのような長い時間、ｐｎダイオードに電流が流れ続けると、局所的な発熱を起こす。以下、この理由について説明する。
　まず、ユニポーラ電流と比べて、バイポーラ電流は伝導度変調を生じさせ、ドリフト抵抗を小さくする特徴がある。バイポーラ電流が流れた領域では抵抗が下がり、ユニポーラ電流のみが流れた領域よりも多くの電流が流れる。これにより、バイポーラ電流が流れた局所的な領域では温度が上昇し、さらに伝導度変調が強くなり、電流集中が生じるという正帰還が始まる。この結果、サージ通電領域３０１などにおいて局所的な発熱が生じ、電極接合部のクラック及びゲート絶縁膜の破壊などの、信頼性劣化が生じる可能性がある。これに対して本実施の形態１では、同期整流状態中にサージ通電領域３０１にチャネル電流が流れる。このため、サージ通電領域３０１におけるｐｎダイオードの動作を抑制でき、局所発熱を避けることができるので、高い信頼性を得ることができる。
　最後に異常状態として、ソース－ドレイン間にサージ電流が通流する状態を説明する。この状態では、インバータの事故など、定格電流を超える電流が瞬間的にソースからドレインに向かって流れる。これらの多くのケースにおいては、ゲートにオフ信号が印加されたケースが想定され、チャネルの通電は生じない。このときに、チップは発熱によって故障しないことが要求される。故障を生じさせない許容電流はサージ耐量と呼ばれる。許容電流を大きくするためには、低抵抗でサージ電流を通流し、チップの発熱を小さくすることが肝要である。なお、異常状態は事故発生時等のごく稀なケースでしか発生せず、その発生頻度が少ないことから、積層欠陥等の結晶欠陥の拡張など、ｐｎダイオードの通電に起因した信頼性劣化について一般的に考える必要はないと言われている。
　しかしながら、サージ耐量を高めておくべきである。サージ耐量を高める観点からすれば、ユニポーラ電流に比べて伝導度変調が生じるバイポーラ電流は、サージ電流を低抵抗で通流するのに好適である。本実施の形態１に係るサージ通電領域３０１では、ショットキ電極７１に接続された第１離間領域２１が存在しないため、ユニポーラ電流が流れにくい。このため、サージ通電開始時に、サージ通電領域３０１では、サージ通電領域３０１以外の領域の通電電流が低い間にｐｎ接合がオンし、バイポーラ通電を始める。この状態で、サージ電流が過渡的に増大して、定格電流を超えるような大電流に至ると、サージ通電領域３０１から流れるバイポーラ電流はさらに増大し、サージ通電領域３０１の周囲の活性領域に向かって、ドリフト層２０中のホールが拡散する。
　ホールの拡散を受けた領域では、ドリフト層２０の抵抗が下がり、ユニポーラ電流密度が増大し、ＭＯＳＦＥＴの寄生ｐｎダイオード（つまりボディダイオード）などがオンする。それから、この領域の周囲のドリフト層２０にホールが拡散し、また隣の活性領域でボディダイオードがオンする。すなわち、サージ電流通電時では、サージ通電領域３０１が起点となり、周囲のボディダイオードが連鎖的に反応して次々とボディダイオードが動作していく。このようにチップの広範囲にわたってボディダイオードがオンすることで、チップがバイポーラ通電状態となり、伝導度変調による低抵抗化により発生エネルギーが減少するので、チップ電流が流れた場合の発熱を抑制することができる。すなわち、許容できるサージ電流を大きくできるので、サージ耐量を高めることができる。
　このように、サージ通電領域３０１では、サージ通電領域３０１で流すことができる電流を増やすだけではなく、連鎖動作によってチップの広範囲にわたって特性を変えることができる。そのため、サージ通電領域３０１の、活性領域に占める面積比率は小さくてよい。
　図１８は、ＴＣＡＤ（テクノロジＣＡＤ）シミュレーションにより、幅２０μｍを有するショットキバリアダイオード置換領域３０２からのｐｎダイオードの連鎖動作を検証した結果を示す図である。図１８のドットハッチングのドットの密度が高いほど、正孔濃度が高いことを示す。時間の経過とともに、バイポーラ通電の伝導度変調によって、正孔濃度が高い領域に対応するボディダイオード連鎖動作領域が、広がっていくことが示されている。ボディダイオード連鎖動作領域は、上述したように、ショットキバリアダイオード置換領域３０２のｐｎダイオードの動作を起点とする連鎖によって、ユニットセル領域のＭＯＳＦＥＴの寄生ｐｎダイオードであるボディダイオードが動作する領域である。
　サージ通電によってサージ通電領域３０１のｐｎダイオードが動作した後、隣接セルのホール密度が時間経過とともに上昇し、ｐｎダイオードであるボディダイオードの動作によって伝導度変調が伝搬し、ボディダイオード連鎖動作領域が広がっていくことを確認できた。サージ電流通電時のｐｎダイオード動作の伝搬速度、すなわち連鎖速度を把握することで、一般に異常状態として想定される１ｍｓｅｃ以上のサージ通電が生じた場合における、ボディダイオード連鎖動作領域の、活性領域に占める面積比率を設計することができる。
　本実施の形態１によれば、上述したように、サージ通電領域３０１が存在しない場合に比べ、ＳＢＤ通電から早期にボディダイオード通電に切り替わる。ｐｎダイオードであるボディダイオードは、バイポーラ動作による伝導度変調により低抵抗となるため、ボディダイオード通電開始と同時に、発生エネルギー密度が低下する。その結果、サージ通電時の発熱が抑制され、サージ耐量を向上させることができる。
　図１９は、試作した炭化珪素半導体装置における、サージ通電試験時の最大順方向電圧ＶＦｍａｘと印加電流ＩＦＳＭとの関係をグラフで示したものである。試作した炭化珪素半導体装置では、サージ通電領域３０１におけるｐ型のショットキバリアダイオード置換領域３０２の、平面視における活性領域１５に占める面積比率を変更した。
　この図１９に示すように、電流が比較的低い領域ではＳＢＤが通電し、一定以上の電流が流れるとボディダイオード通電へ切り替わり、抵抗変化によりＶ－Ｉ特性の傾きが変化する。このとき、ボディダイオード通電への切り替わりが早ければ早いほど、発生エネルギーが低下し、サージ耐量としては有利に働く。図１９では、ショットキバリアダイオード置換領域３０２の平面視における活性領域１５に占める面積比率をおよそ０．０１９７％から、０．１９６７％まで変更して評価した。この結果、面積比率が大きくなるにつれてボディダイオード動作開始電圧が低くなり、ボディダイオード通電への切り替わりが早まることを確認できた。
　図２０は、当結果に基づきサージ耐量を確認した結果を示す図である。炭化珪素半導体装置に印加するサージ電流を徐々に上げていき、炭化珪素半導体装置に破壊が生じるまで測定した。この結果、ショットキバリアダイオード置換領域３０２が存在しない構成に比べ、ショットキバリアダイオード置換領域３０２を有する構成ではサージ耐量が改善することを確認できた。
　また、本実施の形態１では、ショットキ電極７１と第１離間領域２１との接合部から遠い位置において、ショットキバリアダイオード置換領域３０２が活性領域第２コンタクトホール９０Ｂを介してソース電極８０に接続されている。つまり、サージ通電領域３０１内において、ソース－ドレイン間をチップ断面方向に貫くｐｎダイオードが形成されている。このｐｎダイオードは、シート抵抗の高いｐ型層内をチップ平面方向に通流する必要がないため、サージ電流によってｐｎダイオードがオンしたときに、大きなバイポーラ電流を流すことができる。このため、ショットキバリアダイオード置換領域３０２は、ｐｎダイオード動作の起点として機能しやすくなっている。
　また、本実施の形態１では、同一チップの活性領域内に、ユニポーラ型トランジスタとバイポーラ型ダイオードとが共存するので、これらの一方を外付けにした場合に比べて、ダイオード領域の有効面積を小さくすることができる。
　なお、サージ耐量をさらに高めるためには、サージ通電領域３０１から連鎖的にｐｎダイオードが動作する領域を活性領域に偏在させないように、複数のサージ通電領域３０１を、活性領域全面にわたって均等に配置することが望ましい。このような構成によれば、発熱箇所を分散させることができる。
　＜実施の形態２＞
　図２１は、本実施の形態２に係るサージ通電領域３０１及び活性領域コンタクトホール９０の模式的な構成を示す断面模式図である。実施の形態１に係るサージ通電領域３０１内には、図６に示すように第２離間領域２２が形成されていた。これに対して本実施の形態２に係るサージ通電領域３０１内には、図２１に示すように第２離間領域２２が形成されていない。そのレイアウト方法の一例として、サージ通電領域３０１内において、第１ウェル領域３０、第１離間領域２１及び第２離間領域２２を含む領域が、全てｐ型に置き換えられている。
　このような構成によれば、サージ通電領域３０１にはチャネルが存在しないので、サージ通電領域３０１は、ＭＯＳＦＥＴの機能を有さない。このため、ゲートをオンさせた場合においても、優先的にｐｎダイオードがオンし、周囲にｐｎダイオードの動作が連鎖していくので、サージ耐量を高めることができる。
　＜実施の形態１，２の変形例＞
　以上の説明では、活性領域に、ＳＢＤ領域とＭＯＳＦＥＴ領域とが一体となったユニットセル構造が形成されていたが、活性領域に形成されるユニットセル内に、ＳＢＤとＭＯＳＦＥＴとが並列配置されてもよい。
　＜実施の形態３＞
　実施の形態１，２に係る炭化珪素半導体装置１００は、プレーナ型の炭化珪素半導体装置であった。これに対して、本実施の形態３に係る炭化珪素半導体装置１００は、トレンチ型の炭化珪素半導体装置である。
　（１）トレンチ型の構造
　図２２は、本実施の形態３に係る炭化珪素半導体装置１００の炭化珪素層を上面から見た平面図であり、図２に対応する平面図である。図２２に示す炭化珪素半導体装置１００において、活性領域では、トランジスタが形成されたストライプ状のゲートトレンチＧＴとショットキ電極が埋め込まれたストライプ状のショットキトレンチＳＴとが、互いに平行に交互に配置されている。活性領域の周囲の終端領域には、第２ウェル領域３１が形成されている。
　図２３は、本実施の形態３に係る炭化珪素半導体装置１００の活性領域を拡大した平面図である。ゲートトレンチＧＴ及びショットキトレンチＳＴには、それらの延在方向に沿って一定間隔に形成されたｐ型の炭化珪素からなる第１接続領域３６及び第２接続領域３７がそれぞれ隣接して形成されている。また、サージ通電領域３０１内において、ショットキトレンチＳＴには、ｐ型のショットキバリアダイオード置換領域３０２が隣接して形成されている。ＳＢＤ領域にほぼ対応するショットキトレンチＳＴと、ＭＯＳＦＥＴ領域にほぼ対応するゲートトレンチＧＴとを含むユニットセル領域と、サージ通電領域３０１とを含む領域を、活性領域と呼ぶ。
　本実施の形態３に係る炭化珪素半導体装置１００の終端領域では、実施の形態１などで説明したプレーナ型の炭化珪素半導体装置１００と同様の構造が形成されてもよいし、トレンチ型に合わせた別の構造が形成されてもよい。以下、本実施の形態３に係る炭化珪素半導体装置１００の活性領域についてのみ説明する。
　図２４は、図２３のサージ通電領域３０１を含む活性領域のうち、第１接続領域３６及び第２接続領域３７が形成されていない箇所を模式的に示す断面模式図である。図２５は、図２３の活性領域のサージ通電領域３０１を含む活性領域のうち、第１接続領域３６及び第２接続領域３７が形成されている箇所を模式的に示す断面模式図である。
　図２３～図２５に示される炭化珪素半導体装置１００では、低抵抗ｎ型の炭化珪素からなる半導体基板１０の表面上に、ｎ型の炭化珪素からなるドリフト層２０が形成されている。本実施の形態３では、活性領域が設けられた半導体層は、半導体基板１０上のドリフト層２０であるが、半導体基板１０であってもよい。ドリフト層２０の表層部には、図２４及び図２５の断面図に示すように、ｐ型の炭化珪素からなる第１ウェル領域３０が形成されている。
　第１ウェル領域３０上の一部の表層部には、ｎ型の炭化珪素からなるソース領域４０が形成されている。第１ウェル領域３０上の残部の表層部には、ソース領域４０の隣接し、低抵抗ｐ型の炭化珪素からなるコンタクト領域３５が形成されている。
　活性領域において、ソース領域４０と第１ウェル領域３０とを貫通して、ドリフト層２０に達するゲートトレンチＧＴが形成されている。また、別の箇所に、ソース領域４０と第１ウェル領域３０とを貫通して、ドリフト層２０に達するショットキトレンチＳＴが形成されている。
　ゲートトレンチＧＴとショットキトレンチＳＴとは、交互に、かつ、互いに平行に配置されている。ゲートトレンチＧＴとショットキトレンチＳＴとは、互いに同じ深さを有するが、異なる深さを有してもよい。また、ゲートトレンチＧＴとショットキトレンチＳＴとは、同じ幅で形成されていてもよいし、両者の幅が異なっていてもよい。
　ゲートトレンチＧＴ内には、例えば酸化珪素からなるゲート絶縁膜５０を介してゲート電極６０が形成されている。ゲート電極６０は、例えば不純物濃度が高い低抵抗多結晶珪素からなる。ゲート電極６０上には、例えば酸化珪素からなる層間絶縁膜５５が形成されている。ショットキトレンチＳＴ内にはショットキ電極７１及びソース電極８０が形成されており、ショットキ電極７１は、ドリフト層２０に接して形成され、ドリフト層２０とショットキ接続する。
　ゲートトレンチＧＴの底のドリフト層２０内には、ｐ型の第１保護領域３２が形成されている。ショットキトレンチＳＴの底のドリフト層２０内には、ｐ型の第２保護領域３３が形成されている。第１保護領域３２と第２保護領域３３とは、同じ深さで同じ不純物濃度であることが好ましい。
　図２５に示すように、第１保護領域３２と第１ウェル領域３０とは、ｐ型の第１接続領域３６によって接続されている。また、第２保護領域３３と第１ウェル領域３０とは、ｐ型の第２接続領域３７によって接続されている。
　ソース領域４０の表面上には、オーミック電極７０が形成されている。オーミック電極７０、ショットキ電極７１及びコンタクト領域３５に接続されるソース電極８０がこれらの上に形成されている。第１ウェル領域３０は、低抵抗のコンタクト領域３５を介してオーミック電極７０と電子と正孔との授受を容易に行なうことができる。ソース電極８０は、ショットキトレンチＳＴ内において、ショットキ電極７１とも接続されている。
　ゲート電極６０が形成されているゲートトレンチＧＴの側面のうち、ゲート絶縁膜５０を介してゲート電極６０と対向する第１ウェル領域３０の領域を、チャネル領域と呼ぶ。ショットキトレンチＳＴの側面のうち、ショットキ電極７１とドリフト層２０とが接している箇所には、ＳＢＤが形成されている。
　半導体基板１０の裏面側には、ドレイン電極８４が形成されている。
　なお、終端領域の第２ウェル領域３１は、活性領域の第１ウェル領域３０と同じ深さ及び厚さを有してもよい。また、終端領域の第２ウェル領域３１は、活性領域の第１保護領域３２及び第２保護領域３３と同じ深さを有するように、ゲートトレンチＧＴ及びショットキトレンチＳＴの底の深さまで形成されてもよい。また、第２ウェル領域３１の表層部に低抵抗ｎ型の炭化珪素導電性層４５が形成されてもよい。また、第２ウェル領域３１は、ソース電極８０と直接的にオーミック接続されなくてもよい。
　図２４に示すように、本実施の形態３では、第１離間領域２１は、ショットキトレンチＳＴの側面に接し、当該ショットキトレンチＳＴに接する第１ウェル領域３０及び第２保護領域３３に挟まれた領域に該当する。また、第２離間領域２２は、ゲートトレンチＧＴの側面に接し、当該ゲートトレンチＧＴに接する第１ウェル領域３０及び第１保護領域３２に挟まれた領域に該当する。
　サージ通電領域３０１では、第１離間領域２１が、ショットキトレンチＳＴの側面に接するｐ型のショットキバリアダイオード置換領域３０２に置き換えられている。なお、図２４及び図２５には、ショットキバリアダイオード置換領域３０２の便宜上の境界が点線で示されている。ショットキ電極７１は、ドリフト層２０と同じｎ型の第１離間領域２１などのｎ型の炭化珪素層と接続されることなく、ショットキ電極７１とドリフト層２０とは、ｐ型のショットキバリアダイオード置換領域３０２によって分断されている。
　なお本実施の形態３でも実施の形態１と同様に、ショットキバリアダイオード置換領域３０２の、平面視における活性領域１５に占める面積比率は、０．０１％以上、かつショットキバリアダイオード置換領域３０２に代えない場合のＳＢＤ領域が活性領域１５に占める面積比率未満であり、より好ましくは０．０１％以上かつ５％以下である。
　（２）トレンチ型の製造方法
　次に、本実施の形態３に係るトレンチ型の炭化珪素半導体装置１００の製造方法について、図２６～図３１の活性領域の断面模式図を用いて説明する。ここでは、第１接続領域３６、第２接続領域３７、及び、ショットキバリアダイオード置換領域３０２が形成されていない箇所の製造方法について説明するが、これら領域が形成された箇所も下記と概ね同じであるため、図示せずに適宜説明する。
　まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０を準備する。半導体基板１０上に、ＣＶＤ法により、例えば１×１０１５から１×１０１７ｃｍ－３のｎ型の不純物濃度で、例えば５から５０μｍの厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
　続いて、ドリフト層２０の表面にｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない例えば０．５から３μｍ程度とする。また、イオン注入されるＡｌの不純物濃度は、例えば１×１０１７から１×１０１９ｃｍ－３であり、ドリフト層２０の不純物濃度より高くする。本工程によりＡｌイオン注入された領域が、活性領域においては第１ウェル領域３０となり、終端領域においては第２ウェル領域３１となる。なお、第１ウェル領域３０は、イオン注入ではなくエピタキシャル法によってドリフト層２０上に形成してもよい。
　次に、第１ウェル領域３０の表層部の所定の領域に、第１ウェル領域３０の不純物濃度より高い例えば１×１０１６から１×１０１８ｃｍ－３の不純物濃度でＡｌをイオン注入することにより、コンタクト領域３５を形成する。また、第１ウェル領域３０の表層部の所定の領域にｎ型の不純物であるＮをイオン注入する。Ｎのイオン注入深さは第１ウェル領域３０の厚さより浅くする。また、イオン注入したＮの不純物濃度は、例えば１×１０１８から１×１０２１ｃｍ－３であり、第１ウェル領域３０のｐ型の不純物濃度よりも高くする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。図２６は、この段階までの工程を終えた活性領域の断面図である。
　次に、隣り合うコンタクト領域３５の間の１つのソース領域４０に、ゲートトレンチＧＴ及びショットキトレンチＳＴのいずれか１つを形成する。なお、ゲートトレンチＧＴとショットキトレンチＳＴとは交互に配置される。ゲートトレンチＧＴ及びショットキトレンチＳＴのそれぞれの底に、ｐ型不純物であるＡｌをイオン注入する。これにより、ゲートトレンチＧＴの底に第１保護領域３２を、ショットキトレンチＳＴの底に第２保護領域３３を形成する。第１保護領域３２及び第２保護領域３３のそれぞれの不純物濃度は、例えば１×１０１７から１×１０１９ｃｍ－３である。
　ゲートトレンチＧＴ及びショットキトレンチＳＴにそれぞれ形成される第１接続領域３６及び第２接続領域３７は、例えば各トレンチの延伸方向の直交方向からＡｌ等のｐ型不純物のイオンを斜めイオン注入して形成される。第１接続領域３６及び第２接続領域３７のそれぞれの不純物濃度は、例えば１×１０１７から１×１０１９ｃｍ－３である。
　ショットキバリアダイオード置換領域３０２は、第１接続領域３６及び第２接続領域３７と同様に、例えばショットキトレンチＳＴの延伸方向の直交方向からＡｌ等のｐ型不純物のイオンを斜めイオン注入して形成される。ショットキバリアダイオード置換領域３０２の不純物濃度は、１×１０１７から１×１０１９ｃｍ－３である。ショットキバリアダイオード置換領域３０２は、第１接続領域３６及び第２接続領域３７の少なくともいずれか１つと同時に形成すれば、工程数を削減することができる。
　ここで、半導体基板１０の第１主面の面方位が＜１１－２０＞方向にオフ角を有する（０００１）面である場合、活性領域のゲートトレンチＧＴ及びショットキトレンチＳＴのそれぞれの延在方向は、オフ方向である＜１１－２０＞方向に平行であってもよい。このような構成によれば、ショットキトレンチＳＴと、その両側のトレンチ側壁とが、半導体基板１０のオフ方向の影響を受けなくなるため、ショットキトレンチＳＴのショットキ界面のバリア高さのばらつきを低減できる。また、ゲートトレンチＧＴのＭＯＳＦＥＴの閾値電圧が、半導体基板１０のオフ方向の影響を受けなくなるため、ＭＯＳＦＥＴの閾値電圧のばらつきを低減できる。
　続いて、熱処理装置によって、Ａｒガス等の不活性ガス雰囲気中で、１３００から１９００℃の温度で、３０秒から１時間のアニールをドリフト層２０に行う。このアニールにより、イオン注入されたＮ及びＡｌが電気的に活性化される。図２７は、この段階までの工程を終えた活性領域の断面図である。
　続いて、図２８に示すように、ショットキトレンチＳＴ内部を、例えば酸化珪素からなる保護絶縁膜５２で充填する。
　次に、保護絶縁膜５２に覆われていない炭化珪素層表面を熱酸化して、ゲートトレンチＧＴ内に、例えば酸化珪素からなる所望の厚みのゲート絶縁膜５０を形成する。続いて、ゲート絶縁膜５０上に、例えば導電性を有する多結晶シリコン膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。次に、ゲート電極６０上に、ゲート絶縁膜５０より膜厚が大きく、例えば酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。続いて、活性領域内のコンタクト領域３５とソース領域４０とが露出するように、層間絶縁膜５５とゲート絶縁膜５０とをウェットエッチングにより選択的に除去する。図２９は、この段階までの工程を終えた活性領域の断面図である。
　続いて、露出されたソース領域４０及びコンタクト領域３５の炭化珪素層の表面に、例えばスパッタ法等によりＮｉを主成分とする金属膜を形成した後、６００から１１００℃の温度の熱処理を行なう。これにより、Ｎｉを主成分とする金属膜と炭化珪素層とが反応して、金属膜と炭化珪素層との間にシリサイド層が形成される。続いて、シリサイド層以外の残留した金属膜をウェットエッチングにより除去する。これにより、残ったシリサイド層がオーミック電極７０となる。図３０は、この段階までの工程を終えた活性領域の断面図である。
　次に、ショットキトレンチＳＴ内の保護絶縁膜５２をフッ酸等によって除去した後、ショットキトレンチＳＴ内にショットキ電極７１を形成する。ショットキ電極７１の材料は、例えばＴｉ、Ｍｏなどである。
　続いて、ショットキ電極７１及びオーミック電極７０に接触する、Ａｌを主とするソース電極８０を形成する。図３１は、この段階までの工程を終えた活性領域の断面図である。ゲートパッド８１及びゲート配線８２は、ソース電極８０と同様に形成される。ゲートパッド８１及びゲート配線８２は、ソース電極８０と同時に形成されてもよい。
　次に、半導体基板１０の裏面にＮｉを主成分とする金属膜を形成、熱処理することにより、半導体基板１０の裏側に裏面オーミック電極であるドレイン電極８４を形成する。以上により、図２４に示される本実施の形態３に係る炭化珪素半導体装置１００が製造される。
　（３）動作説明
　本実施の形態３に係るトレンチ型の炭化珪素半導体装置１００の動作及び効果については、実施の形態１，２のプレーナ型の炭化珪素半導体装置１００の動作及び効果と同様であるため、詳細な説明は省略する。
　＜実施の形態４＞
　図３２は、本実施の形態４に係るパワーモジュール装置１０１の構成を模式的に示すブロック図である。パワーモジュール装置１０１は、それぞれが実施の形態１～４のいずれかの炭化珪素半導体装置１００である複数の炭化珪素半導体装置１００を備える。
　このような構成によれば、サージ電流通電時のパワーモジュール装置１０１のサージ耐量を高めることができる。また、パワーモジュール装置１０１においてサージ電流検知から遮断までの時間を長く確保できるので、サージ電流通電時に動作する図示しないサージ保護回路の設計自由度を向上させることができる。
　なお、パワーモジュール装置１０１が処理する電流を大きくするために、スイッチング素子及び還流ダイオードの役割を担う複数の炭化珪素半導体装置が、並列接続されてもよい。この複数の炭化珪素半導体装置は、サージ通電領域３０１を有する炭化珪素半導体装置１００と、サージ通電領域３０１を有さない炭化珪素半導体装置とを含んでもよい。しかしながら、サージ電流が流れた際に、特定の炭化珪素半導体装置のｐｎダイオードがオンして、電流がその炭化珪素半導体装置に集中しないように、複数の炭化珪素半導体装置は、炭化珪素半導体装置１００だけを含んでもよい。
　＜実施の形態５＞
　図３３は、本実施の形態５に係る電力変換装置５０１を示すブロック図である。電力変換装置５０１は、制御回路５０１ａと、駆動回路５０１ｂと、実施の形態１～４のいずれかの炭化珪素半導体装置１００が搭載された主変換回路５０１ｃとを備える。なお、主変換回路５０１ｃには、実施の形態１～４のいずれかの炭化珪素半導体装置１００の代わりに、実施の形態４に係るパワーモジュール装置１０１が搭載されてもよい。
　駆動回路５０１ｂは、制御回路５０１ａからの制御信号に基づいて、主変換回路５０１ｃの炭化珪素半導体装置１００を駆動する。例えば、駆動回路５０１ｂは、炭化珪素半導体装置１００の還流ダイオードである寄生ｐｎダイオードに還流電流が流れる際に、短時間のデッドタイムを除いて、炭化珪素半導体装置１００のＭＯＳＦＥＴのゲートをオンする。このような構成によれば、チャネルを通るユニポーラ電流の通電が可能となり、サージ通電領域３０１における発熱集中を避けることができる。
　炭化珪素半導体装置１００を備える主変換回路５０１ｃは、制御信号に基づく炭化珪素半導体装置１００の駆動によって、電源５０２からの電力を、負荷５０３で使用可能な電力に変換する。
　以上のような構成によれば、サージ電流通電時の電力変換装置５０１のサージ耐量を高めることができる。また、電力変換装置５０１においてサージ電流検知から遮断までの時間を長く確保できるので、サージ電流通電時に動作する図示しないサージ保護回路の設計自由度を向上させることができる。
　また本実施の形態５では、主変換回路５０１ｃのスイッチング素子として実施の形態１～４に係る炭化珪素半導体装置１００を適用するため、低損失で、かつ、高速スイッチングの信頼性が高められた電力変換装置５０１を実現することができる。
　＜実施の形態６＞
　図３４は、本実施の形態６に係る移動体６０１を示す図である。図３４の例では、移動体６０１は列車であるがこれに限ったものではない。移動体６０１には、実施の形態５に係る電力変換装置５０１が設けられ、電力変換装置５０１は移動体６０１で必要な電力を生成する。このような構成によれば、移動体６０１に用いられる電力変換装置について、実施の形態５に係る電力変換装置５０１と同様の効果を得ることができる。
　＜実施の形態１～６に対する補足説明＞
　以上で説明したｐ型不純物は、アルミニウム（Ａｌ）ではなく、ホウ素（Ｂ）またはガリウム（Ｇａ）であってもよい。以上で説明したｎ型不純物は、窒素（Ｎ）ではなく、燐（Ｐ）であってもよい。以上で説明したゲート絶縁膜５０は、必ずしもＳｉＯ２などの酸化膜である必要はなく、酸化膜以外の絶縁膜、または、酸化膜以外の絶縁膜と酸化膜との組み合わせであってもよい。また、ゲート絶縁膜５０は、炭化珪素を熱酸化した酸化珪素ではなく、ＣＶＤ法などで形成される酸化珪素からなる堆積膜であってもよい。また以上の説明では、結晶構造、主面の面方位、オフ角及び各注入条件等、具体的な例を用いて説明したが、これらの数値範囲に限られない。また、炭化珪素半導体装置１００は、スーパージャンクション構造を有するＭＯＳＦＥＴにＳＢＤを内蔵させた構成であってもよい。
　なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
　上記した説明は、すべての局面において、例示であって、限定的なものではない。例示されていない無数の変形例が、想定され得るものと解される。
　１５　活性領域、１６　ボディダイオード連鎖動作領域、２０　ドリフト層、１００　炭化珪素半導体装置、１０１　パワーモジュール装置、３０１　サージ通電領域、３０２　ショットキバリアダイオード置換領域、５０１　電力変換装置、５５１　移動体。

Claims (7)

  1. 　ショットキバリアダイオード領域及びＭＯＳＦＥＴ領域を含むユニットセル領域と、サージ通電領域とを含む活性領域が設けられた第１導電型の半導体層を備え、
    　前記サージ通電領域は、前記ショットキバリアダイオード領域の前記第１導電型を第２導電型に代えたショットキバリアダイオード置換領域を含み、
    　前記ショットキバリアダイオード置換領域の前記活性領域に占める面積比率は、０．０１％以上、かつ前記ショットキバリアダイオード置換領域に代えない場合の前記ショットキバリアダイオード領域の前記活性領域に占める面積比率未満である、炭化珪素半導体装置。
  2. 　請求項１に記載の炭化珪素半導体装置であって、
    　前記サージ通電領域は、ＭＯＳＦＥＴの機能を有する、炭化珪素半導体装置。
  3. 　請求項１に記載の炭化珪素半導体装置であって、
    　前記サージ通電領域は、ＭＯＳＦＥＴの機能を有さない、炭化珪素半導体装置。
  4. 　請求項１から請求項３のうちのいずれか１項に記載の炭化珪素半導体装置であって、
    　前記サージ通電領域の、前記活性領域に占める面積比率は０．０１％以上かつ５％以下である、炭化珪素半導体装置。
  5. 　それぞれが、請求項１から請求項４のうちのいずれか１項に記載の炭化珪素半導体装置である複数の炭化珪素半導体装置を備える、パワーモジュール装置。
  6. 　請求項１から請求項４のうちのいずれか１項に記載の炭化珪素半導体装置を備えたパワーモジュール装置を用いて電力を変換する、電力変換装置。
  7. 　請求項６に記載の電力変換装置が設けられた、移動体。
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