WO2024028995A1 - 半導体装置および電力変換装置 - Google Patents

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WO2024028995A1
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semiconductor device
surge
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drift layer
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史郎 日野
彬文 飯島
洸太朗 川原
勝俊 菅原
克洋 藤吉
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三菱電機株式会社
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    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Definitions

  • the present disclosure particularly relates to a semiconductor device made of silicon carbide and a power conversion device using the same.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • SBD Schottky barrier diode
  • the Schottky junction electric field can be reduced by subdividing the Schottky junction formation region, which consists of a junction between an n-type and a metal electrode, into regular p-type implantation regions, as disclosed in Patent Document 1, for example.
  • a structure that can reduce leakage current is disclosed.
  • the present disclosure has been made to solve the above-mentioned problems, and provides a semiconductor device and a power conversion device with high surge resistance by suppressing the gate oxide film from being destroyed due to surge current flowing through the semiconductor device.
  • the purpose is to provide
  • a semiconductor device of the present disclosure includes a gate electrode provided to face a first conductivity type drift layer, a second conductivity type well region, and a first conductivity type source region with a gate insulating film interposed therebetween. and a source electrode provided on an interlayer insulating film provided to cover the gate electrode and connected to the well region and the source region, and a plurality of MOSFETs including the well region, the source region, and the gate electrode are arranged in the drift layer.
  • the surge conduction region is also formed over a large area and has a region for cutting off the connection between the source electrode and the drift layer.
  • the power conversion device of the present disclosure includes the semiconductor device of the present disclosure, and includes a main conversion circuit that converts and outputs input power, and a control circuit that outputs a control signal for controlling the main conversion circuit. Equipped with
  • the present disclosure it is possible to suppress damage to a gate oxide film caused by a surge current flowing through a semiconductor device, and to obtain a semiconductor device and a power conversion device with high surge resistance.
  • FIG. 1 is a schematic plan view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 1 is a schematic plan view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 1 is a schematic plan view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 1 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in
  • FIG. 1 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 1.
  • FIG. 1 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 1.
  • FIG. 1 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 1.
  • FIG. 1 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 1.
  • FIG. 1 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 1.
  • FIG. 1 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 1.
  • FIG. 1 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 1.
  • FIG. 1 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 1.
  • FIG. 1 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 1.
  • FIG. 1 is an explanatory diagram of
  • FIG. 1 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 1.
  • FIG. 1 is a schematic plan view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 1 is a schematic plan view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 3 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 2.
  • FIG. 3 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 3;
  • FIG. 7 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 4.
  • FIG. 12 is a schematic plan view showing a schematic configuration of a semiconductor device in Embodiment 5.
  • FIG. 5 is a schematic plan view showing a schematic configuration of a semiconductor device in Embodiment 5.
  • FIG. 12 is a schematic plan view showing a schematic configuration of a semiconductor device in Embodiment 5.
  • FIG. 12 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 5.
  • FIG. 12 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 5.
  • FIG. 7 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 5;
  • FIG. 7 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 5;
  • FIG. 7 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 5;
  • FIG. 7 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 5;
  • FIG. 7 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 5;
  • FIG. 7 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 5;
  • FIG. 7 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 5;
  • FIG. 7 is an explanatory diagram of a method for manufacturing a semiconductor device in Embodiment 5;
  • FIG. 7 is a schematic diagram showing a schematic configuration of a power conversion system to which a power conversion device according to a sixth embodiment is applied.
  • n-type and p-type indicate conductivity types of semiconductors, and in the present disclosure, the first conductivity type will be described as n-type and the second conductivity type as p-type, but the first conductivity type is p-type. , the second conductivity type may be n-type. Further, n- type indicates that its impurity concentration is lower than that of n-type, and n+ type indicates that its impurity concentration is higher than that of n-type. Similarly, p- type indicates that its impurity concentration is lower than that of p-type, and p+ type indicates that its impurity concentration is higher than that of p-type.
  • pn junction and pn diode are sometimes used interchangeably, and when a voltage higher than the threshold voltage is applied to the pn diode, it is said that the pn diode turns on, the pn junction turns on, etc. It may be expressed. Furthermore, application of a voltage equal to or higher than a threshold voltage to a gate electrode is sometimes expressed as turning on the gate.
  • FIG. 1 is a schematic plan view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 1 corresponds to a view of the SBD built-in SiC-MOSFET from the top side.
  • a gate pad 81 is formed on a part of the upper surface of the SBD built-in SiC-MOSFET, and a source electrode 80 is formed adjacent to the gate pad 81. Further, a gate wiring 82 is formed to extend from the gate pad 81 .
  • FIG. 2 is a schematic plan view showing the schematic configuration of the semiconductor device in the first embodiment.
  • FIG. 2 corresponds to FIG. 1 in which the electrode layers such as the source electrode 80 are seen through, mainly showing the semiconductor layer, and shows an example in which three surge conduction regions 301 are provided.
  • the semiconductor device shown in FIG. 2 is called a "stripe type" device in which unit cell regions in which MOSFET regions are formed on both sides of an SBD region are arranged in a stripe pattern. A stripe-type semiconductor device will be described below.
  • a unit cell region consisting of an n-type first spaced region 21 roughly corresponding to the SBD and a p-type first well region 30 roughly corresponding to the MOSFET is repeatedly arranged in one direction in plan view.
  • the region in which a plurality of SBD built-in MOSFETs are formed together with a surge conduction region 301 to be described later is called an active region, and a gate pad 81 in which a p-type second well region 31 and the like is formed is formed around the outer periphery of the active region.
  • the region including the formation region is called a termination region.
  • FIG. 3 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 3 shows a cross section in a direction perpendicular to the longitudinal direction of the stripe from the source electrode 80 in FIG. 1 to the gate wiring 82 on the outer periphery of the semiconductor device.
  • a drift layer 20 made of n-type silicon carbide is formed on the surface of a semiconductor substrate 10 made of n-type low-resistance silicon carbide.
  • a second layer made of p-type silicon carbide is provided on the surface layer of the drift layer 20 at a position that includes the region where the gate wiring 82 described in FIG. 1 is provided.
  • a well region 31 is provided.
  • FIG. 4 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 4 shows a cross section in a direction perpendicular to the longitudinal direction of the stripe, including the surge energization region 301 of FIG.
  • an auxiliary region 302 made of p-type silicon carbide and formed in the surface layer portion of the drift layer 20 is formed in the surge conduction region 301.
  • the auxiliary region 302 is located between the Schottky electrode 71 and the drift layer 20, and forms a pn junction with the drift layer 20 in the conduction path from the source electrode 80 to the drain electrode 84. This prevents Schottky electrode 71 from being connected to n-type silicon carbide in this region. Being connected refers to a state in which a pn junction is not interposed in the conduction path and a Schottky current can flow in the vertical direction or horizontal direction of the cross section of the semiconductor device.
  • the first well regions 30 may be connected to each other, or a plurality of separated first well regions 30 may be provided.
  • a source region 40 made of n-type silicon carbide is formed in the surface layer of each first well region 30 at a position inside the outer periphery of the first well region 30 by a predetermined distance.
  • a contact region 35 made of p-type, low-resistance silicon carbide is formed further inside the source region 40, and further inside the contact region 35 is formed of a first well region 35.
  • a first spaced apart region 21 made of silicon carbide and having a stripe shape in plan view is formed to penetrate the region 30 .
  • the first separation region 21 is of the same n-type as the drift layer 20, and the n-type impurity concentration of the first separation region 21 may be the same as that of the drift layer 20, or the n-type impurity concentration of the drift layer 20 may be the same as that of the drift layer 20. It may be higher or lower than the concentration.
  • a Schottky electrode 71 having a stripe shape in a plan view is formed on the surface side of the first spacing region 21 and making a Schottky connection with the first spacing region 21 .
  • the Schottky electrode 71 be formed so as to include at least the corresponding first separation region 21 when viewed from the top.
  • an ohmic electrode 70 is formed on the surfaces of the source region 40 and the contact region 35, and a source electrode 80 connected to the ohmic electrode 70, the Schottky electrode 71, and the contact region 35 is formed on these. ing.
  • the first well region 30 can easily exchange electrons and holes with the ohmic electrode 70 via the low-resistance contact region 35.
  • the region of the drift layer 20 between adjacent first well regions 30 is an n-type second separation region 22.
  • the n-type impurity concentration of the second separation region 22 may be the same as the n-type impurity concentration of the drift layer 20, or may be higher or lower than the n-type impurity concentration of the drift layer 20.
  • a gate insulating film 50 made of silicon oxide is formed on the surfaces of the adjacent first well regions 30, the second spacing region 22 between them, and the source region 40 in each first well region 30.
  • a gate electrode 60 made of polycrystalline silicon is formed on at least the first well region 30 on the gate insulating film 50 .
  • the surface layer portion of the first well region 30 that faces the gate electrode 60 with the gate insulating film 50 interposed therebetween is called a channel region.
  • a second well region 31 is formed outside the first well region 30 at the outermost periphery of the semiconductor device, and a third separation region 23 is formed between the first well region 30 and the second well region 31. has been done.
  • the third spacing region 23 is of the same n-type as the drift layer 20, and the n-type impurity concentration of the third spacing region 23 may be the same as that of the drift layer 20, or the n-type impurity concentration of the drift layer 20 may be the same as that of the drift layer 20. It may be higher or lower than the concentration.
  • a gate insulating film 50 is also formed on the second well region 31, and the upper part of the gate insulating film 50 is electrically connected to the gate electrode 60 formed on the first well region 30.
  • a gate electrode 60 is formed.
  • Silicon carbide conductive layer 45 has a lower sheet resistance than second well region 31 and forms a pn junction with p-type second well region 31 .
  • silicon carbide conductive layer 45 is formed over a width that is more than half the width of second well region 31 in the cross-sectional lateral direction. The portion where silicon carbide conductive layer 45 is formed with a width equal to or more than half of the cross-sectional width of second well region 31 does not need to be the entire cross section, and may be only a part of the cross section.
  • an interlayer insulating film 55 made of silicon oxide is formed between the gate electrode 60 and the source electrode 80. Further, the gate electrode 60 above the second well region 31 and the gate wiring 82 are connected through a gate contact hole 95 formed in the interlayer insulating film 55. Further, a p-type silicon carbide JTE region 38 is formed on the outer peripheral side of the second well region 31, that is, on the opposite side from the first well region 30. The impurity concentration of the JTE region 38 is lower than the impurity concentration of the second well region 31.
  • an FLR Field Limiting Ring
  • it may be a combination of the JTE area 38 and FLR.
  • An opening that is, a termination region contact hole 91, is formed in a part of gate insulating film 50 or field insulating film 51 on the surface of silicon carbide conductive layer 45, and silicon carbide conductive layer 45 is formed through the opening. It is ohmically connected to a source electrode 80 formed on the top thereof via a terminal ohmic electrode 72 .
  • Termination region contact hole 91 penetrates field insulating film 51 and interlayer insulating film 55 and provides ohmic connection between silicon carbide conductive layer 45 and source electrode 80 . It is assumed that silicon carbide conductive layer 45 and second well region 31 are not ohmically connected. Furthermore, silicon carbide conductive layer 45 has a width larger than the diameter of termination region contact hole 91 . Here, it is assumed that the second well region 31 is not directly ohmically connected to the source electrode 80.
  • the ohmic electrode 70, the Schottky electrode 71, and the contact region 35 are connected to the source electrode 80 via an active region contact hole 90 formed through the interlayer insulating film 55 and the gate insulating film 50.
  • the active region contact hole 90 includes an active region first contact hole 90A formed outside the surge current conducting region 301 and at the end of the surge current conducting region 301, and an active region contact hole 90A formed opposite to the auxiliary region 302 of the surge current conducting region 301. region second contact hole 90B.
  • a drain electrode 84 is formed on the back side of the semiconductor substrate 10.
  • the striped first well region 30 is formed parallel to the ⁇ 11-20> direction. It may be formed parallel to the direction orthogonal to the off direction.
  • the surge conduction region 301 which is a feature of the present invention, is provided in the active region, is formed over a region larger than the first width of the first well region 30 in plan view, and is formed between the source electrode 80 and the drift layer 20. It has an area where connections are blocked. In other words, the length of the surge energization region 301 in both the vertical and horizontal directions is larger than the first width, which is the width in the shorter direction of the widths of the first well region 30 . Further, the area of the surge energization region 301 is sufficiently small compared to the entire active region, and is covered by the source electrode 80 in a plan view. From these points, the second well region 31 has a large area, is formed below the gate pad 81 around the active region, and is also formed in a region not covered by the source electrode 80, and the surge conduction region 301. can be clearly distinguished.
  • the surge energization region 301 can be defined as a region sandwiched between the first spacing regions 21 in which the first spacing regions 21 in contact with the Schottky electrode 71 are not formed.
  • being sandwiched means that the first spacing regions 21 are adjacent to the entire periphery of the surge energization region 301 in a plan view, and as shown in FIG. are arranged periodically, that is, the first spaced apart region 21 has adjacent portions and non-adjacent portions.
  • the distance between the two first spacing regions 21 provided adjacent to each other on one end side and the other end side of the surge energization region 301 is the same as the distance between the two adjacent first separation regions 21 in the active region outside the surge energization region 301 It is larger than the separation distance between the 1 separation areas 21.
  • the separation distance between the two first separation regions 21 provided adjacent to one end side and the other end side of the surge energization region 301 is, in FIGS. It can be said that it corresponds to, or almost corresponds to, the width in the horizontal direction.
  • one surge conduction region 301 When one surge conduction region 301 is formed in the active region, its position is not limited, but the distance from the central region of the active region, that is, the termination region, to the surge conduction region 301 in the vertical direction of the semiconductor device in plan view is Alternatively, it can be arranged so that it is about 1/4 of the horizontal length. In this way, when a surge current flows through the semiconductor device, the heat generated by the surge current can be widely dispersed throughout the semiconductor device.
  • the positions where they are arranged are not limited, but the surge conduction regions 301 are uniform over the entire semiconductor device in plan view, that is, the surge conduction regions 301
  • the conductive regions 301 are preferably formed so as to be provided periodically or at regular intervals in at least one direction of the semiconductor device in plan view. In this way, when a surge current flows through the semiconductor device, the surge current tends to flow evenly and uniformly within the plane of the semiconductor device, and damage or destruction of the structure of the gate insulating film 50 and the like is suppressed.
  • An auxiliary region 302 may be formed in the surge energization region 301, and a hole-filling auxiliary region 303, which will be described later, may be formed.
  • FIG. 4 shows an example in which two auxiliary regions 302 are formed.
  • the auxiliary region 302 exhibits the second conductivity type, is a region that cuts off the connection between the source electrode 80 and the drift layer 20, and has a second width larger than the first width that the first well region 30 has.
  • the auxiliary region 302 is a region that includes the two first well regions 30 by replacing the n-type first separation region 21 with a p-type layer.
  • the auxiliary region 302 is formed to cover the periodically formed active region second contact holes 90B, that is, to have a diameter larger than the diameter of the active region second contact holes 90B.
  • the width of the auxiliary region 302 is inevitably larger than the width of the first well region 30. Two advantages of this layout are illustrated below.
  • the gate electrode 60 and the active region contact hole 90 can be formed at the same pitch as the surrounding region. In this way, in the semiconductor device, the gate electrodes 60 and the active region contact holes 90 can be arranged at equal intervals, and the uniformity of processing can be improved. Further, at the ends of the surge current-carrying region 301 in the stripe direction, there is no need to discontinue or branch the gate electrode 60 and the active region contact hole 90, and the uniformity of processing can be further improved.
  • the gate electrode 60 is configured to penetrate the surge energization region 301, that is, the gate electrode 60 is formed continuously inside and outside the surge energization region 301 in plan view. In this way, when the gate potential propagates in the gate electrode 60, the propagation of the gate potential can be prevented from being interrupted even in the surge conduction region 301, and especially in a striped semiconductor device, the MOSFET functions, that is, it can be effectively utilized. The available area can be increased. Furthermore, when the gate electrode 60 is configured to penetrate through the surge conduction region 301, the delay in propagation of the gate potential is smaller than when the gate electrode 60 is formed so as to bypass the surge conduction region 301, so that high-speed switching is possible. can be realized, and local concentration of switching current in the semiconductor device can be suppressed. Here, the gate electrode 60 may not be provided in the surge energization region 301 in plan view.
  • the source electrode 80 is connected to the first well region 30, the source region 40, the first spacing region 21, and the like through the active region first contact hole 90A. They are connected to Schottky electrodes 71, respectively.
  • the source electrode 80 is connected to the auxiliary region 302 and the Schottky electrode 71 via the active region second contact hole 90B, and is not connected to the drift layer 20. . That is, the auxiliary region 302 separates the source electrode 80 from the drift layer 20 in the active region second contact hole 90B penetrating the interlayer insulating film 55.
  • a pn diode consisting of a junction between the auxiliary region 302 and the drift layer 20 is sandwiched between the Schottky electrode 71 and the drift layer 20, and the Schottky electrode 71 and the drift layer 20 are separated from each other in this part, and a Schottky junction is formed. does not have.
  • the surge conduction region 301 is adjacent to the auxiliary region 302 or the first well region 30, is connected to the drift layer 20, and faces the gate electrode 60 with the gate insulating film 50 in between.
  • a second spacing region 22 of the first conductivity type is provided adjacent to the channel region.
  • the surge energization region 301 includes a second separation region 22 sandwiched between two adjacent auxiliary regions 302 and between the auxiliary region 302 and the first well region 30 .
  • a source region 40 is provided in the surface layer of the auxiliary region 302, and a gate insulating film 50 and a gate electrode 60 are formed on a region spanning from the second spacing region 22 to the source region 40. That is, a channel structure is formed in the auxiliary region 302 in the same way as the channel structure formed in the active region other than the surge conduction region 301.
  • the separation distance between the source region 40 and the second spacing region 22 in the channel structure is called the channel length.
  • the channel length in the auxiliary region 302 is preferably equal to the channel length in the active region other than the surge energization region 301. If the channel length in the auxiliary region 302 is extremely short, current will begin to flow in the channel even at a low gate voltage due to the short channel effect, lowering the threshold voltage of the entire semiconductor device and making the semiconductor device more likely to malfunction. On the other hand, if the channel length in the auxiliary region 302 is made extremely long, the current flowing through the channel becomes small, making it difficult to obtain the effects described later.
  • the impurity concentration in the channel portion of the auxiliary region 302 is also equal to the impurity concentration in the channel portion of the active region other than the surge conduction region 301.
  • the thickness of the gate insulating film 50 in the channel structure of the auxiliary region 302 is preferably equal to the thickness of the gate insulating film 50 in the active region other than the surge conduction region 301. In this way, it is possible to suppress a decrease in gate dielectric breakdown voltage, and it is possible to suppress a decrease in channel current.
  • FIG. 5 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • the semiconductor device shown in FIG. 5 has a configuration different from that of the striped SBD built-in SiC-MOSFET shown in FIG.
  • a semiconductor device is called a "lattice type" in which unit cell regions in which a MOSFET region surrounding an SBD region is formed are repeatedly arranged vertically and horizontally in a plan view.
  • a lattice type semiconductor device will be described below.
  • a unit cell region consisting of an n-type first spaced region 21 that approximately corresponds to the SBD and a p-type first well region 30 that approximately corresponds to the MOSFET is repeatedly arranged in the vertical and horizontal directions in a plan view.
  • the combination of the region where the SBD built-in MOSFET is formed and the surge conduction region 301 is called an active region, and the gate pad 81 in which the p-type second well region 31 and the like are formed is formed around the outer periphery of the active region.
  • the area containing the area is called the terminal area.
  • FIG. 6 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 3 shows a certain cross section from the source electrode 80 in FIG. 1 to the gate wiring 82 on the outer periphery of the semiconductor device.
  • a drift layer 20 made of n-type silicon carbide is formed on the surface of a semiconductor substrate 10 made of n-type low-resistance silicon carbide. As shown in the cross-sectional view of FIG. 6, in the surface layer portion of the drift layer 20 at a position substantially corresponding to the region where the gate wiring 82 described in FIG. Two well regions 31 are provided.
  • a plurality of first well regions 30 made of p-type silicon carbide are provided in the surface layer of the drift layer 20 in the active region below the region where the source electrode 80 described in FIG. ing.
  • a source region 40 made of n-type silicon carbide is formed in the surface layer of each first well region 30 at a position inside the outer periphery of the first well region 30 by a predetermined distance.
  • each first well region 30 a contact region 35 made of low resistance p-type silicon carbide is formed further inside the source region 40, and further inside the contact region 35 is formed of a first well region.
  • a first spaced apart region 21 made of silicon carbide is formed to penetrate through 30 .
  • the first separation region 21 is of the same n-type as the drift layer 20, and the n-type impurity concentration of the first separation region 21 may be the same as that of the drift layer 20, or the n-type impurity concentration of the drift layer 20 may be the same as that of the drift layer 20. It may be higher or lower than the concentration.
  • a Schottky electrode 71 that makes a Schottky connection with the first spacing region 21 is formed on the surface side of the first spacing region 21 .
  • the Schottky electrode 71 be formed so as to include at least the corresponding first separation region 21 when viewed from the top.
  • an ohmic electrode 70 is formed on the surface of the source region 40, and a source electrode 80 connected to the ohmic electrode 70, the Schottky electrode 71, and the contact region 35 is formed thereon.
  • the first well region 30 can easily exchange electrons and holes with the ohmic electrode 70 via the low-resistance contact region 35.
  • the region of the drift layer 20 between adjacent first well regions 30 is an n-type second separation region 22.
  • the n-type impurity concentration of the second separation region 22 may be the same as the n-type impurity concentration of the drift layer 20, or may be higher or lower than the n-type impurity concentration of the drift layer 20.
  • a gate insulating film 50 made of silicon oxide is formed on the surfaces of the adjacent first well regions 30, the second spacing region 22 between them, and the source region 40 in each first well region 30.
  • a gate electrode 60 made of polycrystalline silicon is formed on at least the first well region 30 on the gate insulating film 50 .
  • the surface layer portion of the first well region 30 that faces the gate electrode 60 with the gate insulating film 50 interposed therebetween is called a channel region.
  • a second well region 31 is formed outside the first well region 30 at the outermost periphery of the semiconductor device, and a third separation region 23 is formed between the first well region 30 and the second well region 31. has been done.
  • the third spacing region 23 is of the same n-type as the drift layer 20, and the n-type impurity concentration of the third spacing region 23 may be the same as that of the drift layer 20, or the n-type impurity concentration of the drift layer 20 may be the same as that of the drift layer 20. It may be higher or lower than the concentration.
  • a gate insulating film 50 is also formed on the second well region 31, and the upper part of the gate insulating film 50 is electrically connected to the gate electrode 60 formed on the first well region 30.
  • a gate electrode 60 is formed.
  • a silicon carbide conductive layer 45 made of n-type silicon carbide and having a lower resistance and higher impurity concentration than the drift layer 20 is formed in a certain proportion of the upper layer of the second well region 31 .
  • Silicon carbide conductive layer 45 has a lower sheet resistance than second well region 31 and forms a pn junction with p-type second well region 31 .
  • silicon carbide conductive layer 45 is formed over a width that is more than half the width of second well region 31 in the cross-sectional lateral direction. The portion where silicon carbide conductive layer 45 is formed with a width equal to or more than half of the cross-sectional width of second well region 31 does not need to be the entire cross section, and may be only a part of the cross section.
  • an interlayer insulating film 55 made of silicon oxide is formed between the gate electrode 60 and the source electrode 80. Further, the gate electrode 60 above the second well region 31 and the gate wiring 82 are connected through a gate contact hole 95 formed in the interlayer insulating film 55. Further, a p-type silicon carbide JTE region 38 is formed on the outer peripheral side of the second well region 31, that is, on the opposite side from the first well region 30. The impurity concentration of the JTE region 38 is lower than the impurity concentration of the second well region 31.
  • an FLR Field Limiting Ring
  • it may be a combination of the JTE area 38 and FLR.
  • An opening that is, a termination region contact hole 91, is formed in a part of gate insulating film 50 or field insulating film 51 on the surface of silicon carbide conductive layer 45, and silicon carbide conductive layer 45 is formed through the opening. It is ohmically connected to a source electrode 80 formed on the top thereof via a terminal ohmic electrode 72 .
  • Termination region contact hole 91 penetrates field insulating film 51 and interlayer insulating film 55 and provides ohmic connection between silicon carbide conductive layer 45 and source electrode 80 . It is assumed that silicon carbide conductive layer 45 and second well region 31 are not ohmically connected. Furthermore, silicon carbide conductive layer 45 has a width larger than the diameter of termination region contact hole 91 . Here, it is assumed that the second well region 31 is not directly ohmically connected to the source electrode 80.
  • the ohmic electrode 70, the Schottky electrode 71, and the contact region 35 are connected to the source electrode 80 via an active region contact hole 90 formed through the interlayer insulating film 55 and the gate insulating film 50.
  • a drain electrode 84 is formed on the back side of the semiconductor substrate 10.
  • FIG. 7 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 1.
  • FIG. 7 shows a surge conduction region 301, an auxiliary region 302, an active region contact hole 90 formed in the surge conduction region 301, and the like.
  • the structure of the surge current-carrying region 301 and the auxiliary region 302 in FIG. 7 is similar to the structure of the stripe-type semiconductor device shown in FIG. 4, and the description thereof will be omitted.
  • An SBD high areal density structure such as a folded structure, may be formed in the region closest to the end region of the active region. Furthermore, a region in which many SBDs such as a termination SBD high surface density structure, such as JBS, are formed may also be formed in the region closest to the active region of the termination region. Further, a sense cell for sensing current may be provided inside the active region.
  • a chemical vapor deposition process is performed on a semiconductor substrate 10 made of n-type, low-resistance silicon carbide, whose first principal surface is a (0001) plane with an off-angle, and has a 4H polytype.
  • Drift layer 20 made of n-type silicon carbide with an impurity concentration of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less and a thickness of 5 ⁇ m or more and 50 ⁇ m or less by chemical vapor deposition (CVD method). grown epitaxially.
  • an implantation mask is formed using photoresist or the like in a predetermined region of the surface of the drift layer 20, and Al (aluminum), which is a p-type impurity, is ion-implanted.
  • the depth of the Al ion implantation is set to about 0.5 ⁇ m or more and 3 ⁇ m or less, which does not exceed the thickness of the drift layer 20.
  • the impurity concentration of the ion-implanted Al is in the range of 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less, and is higher than the impurity concentration of the drift layer 20 .
  • the implant mask is then removed. The regions into which Al ions are implanted in this step become the first well region 30 in the active region and the second well region 31 in the termination region.
  • an implantation mask is formed using photoresist or the like in a predetermined region on the surface of the drift layer 20, and Al (aluminum), which is a p-type impurity, is ion-implanted.
  • Al aluminum
  • the depth of Al ion implantation is approximately 0.5 ⁇ m or more and 3 ⁇ m or less so as not to exceed the thickness of the drift layer 20.
  • the impurity concentration of the ion-implanted Al is in a range of about 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less, and is higher than the impurity concentration of the drift layer 20 .
  • the implant mask is then removed.
  • the region into which Al ions are implanted in this step becomes the auxiliary region 302.
  • a channel portion will be formed on the surface of the auxiliary region 302 in a later step, and the threshold voltage in the channel portion of the auxiliary region 302 may be equal to or higher than the threshold voltage in the channel portion of the active region other than the surge conduction region 301. It is preferable that they be the same. Therefore, the p-type impurity concentration at the surface of the auxiliary region 302 may be greater than or equal to the p-type impurity concentration at the surface of the first well region 30.
  • One way to do this is to form the auxiliary region 302 at the same time as the first well region 30. According to this method, the p-type impurity concentration on the surfaces of the auxiliary region 302 and the first well region 30 can be made the same, and the number of steps can be reduced.
  • an implantation mask is formed using a photoresist or the like, and Al ions having a p-type impurity concentration are implanted into the surface of the drift layer 20 in the termination region.
  • the depth of the Al ion implantation is set to about 0.5 ⁇ m or more and 3 ⁇ m or less, which does not exceed the thickness of the drift layer 20.
  • the impurity concentration of the ion-implanted Al is in the range of 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less, which is higher than the impurity concentration of the drift layer 20 and is higher than the impurity concentration of the first well region 30 . It is assumed that the impurity concentration is lower than that of the auxiliary region 302.
  • the implant mask is then removed.
  • the region into which Al ions are implanted in this step becomes the JTE region 38.
  • Al is ion-implanted into a predetermined region at an impurity concentration in the range of 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less, which is higher than the impurity concentration of the first well region 30 or the auxiliary region 302.
  • a contact region 35 is formed.
  • an implantation mask is formed using photoresist or the like so that predetermined locations inside the first well region 30 and the auxiliary region 302 on the surface of the drift layer 20 are opened, and N (nitrogen), which is an n-type impurity, is implanted.
  • N nitrogen
  • the depth of N ion implantation is shallower than the thickness of the first well region 30.
  • the impurity concentration of the ion-implanted N is in the range of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less, and the p-type impurity concentration of the first well region 30 and the auxiliary region 302 is shall exceed.
  • the region exhibiting n-type becomes the source region 40.
  • an implantation mask is formed using photoresist or the like so that a predetermined location inside the second well region 31 in the termination region is opened, and N (nitrogen), which is an n-type impurity, is ion-implanted.
  • N nitrogen
  • the depth of N ion implantation is shallower than the thickness of the first well region 30.
  • the impurity concentration of the ion-implanted N is in the range of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less, and exceeds the p-type impurity concentration of the first well region 30 and the auxiliary region 302. shall be taken as a thing.
  • the region exhibiting n-type becomes silicon carbide conductive layer 45 .
  • the thickness of silicon carbide conductive layer 45 only needs to be smaller than the thickness of second well region 31 .
  • Silicon carbide conductive layer 45 and source region 40 may be formed in the same process with the same thickness and impurity concentration, or silicon carbide conductive layer 45 and source region 40 may be formed in different processes with different thicknesses. However, it may be formed with a different impurity concentration.
  • FIGS. 8 and 9 respectively show a cross section not including the surge conduction region 301 and a cross section including the surge conduction region 301 in the active region after ion implantation has been completed.
  • a field insulating film 51 is formed on the semiconductor layer in a region excluding the active region and the surge conduction region 301, which substantially corresponds to the region where the first well region 30 is formed. form.
  • the field insulating film 51 has a thickness of approximately 0.5 ⁇ m or more and 2 ⁇ m or less, which is larger than the thickness of the gate insulating film 50, and is made of silicon oxide.
  • the silicon carbide surface not covered with the field insulating film 51 is thermally oxidized to form a silicon oxide film of a desired thickness, that is, the gate insulating film 50.
  • a conductive polycrystalline silicon film is formed on the gate insulating film 50 and the field insulating film 51 by a low pressure CVD method, and the gate electrode 60 is formed by patterning this film.
  • an interlayer insulating film 55 made of silicon oxide and having a larger thickness than the gate insulating film 50 is formed by low pressure CVD.
  • 10 and 11 respectively show a cross section not including the surge current carrying region 301 and a cross section including the surge current carrying region 301 in the active region that has completed the steps up to this stage.
  • an active region contact hole 90 is formed which penetrates the interlayer insulating film 55 and the gate insulating film 50 and reaches the contact region 35 and the source region 40 in the active region. , forming a termination region contact hole 91 that reaches the silicon carbide conductive layer 45 in the termination region.
  • the insulating film at the portion where the Schottky electrode 71 will be formed inside the active region contact hole 90 and the termination region contact hole 91 is left in place at this stage.
  • FIGS. 14 and 15 show a cross section not including the surge energizing region 301 and a cross section including the surge energizing region 301 in the active region that has completed the steps up to this stage, respectively.
  • a metal film that will become the Schottky electrode 71 is deposited by sputtering or the like, and patterned with photoresist or the like on the first spaced region 21 in the active region contact hole 90.
  • a Schottky electrode 71 is formed.
  • the material of the Schottky electrode 71 may be Ti, Mo, or the like.
  • the Schottky electrode 71 may be patterned to be formed separately within each active region contact hole 90, or may be formed on one surface of the source electrode 80. Patterning of the Schottky electrode 71 and the source electrode 80 can be performed at once, and the number of steps can be reduced.
  • a wiring metal such as Al is formed on the surface of the substrate that has been processed up to this point by sputtering or vapor deposition, and is processed into a predetermined shape by photolithography.
  • a source electrode 80 in contact with the electrode 72 and the Schottky electrode 71, and a gate pad 81 and gate wiring 82 in contact with the gate electrode 60 are formed.
  • a drain electrode 84 which is a metal film, is formed on the surface of the back ohmic electrode (not shown).
  • the operation of the SBD built-in SiC-MOSFET which is the semiconductor device of this embodiment, will be explained.
  • a semiconductor device in which the semiconductor material is 4H type silicon carbide will be briefly explained by dividing it into four states in normal operation and one abnormal state.
  • the diffusion potential of the pn junction is approximately 2V.
  • the first state in normal operation is a state in which a high voltage is applied to the drain electrode 84 relative to the source electrode 80, and a positive voltage equal to or higher than the threshold voltage is applied to the gate electrode 60. called "state”.
  • an inversion channel is formed in the channel region, and a path through which electrons, which are carriers, flow is formed between the n-type source region 40 and the n-type second separation region 22.
  • an electric field reverse bias
  • Electrons flowing from the source electrode 80 to the drain electrode 84 flow from the source electrode 80 to the ohmic electrode 70, the source region 40, the channel region, and the second spacing region 22 according to the electric field formed by the positive voltage applied to the drain electrode 84. , reaches the drain electrode 84 via the drift layer 20 and the semiconductor substrate 10. Therefore, by applying a positive voltage to the gate electrode 60, an on-current flows from the drain electrode 84 to the source electrode 80.
  • the voltage applied between the source electrode 80 and the drain electrode 84 at this time is called an on-voltage.
  • the value obtained by dividing the on-voltage by the density of the on-current is called on-resistance, and the on-resistance is equal to the total resistance of the path through which electrons flow from the source electrode 80 to the drain electrode 84.
  • the product of the on-resistance and the square of the on-state current is equal to the conduction loss consumed by the MOSFET when the MOSFET is energized, so it is preferable that the on-resistance be low.
  • a channel structure is formed in the surge current-carrying region 301, so in the on state, the surge current-carrying region 301 can serve as a path for electrons flowing from the source electrode 80 to the drain electrode 84. Therefore, the surge energization region 301 can contribute to reducing on-resistance.
  • the second state in normal operation is a state in which a voltage higher than the source electrode 80 is applied to the drain electrode 84 and a voltage lower than the threshold voltage is applied to the gate electrode 60, hereinafter referred to as an "off state". It is called.
  • the third state in normal operation is a state in which a lower voltage is applied to the drain electrode 84 than the source electrode 80, that is, a back electromotive voltage is applied to the MOSFET, and a voltage below the threshold is applied to the gate electrode 60, A return current flows from the source electrode 80 toward the drain electrode 84 .
  • this state will be referred to as an "asynchronous rectification state.”
  • a forward electric field (forward bias) is applied to the Schottky junction formed at the contact portion between the first separation region 21 and the Schottky electrode 71 in the active region other than the surge conduction region 301, and the Schottky electrode A unipolar current consisting of an electron current flows from 71 toward the n-type first separation region 21 .
  • the freewheeling current component of the freewheeling diode is mainly this unipolar component.
  • the source electrode 80 and the first well region 30 are at the same potential via the ohmic electrode 70.
  • a forward bias is also applied to the pn junction between the p-type first well region 30 and the n-type drift layer 20.
  • the pn junction is formed in parallel with the above-mentioned Schottky junction, and the threshold voltage at the Schottky junction is lower than that at the pn junction, so when changing from the off state to the asynchronous rectification state, freewheeling occurs. Current mainly flows through the Schottky junction, and can be suppressed from flowing through the pn junction.
  • unipolar current is difficult to flow in the surge energization region 301 because the first separation region 21 connected to the Schottky electrode 71 does not exist.
  • the unipolar current flowing into the drift layer 20 through the junction between the Schottky electrode 71 and the first separation region 21 adjacent to the surge current carrying region 301 is diffused in the plane direction in the drift layer 20 and becomes a drift within the surge current carrying region 301. Some flows into layer 20.
  • the current density of this unipolar current is smaller than the current density of the unipolar current flowing outside the surge energization region 301.
  • the bipolar current flowing through the pn junction in the surge conduction region 301 is larger than the bipolar current flowing through the pn junction in the active region other than the surge conduction region 301. Therefore, stacking faults may expand in the surge conduction region 301 and the on-resistance of the semiconductor device may increase. However, if the area of the surge conduction region 301 is set to 10% or less of the entire semiconductor device, Even if stacking faults extend over the entire region 301, the increase in on-resistance of the semiconductor device can be suppressed to approximately 10% or less.
  • the surge conduction region 301 is set to be 20% or less of the active region, more preferably 10% or less. , thermal runaway damage due to increased on-resistance can be avoided.
  • the fourth state in normal operation is a state where a lower voltage is applied to the drain electrode 84 than the source electrode 80, that is, a back electromotive voltage is applied to the MOSFET, and a voltage higher than the threshold voltage is applied to the gate electrode 60. , a return current flows from the source electrode 80 toward the drain electrode 84.
  • this state will be referred to as a "synchronous rectification state.”
  • a unipolar current flows through the Schottky electrode 71 and a unipolar current through the channel.
  • a channel is also formed on the surface of the auxiliary region 302, that is, in the surge current-carrying region 301, a channel current flows also in the surge current-carrying region 301, and this channel current becomes a carrier of a unipolar current. Therefore, even if the surge energization region 301 does not have a junction between the Schottky electrode 71 and the first separation region 21, it is possible to suppress the pn junction from turning on in the surge energization region 301.
  • the fact that a channel current flows also in the surge energization region 301 has a special effect in suppressing heat generation concentration during synchronous rectification.
  • the operating time in the synchronous rectification state occupies about half of the carrier cycle, and is assumed to be a long time of about several tens of microseconds to several milliseconds. This is much longer than the time required for the asynchronous rectification state, which is expected to take a short time of several hundred ns to several us. If current continues to flow through the pn junction for such a long time, local heat generation will occur. This is because bipolar current causes conductivity modulation and is more effective in reducing drift resistance than unipolar current.
  • the resistance decreases, and more current flows than in the region where only unipolar current flows.
  • the local temperature in the region where the bipolar current flows increases, conductivity modulation becomes stronger, and positive feedback begins in which current concentration occurs.
  • reliability deterioration may occur, such as cracks in the electrode joint and destruction of the gate insulating film 50.
  • the operation of the pn junction in the surge energization region 301 can be suppressed even during synchronous rectification, and high reliability can be enjoyed by avoiding local heat generation.
  • the abnormal state is a state in which a surge current flows between the source electrode 80 and the drain electrode 84, and this will be explained.
  • This refers to a state in which a current exceeding the rated current momentarily flows from the source electrode 80 toward the drain electrode 84 in the event of an inverter failure or when the converter is powered on.
  • an off signal is applied to the gate electrode 60, and no current flows in the channel region.
  • the semiconductor device is required not to fail due to heat generation, and the allowable current at this time is called surge withstand capacity.
  • surge withstand capacity In order to increase surge resistance, it is important to provide a low resistance region to allow surge current to flow and to reduce heat generation in the semiconductor device.
  • bipolar current which has a large effect on conductivity modulation.
  • the surge current-carrying region 301 does not include the first separation region 21 connected to the Schottky electrode 71, making it difficult for unipolar current to flow, compared to active regions other than the surge current-carrying region 301. Therefore, the pn junction is likely to turn on, and energization by bipolar current is likely to start.
  • the surge energization region 301 becomes the starting point and is chained to the surroundings, and the pn diodes are turned on one after another toward the outside of the surge energization region 301.
  • the pn diodes are turned on over a wide area of the semiconductor device, resulting in a bipolar energized state, and heat generation in the semiconductor device can be suppressed. That is, the allowable surge current can be increased, and the surge resistance can be increased.
  • the surge current-carrying region 301 not only increases the current that can flow in the surge current-carrying region 301, but also can change a wide range of characteristics of the semiconductor device through a chain reaction. Therefore, it is not necessary to make the area occupied by one or more surge current-carrying regions 301 in the semiconductor device too large.
  • the surge energization region 301 may cause bipolar operation during asynchronous rectification, resulting in reliability deterioration due to expansion of stacking faults. Therefore, the area or the total area of the surge current-carrying region 301 in plan view is preferably 20% or less, preferably 10% or less of the area of the entire semiconductor device. In this way, it is possible to suppress characteristic deterioration due to the expansion of stacking faults and the resulting thermal runaway, and it is possible to improve surge resistance.
  • the distance between any two surge energizing regions 301 may be at least three times the width of the surge energizing regions 301, preferably at least 10 times the width of the surge energizing regions 301.
  • the width of the surge energization region 301 corresponds to the separation distance between the two first separation regions 21 provided adjacent to one end side and the other end side of the surge energization region 301, respectively.
  • the separation distance is set to three times or more the width of the surge current-carrying region 301, even if the surge current-carrying region 301 is formed in a square shape, the ratio of the surge current-carrying region 301 to the entire semiconductor device can be reduced to 10% or less. Furthermore, if the separation distance is 10 times or more the width of the surge current-carrying region 301, even if the surge current-carrying region 301 is a rectangle that crosses the active region from end to end, the surge current-carrying region 301 accounts for a proportion of the entire semiconductor device. can be reduced to 10% or less.
  • the density of the unipolar current that diffuses from the outside of the surge current-carrying region 301 to the surge current-carrying region 301 must be reduced. It is important to keep it small. This unipolar current density strongly depends on the distance from the surge energization region 301 to the connection between the Schottky electrode 71 and the first separation region 21, and becomes smaller as this distance becomes longer. Therefore, it is preferable to form the surge energization region 301 widely, and it is necessary to make it larger than the distance between adjacent first separation regions 21 at least in the active region outside the surge energization region 301. That is, the surge energization region 301 is formed over a region larger than the first width of the first well region 30 in plan view.
  • an active region second contact hole 90B is formed in the surge conduction region 301 to connect the source electrode 80 and the auxiliary region 302.
  • the surge energization regions 301 be provided periodically or at regular intervals in at least one direction of the semiconductor device in plan view. In this way, when a surge current flows through the semiconductor device and the on-operation of the pn diode is chained to the surrounding area starting from the surge current-carrying region 301, it is possible to chain the on-operation of the pn diode evenly throughout the semiconductor device. can. In addition, heat generating locations in the semiconductor device can be dispersed.
  • the corner portion of the chip in the termination region becomes as shown in a schematic plan view showing the schematic configuration of the semiconductor device in Embodiment 1 shown in FIG. 16, for example.
  • a surge energization region 301 may be provided.
  • the corner portion of the gate pad 81 becomes as shown in a schematic plan view showing the schematic configuration of the semiconductor device in the first embodiment, for example, as shown in FIG. 17.
  • a gate pad 81 is formed at a location where the large second well region 31 is formed.
  • a surge energization region 301 may be provided.
  • FIG. 18 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device according to the second embodiment.
  • the second spaced apart region 22 of the first conductivity type is adjacent to the auxiliary region 302 or the first well region 30, connected to the drift layer 20, and facing the gate electrode 60 with the gate insulating film 50 interposed therebetween.
  • This embodiment differs from the first embodiment in that the second separation region 22 is not formed in the surge energization region 301 and the auxiliary region 302 is continuously formed, but the other configurations are the same. .
  • the combined region of the first well region 30, the first spacing region 21, and the second spacing region 22 is replaced with an auxiliary region 302.
  • FIG. 19 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 3. This embodiment differs from Embodiment 1 in that the first separation region 21 of the surge energization region 301 is replaced with a p-type hole-filling auxiliary region 303, and the other configurations are the same.
  • the combined region of the first well region 30 and the hole-filling auxiliary region 303 is replaced with the auxiliary region 302.
  • the junction between the Schottky electrode 71 and the first separation region 21 can be eliminated in the surge conduction region 301, and a pn diode can be formed.
  • the hole-filling auxiliary region 303 may be formed by a p-type ion implantation process, and if it is formed simultaneously with the JTE region 38 or the contact region 35, an increase in the number of steps can be avoided.
  • FIG. 20 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 4.
  • the auxiliary region 302 is not formed in the surge conduction region 301, and the first well region 30, source region 40, gate electrode 60, etc. are located around the surge conduction region 301. They are arranged in the same way as the active region.
  • the connection between the Schottky electrode 71 and the first separation region 21 is cut off. Since the active region second contact hole 90B does not exist in the surge conduction region 301, the effects achieved in this embodiment are similar to those in the second embodiment.
  • FIG. 21 is a schematic plan view showing a schematic configuration of a semiconductor device in Embodiment 5.
  • FIG. 21 mainly shows a part of the silicon carbide semiconductor portion in FIG.
  • striped gate trenches GT in which transistors are formed and striped Schottky trenches ST in which Schottky electrodes 71 are embedded are alternately arranged in parallel with each other.
  • a second well region 31 is formed in the termination region around the active region.
  • FIG. 22 is a schematic plan view showing a schematic configuration of a semiconductor device in Embodiment 5, and is an enlarged view of the active region of the semiconductor device.
  • First connection regions 36 and second connection regions 37 made of p-type silicon carbide are formed at regular intervals on the sides of gate trench GT and Schottky trench ST, respectively.
  • a hole-filling auxiliary region 303 is formed between adjacent second connection regions 37 on the sides of the Schottky trench ST.
  • the termination region of the semiconductor device may be formed in the same manner as the planar type SBD built-in MOSFET, or may have a different structure depending on the trench type. Here, only the active region will be explained.
  • FIG. 23 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 5.
  • FIG. 23 shows a cross section of a portion of FIG. 22 in which the hole-filling auxiliary region 303 is formed in the surge energization region 301 and the first connection region 36 and the second connection region 37 are not formed.
  • FIG. 24 is a schematic cross-sectional view showing a schematic configuration of a semiconductor device in Embodiment 5.
  • FIG. 24 shows a cross section of a portion in FIG. 22 in which the hole-filling auxiliary region 303 is formed in the surge energization region 301 and the first connection region 36 and the second connection region 37 are formed.
  • a drift layer 20 made of n-type silicon carbide is formed on the surface of a semiconductor substrate 10 made of n-type low-resistance silicon carbide.
  • a first well region 30 made of p-type silicon carbide is formed in the surface layer of the drift layer 20 .
  • a source region 40 made of n-type silicon carbide is formed in a part of the surface layer above the first well region 30 .
  • a low resistance p-type contact region 35 is formed in a part of the surface layer of the first well region 30 adjacent to the source region 40 .
  • a gate trench GT is formed that penetrates the source region 40 and the first well region 30 and reaches the drift layer 20.
  • a Schottky trench ST is formed in another location, penetrating the source region 40 and the first well region 30 and reaching the drift layer 20.
  • the gate trenches GT and Schottky trenches ST are arranged alternately and parallel to each other. Although the gate trench GT and the Schottky trench ST are formed to have the same depth, they may have different depths. Further, the gate trench GT and the Schottky trench ST may be formed with the same width, or may have different widths.
  • a gate electrode 60 is formed in the gate trench GT with a gate insulating film 50 made of silicon oxide interposed therebetween.
  • Gate electrode 60 is made of polycrystalline silicon with high impurity concentration and low resistance.
  • An interlayer insulating film 55 made of silicon oxide is formed on the gate electrode 60.
  • a Schottky electrode 71 and a source electrode 80 are formed in the Schottky trench ST, and the Schottky electrode 71 is formed in contact with the drift layer 20 to make a Schottky connection with the drift layer 20 .
  • a p-type first protection region 32 is formed in the drift layer 20 under the gate trench GT.
  • a p-type second protection region 33 is formed in the drift layer 20 under the Schottky trench ST.
  • the first protection region 32 and the second protection region 33 have the same depth and the same impurity concentration.
  • the first protection region 32 and the first well region 30 are connected by a p-type first connection region 36. Further, the second protection region 33 and the first well region 30 are connected by a p-type second connection region 37.
  • An ohmic electrode 70 is formed on the surface of the source region 40, and a source electrode 80 connected to the ohmic electrode 70, the Schottky electrode 71, and the contact region 35 is formed thereon.
  • the first well region 30 can easily exchange electrons and holes with the ohmic electrode 70 via the low-resistance contact region 35.
  • the source electrode 80 is also connected to the Schottky electrode 71 within the Schottky trench ST.
  • the region along the side surface of the gate trench GT in the first well region 30 and facing the gate electrode 60 with the gate insulating film 50 interposed therebetween is called a channel region. Furthermore, a Schottky diode is formed in a region where the Schottky electrode 71 and the drift layer 20 are in contact with each other on the side surface of the Schottky trench ST. A drain electrode 84 is formed on the back side of the semiconductor substrate 10.
  • the first separation region 21 is in contact with the side surface of the Schottky trench ST, and corresponds to a region between the first well region 30 and the second protection region 33 that are in contact with the Schottky trench ST.
  • the second separation region 22 is in contact with the side surface of the gate trench GT, and corresponds to a region between the first well region 30 and the first protection region 32 that are in contact with the gate trench GT.
  • the first separation region 21 is replaced by a hole-filling auxiliary region 303 that contacts the side surface of the Schottky trench ST. Further, the Schottky electrode 71 is prevented from being connected to the n-type first separation region 21 by the p-type hole-filling auxiliary region 303 .
  • the second well region 31 in the termination region may be formed at the same depth as the first well region 30 in the active region, or may be formed at the same depth as the first protection region 32 and second protection region 33 in the active region. In other words, it may be formed at the depth of the bottom of the gate trench GT and Schottky trench ST. Furthermore, a low-resistance n-type silicon carbide conductive layer 45 may be formed in the surface layer of the second well region 31 . Furthermore, the second well region 31 may not be directly ohmically connected to the source electrode 80.
  • a semiconductor substrate 10 made of n-type, low-resistance silicon carbide, whose first principal surface is a (0001) plane with an off-angle, and has a 4H polytype is prepared.
  • a drift layer 20 made of n-type silicon carbide is epitaxially grown on the semiconductor substrate 10 by a CVD method.
  • the impurity concentration of the drift layer 20 is approximately 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less, and the thickness is approximately 5 ⁇ m or more and 50 ⁇ m or less.
  • Al which is a p-type impurity
  • the depth of the Al ion implantation is set to about 0.5 ⁇ m or more and 3 ⁇ m or less, which does not exceed the thickness of the drift layer 20.
  • the impurity concentration of the ion-implanted Al is in a range of about 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less, and is higher than the impurity concentration of the drift layer 20 .
  • the region into which Al ions are implanted in this step becomes the first well region 30. In the termination region, this region becomes the second well region 31.
  • the first well region 30 may be formed on the drift layer 20 by an epitaxial method.
  • a predetermined region of the surface layer of the first well region 30 is doped with an impurity of about 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less so that the impurity concentration is higher than the impurity concentration of the first well region 30 .
  • a contact region 35 is formed by ion-implanting Al at an impurity concentration within a range.
  • N which is an n-type impurity, is ion-implanted into a predetermined region of the surface layer of the first well region 30 on the surface of the drift layer 20 . The depth of N ion implantation is shallower than the thickness of the first well region 30.
  • the impurity concentration of the ion-implanted N is in the range of about 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less, and exceeds the p-type impurity concentration of the first well region 30. .
  • the region exhibiting n-type becomes the source region 40.
  • a cross-sectional view of the active region at this stage is shown in FIG.
  • a gate trench GT is formed in a location where the source region 40 is formed, and a Schottky trench ST is formed in a location where the source region 40 and the contact region 35 are not formed.
  • Al which is a p-type impurity
  • a first protection region 32 and a second protection region 33 are formed at the bottom of the gate trench GT and the Schottky trench ST, respectively.
  • the impurity concentration of the first protection region 32 and the second protection region 33 may be in a range of approximately 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • first connection region 36 and the second connection region 37 which are formed so as to be in contact with the gate trench GT and the Schottky trench ST, are impregnated with p-type impurities such as Al in a direction perpendicular to the extending direction of each trench in a plan view. It may be formed by oblique ion implantation, in which ions are obliquely implanted.
  • the impurity concentration of the first connection region 36 and the second connection region 37 may be in a range of approximately 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the hole-filling auxiliary region 303 which is a feature of the present invention, is also provided with p-type impurity ions such as Al diagonally from a direction perpendicular to the extending direction of each trench in plan view. It may be formed by oblique ion implantation.
  • the impurity concentration of the first connection region 36 and the second connection region 37 may be in a range of approximately 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the hole-filling auxiliary region 303 can be formed simultaneously with the first connection region 36 or the second connection region 37, and when the first connection region 36 and the second connection region 37 are formed at the same time, the first connection region 36 and the second connection region 37 can be formed simultaneously. It is also possible to form the two connection regions 37 at the same time. When formed in this way, the number of steps can be reduced and manufacturing can be facilitated.
  • both the gate trench GT and the Schottky trench ST in the active region are in the ⁇ 11-20> direction. > direction.
  • the plane orientations of the trench sidewalls on both sides of the gate trench GT are no longer affected by the off-direction of the substrate, and the threshold voltage of the MOSFET in the gate trench GT is no longer affected by the off-direction of the substrate. Variations in threshold voltage can be reduced.
  • the plane orientations of the trench sidewalls on both sides of the Schottky trench ST are no longer affected by the off-direction of the substrate, variations in barrier height at the Schottky interface of the Schottky trench ST can be reduced.
  • annealing is performed using a heat treatment apparatus at a temperature of approximately 1300° C. or higher and 1900° C. or lower for approximately 30 seconds or more and 1 hour or less in an inert gas atmosphere such as Ar gas.
  • This annealing electrically activates the ion-implanted N and Al.
  • a cross-sectional view of the active region at this stage is shown in FIG.
  • the inside of the Schottky trench ST is filled with a protective insulating film 52 such as silicon oxide.
  • the silicon carbide surface not covered with the protective insulating film 52 is thermally oxidized to form a silicon oxide film, which is the gate insulating film 50, with a desired thickness.
  • a conductive polycrystalline silicon film is formed on the gate insulating film 50 by a low pressure CVD method, and the gate electrode 60 is formed by patterning the film.
  • an interlayer insulating film 55 made of silicon oxide and having a larger thickness than the gate insulating film 50 is formed by low pressure CVD.
  • interlayer insulating film 55 and gate insulating film 50 are removed by wet etching so that contact region 35 and source region 40 in the active region are exposed.
  • a cross-sectional view of the active region at this stage is shown in FIG.
  • FIG. 29 shows a cross-sectional view of the active region after completing the steps up to this stage.
  • FIG. 30 shows a cross-sectional view of the active region after the steps up to the stage of forming source electrode 80 are completed.
  • a drain electrode 84 which is a metal film, is formed on the surface of a back ohmic electrode (not shown) formed on the back surface of the substrate.
  • a back ohmic electrode not shown
  • the semiconductor devices according to the first to fifth embodiments described above are applied to a power conversion device, and a power conversion system including this power conversion device is configured.
  • a power conversion system including this power conversion device is configured.
  • the present invention is not limited to a specific power conversion device, an example of a three-phase inverter will be described below.
  • FIG. 31 is a schematic diagram showing a schematic configuration of a power conversion system to which the power conversion device 200 in Embodiment 6 is applied.
  • the power conversion system shown in FIG. 31 includes a power supply 100, a power conversion device 200, and a load 300.
  • Power supply 100 is a DC power supply and supplies DC power to power conversion device 200.
  • the power source 100 can be composed of various things, for example, it can be composed of a DC system, a solar battery, a storage battery, or it can be composed of a rectifier circuit or an AC/DC converter connected to an AC system. Good too.
  • the power supply 100 may be configured with a DC/DC converter that converts DC power output from a DC system into predetermined power.
  • the power conversion device 200 is a three-phase inverter connected between the power source 100 and the load 300, converts the DC power supplied from the power source 100 into AC power, and supplies the AC power to the load 300.
  • the power conversion device 200 includes a main conversion circuit 201 that converts DC power into AC power and outputs it, and a drive circuit 202 that outputs a drive signal that drives each switching element of the main conversion circuit 201. , and a control circuit 203 that outputs a control signal for controlling the drive circuit 202 to the drive circuit 202.
  • the load 300 is a three-phase electric motor driven by AC power supplied from the power conversion device 200.
  • the load 300 is not limited to a specific application, but is a motor installed in various electrical devices, and is used, for example, as a motor for a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an air conditioner.
  • the main conversion circuit 201 includes a switching element and a freewheeling diode (not shown), and when the switching element switches, the DC power supplied from the power supply 100 is converted into AC power, and the AC power is supplied to the load 300.
  • the main conversion circuit 201 is a two-level three-phase full bridge circuit, and has six switching elements and each switching element. It can be constructed from six freewheeling diodes arranged in antiparallel.
  • the semiconductor device according to any one of the first to fifth embodiments described above is applied to each switching element of the main conversion circuit 201.
  • the six switching elements are connected in series every two switching elements to form upper and lower arms, and each upper and lower arm forms each phase (U phase, V phase, W phase) of the full bridge circuit.
  • the output terminals of the upper and lower arms that is, the three output terminals of the main conversion circuit 201, are connected to the load 300.
  • the main conversion circuit 201 has a plurality of switching elements, in other words, a plurality of semiconductor devices, which can be connected in parallel in the main conversion circuit 201.
  • a semiconductor device having a surge current carrying region 301 is used for a plurality of switching elements, preferably all of the switching elements, even if a surge current flows through the power conversion device 200, the pn diodes will not operate in the plurality of switching elements or all of the switching elements. , current can be prevented from concentrating on a small number of switching elements.
  • a MOSFET with a built-in SBD that plays the role of a freewheeling diode can also be used as the switching element.
  • the drive circuit 202 generates a drive signal to drive the switching element of the main conversion circuit 201 and supplies it to the control electrode of the switching element of the main conversion circuit 201. Specifically, according to a control signal from a control circuit 203, which will be described later, a drive signal that turns the switching element on and a drive signal that turns the switching element off are output to the control electrode of each switching element.
  • the drive signal is a voltage signal (on signal) that is greater than or equal to the threshold voltage of the switching element, and when the switching element is kept in the off state, the drive signal is a voltage signal that is less than or equal to the threshold voltage of the switching element. signal (off signal).
  • the control circuit 203 controls the switching elements of the main conversion circuit 201 so that the desired power is supplied to the load 300. Specifically, based on the power to be supplied to the load 300, the time (on time) during which each switching element of the main conversion circuit 201 should be in the on state is calculated. For example, the main conversion circuit 201 can be controlled by PWM control that modulates the on-time of the switching element according to the voltage to be output. Then, a control command (control signal) is output to the drive circuit 202 so that an on signal is output to the switching element that should be in the on state at each time, and an off signal is output to the switching element that is to be in the off state. The drive circuit 202 outputs an on signal or an off signal as a drive signal to the control electrode of each switching element in accordance with this control signal.
  • control circuit 203 turns on the gate except for a short dead time when a reverse return current flows through each switching element. In other words, when a return current flows through the semiconductor device, a control signal for applying an on-voltage to the gate electrode 60 of the semiconductor device is output. This allows a unipolar current to flow through the channels in the surge energization region 301 and prevents heat generation from concentrating on the surge energization region 301.
  • the semiconductor devices according to the first to fifth embodiments are applied as the switching elements of the main conversion circuit 201, so that low loss and high reliability of high-speed switching are achieved.
  • a power conversion device 200 can be realized.
  • the present embodiment describes an example in which the present invention is applied to a two-level three-phase inverter
  • the present invention is not limited to this and can be applied to various power conversion devices 200.
  • a two-level power converter 200 is used, but a three-level or multi-level power converter 200 may be used, and when supplying power to a single-phase load, a single-phase inverter may be used.
  • the present invention can also be applied to a DC/DC converter or an AC/DC converter.
  • the power conversion device 200 to which the present invention is applied is not limited to the case where the load 300 described above is an electric motor, but is, for example, an electrical discharge machine, a laser processing machine, an induction heating cooker, or a non-contact device power supply system. It can also be used as a power supply device, and furthermore, it can be used as a power conditioner for solar power generation systems, power storage systems, etc.
  • the p-type impurity may be boron (B) or gallium (Ga).
  • the n-type impurity may be phosphorus (P) instead of nitrogen (N).
  • the gate insulating film 50 does not need to be an oxide film such as SiO2, and may be an insulating film other than an oxide film, or a combination of an insulating film other than an oxide film and an oxide film.
  • silicon oxide obtained by thermally oxidizing silicon carbide is used as the gate insulating film 50, silicon oxide deposited by CVD may also be used.
  • the description has been made using specific examples of the crystal structure, the plane orientation of the main surface, the off-angle, each implantation condition, etc., the scope of application is not limited to these numerical ranges.
  • the semiconductor device may be a MOSFET having a superjunction structure with a built-in SBD.
  • each component in the embodiments described above is a conceptual unit, and within the scope of the technology disclosed in this specification, a case where one component consists of a plurality of structures This includes a case where one component corresponds to a part of a certain structure, and a case where a plurality of components are included in one structure.
  • each component in the embodiments described above includes structures having other structures or shapes as long as they exhibit the same function.

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Abstract

本開示の半導体装置および電力変換装置は、第１導電型のドリフト層（２０）と、第２導電型のウェル領域（３０）および第１導電型のソース領域（４０）に対して、ゲート絶縁膜（５０）を介して対向するように設けられたゲート電極（６０）と、ゲート電極（６０）を覆うように設けられた層間絶縁膜（５５）の上に設けられ、ウェル領域（３０）およびソース領域（４０）に接続されたソース電極（８０）と、ウェル領域（３０）、ソース領域（４０）およびゲート電極（６０）を含むＭＯＳＦＥＴがドリフト層（２０）に複数配置される活性領域に、ドリフト層（２０）と接続して設けられ、ソース電極（８０）とショットキ接続する第１導電型の第１離間領域（２１）と、活性領域に設けられ、平面視においてウェル領域（３０）が有する第１の幅よりも大きい領域にわたって形成され、ソース電極（８０）とドリフト層（２０）との接続を遮断する領域を有した、サージ通電領域（３０１）とを備える。このような構成により、半導体装置にサージ電流が流れてゲート絶縁膜（５０）が破壊することを抑制し、サージ耐性の高い半導体装置および電力変換装置を得ることができる。

Description

半導体装置および電力変換装置
　本開示は、特に炭化珪素で構成される半導体装置およびこれを用いた電力変換装置に関するものである。
　ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）領域とＳＢＤ（Ｓｃｈｏｔｔｋｙ　ｂａｒｒｉｅｒ　ｄｉｏｄｅ）領域とがともに活性領域に形成された半導体装置がある。そのような半導体装置において、例えば特許文献１のように、ｎ型と金属電極の接合から成るショットキ接合の形成領域を、規則的なｐ型注入領域で細分化することで、ショットキ接合電界を低減し、漏れ電流を低減できる構造が開示されている。
特開２０２０－１６１８４１（図６）
　上述したような半導体装置においては、ＳＢＤにサージ電流と呼ばれる大きな電流が流れた場合に、ＳＢＤの導通原理に由来する、ＳＢＤの大きな抵抗に起因してＳＢＤが発熱し、ゲート酸化膜が破壊する場合があった。そして、サージ耐性の高い半導体装置および電力変換装置を得ることが困難であった。
　本開示は、上述のような問題点を解決するためになされたものであり、半導体装置にサージ電流が流れてゲート酸化膜が破壊することを抑制し、サージ耐性の高い半導体装置および電力変換装置を提供することを目的とする。
　本開示の半導体装置は、第１導電型のドリフト層と、第２導電型のウェル領域および第１導電型のソース領域に対して、ゲート絶縁膜を介して対向するように設けられたゲート電極と、ゲート電極を覆うように設けられた層間絶縁膜の上に設けられ、ウェル領域およびソース領域に接続されたソース電極と、ウェル領域、ソース領域およびゲート電極を含むＭＯＳＦＥＴがドリフト層に複数配置される活性領域に、ドリフト層と接続して設けられ、ソース電極とショットキ接続する第１導電型の第１離間領域と、活性領域に設けられ、平面視においてウェル領域が有する第１の幅よりも大きい領域にわたって形成され、ソース電極とドリフト層との接続を遮断する領域を有した、サージ通電領域とを備える。
　また、本開示の電力変換装置は、本開示の半導体装置を有し、入力される電力を変換して出力する主変換回路と、主変換回路を制御するための制御信号を出力する制御回路とを備える。
　本開示によれば、半導体装置にサージ電流が流れてゲート酸化膜が破壊することを抑制し、サージ耐性の高い半導体装置および電力変換装置を得ることができる。
実施の形態１における半導体装置の概略構成を示す平面模式図である。 実施の形態１における半導体装置の概略構成を示す平面模式図である。 実施の形態１における半導体装置の概略構成を示す断面模式図である。 実施の形態１における半導体装置の概略構成を示す断面模式図である。 実施の形態１における半導体装置の概略構成を示す平面模式図である。 実施の形態１における半導体装置の概略構成を示す断面模式図である。 実施の形態１における半導体装置の概略構成を示す断面模式図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の製造方法の説明図である。 実施の形態１における半導体装置の概略構成を示す平面模式図である。 実施の形態１における半導体装置の概略構成を示す平面模式図である。 実施の形態２における半導体装置の概略構成を示す断面模式図である。 実施の形態３における半導体装置の概略構成を示す断面模式図である。 実施の形態４における半導体装置の概略構成を示す断面模式図である。 実施の形態５における半導体装置の概略構成を示す平面模式図である。 実施の形態５における半導体装置の概略構成を示す平面模式図である。 実施の形態５における半導体装置の概略構成を示す断面模式図である。 実施の形態５における半導体装置の概略構成を示す断面模式図である。 実施の形態５における半導体装置の製造方法の説明図である。 実施の形態５における半導体装置の製造方法の説明図である。 実施の形態５における半導体装置の製造方法の説明図である。 実施の形態５における半導体装置の製造方法の説明図である。 実施の形態５における半導体装置の製造方法の説明図である。 実施の形態５における半導体装置の製造方法の説明図である。 実施の形態６における電力変換装置が適用された電力変換システムの概略構成を示す模式図である。
　以下の説明において、ｎ型およびｐ型は半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としてもよい。また、ｎ－型はその不純物濃度がｎ型の不純物濃度よりも低いことを示し、ｎ＋型はその不純物濃度がｎ型の不純物濃度よりも高いことを示す。同様に、ｐ－型はその不純物濃度がｐ型の不純物濃度よりも低いことを示し、ｐ＋型はその不純物濃度がｐ型の不純物濃度よりも高いことを示す。また、特に断らない限り、ｐｎ接合とｐｎダイオードとを同様の意味で用いる場合があり、ｐｎダイオードに閾値電圧以上の電圧が印加されることをｐｎダイオードがオンする、ｐｎ接合がオンするなどと表現する場合がある。また、ゲート電極に閾値電圧以上の電圧が印加されることをゲートがオンするなどと表現する場合がある。
　以下、添付の図面を参照しながら実施の形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとし、詳細な説明を省略する場合がある。
　＜実施の形態１＞
　以下、本実施の形態に関する半導体装置について説明する。まず、半導体装置の構成について説明する。
　図１は、実施の形態１における半導体装置の概略構成を示す平面模式図である。ここで図１は、ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴをその上面側から見たものに対応している。図１において、ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの上面の一部にはゲートパッド８１が形成されており、これに隣り合うようにソース電極８０が形成されている。また、ゲートパッド８１から延びるように、ゲート配線８２が形成されている。
　図２は、実施の形態１における半導体装置の概略構成を示す平面模式図である。ここで図２は、図１においてソース電極８０などの電極層を透視し、主に半導体層を示したものに対応しており、サージ通電領域３０１を３つ設けた例を示している。図２に示す半導体装置は、ＳＢＤ領域を挟んで両側にＭＯＳＦＥＴ領域が形成された単位セル領域がストライプ状に並んで設けられたものであり、「ストライプ型」と呼ぶ。以下、ストライプ型の半導体装置について説明する。
　図２において、ＳＢＤにほぼ対応するｎ型の第１離間領域２１とＭＯＳＦＥＴにほぼ対応するｐ型の第１ウェル領域３０からなる単位セル領域が平面視で一方向に繰り返し配置されたものである。ＳＢＤ内蔵ＭＯＳＦＥＴが複数形成された領域を、後述するサージ通電領域３０１と合わせ、活性領域と呼び、活性領域の外周に形成された、ｐ型の第２ウェル領域３１等が形成されたゲートパッド８１形成領域を含む領域を終端領域と呼ぶ。
　図３は、実施の形態１における半導体装置の概略構成を示す断面模式図である。ここで図３は、図１のソース電極８０から半導体装置の外周のゲート配線８２までにおける、ストライプ長手方向に直交する方向の断面を示している。
　図３において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。図１で説明したゲート配線８２が設けられている領域を包含する位置のドリフト層２０の表層部には、図３にその断面図を示すように、ｐ型の炭化珪素で構成される第２ウェル領域３１が設けられている。
　図４は、実施の形態１における半導体装置の概略構成を示す断面模式図である。ここで図４は、図２のサージ通電領域３０１を含む、ストライプ長手方向に直交する方向の断面を示している。
　図４において、サージ通電領域３０１には、ｐ型の炭化珪素で構成され、ドリフト層２０の表層部に形成される補助領域３０２が形成されている。補助領域３０２は、ショットキ電極７１とドリフト層２０との間に位置し、ソース電極８０からドレイン電極８４までの導通経路において、ドリフト層２０との間にｐｎ接合を形成している。これにより、当該領域ではショットキ電極７１がｎ型の炭化珪素に接続されるのを妨げている。接続されるとは、導通経路にｐｎ接合が介在せず、ショットキ電流が半導体装置の断面鉛直方向または断面水平方向に通流できる状態を指す。
　図１で説明したソース電極８０が設けられている領域の下部である活性領域には、ドリフト層２０の表層部に、ｐ型の炭化珪素で構成されるストライプ状に形成された第１ウェル領域３０が設けられている。第１ウェル領域３０は、互いに接続されていてもよいし、複数の分離された第１ウェル領域３０が設けられていてもよい。
　第１ウェル領域３０のそれぞれの表層部には、第１ウェル領域３０の外周から所定の間隔だけ内側の位置に、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。
　各第１ウェル領域３０の表層部において、ソース領域４０のさらに内側には、ｐ型で低抵抗の炭化珪素で構成されるコンタクト領域３５が形成されており、そのさらに内側には、第１ウェル領域３０を貫通する、炭化珪素で構成される、平面視でストライプ状の第１離間領域２１が形成されている。第１離間領域２１は、ドリフト層２０と同じｎ型であり、第１離間領域２１のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
　この第１離間領域２１の表面側には、第１離間領域２１とショットキ接続する、平面視でストライプ状のショットキ電極７１が形成されている。ここで、ショットキ電極７１は、上面から見て、少なくとも対応する第１離間領域２１を含むように形成されていることが望ましい。
　また、ソース領域４０とコンタクト領域３５との表面上には、オーミック電極７０が形成されており、オーミック電極７０、ショットキ電極７１およびコンタクト領域３５に接続されるソース電極８０がこれらの上に形成されている。第１ウェル領域３０は、低抵抗のコンタクト領域３５を介してオーミック電極７０と電子と正孔との授受を容易に行なうことができる。
　隣り合う第１ウェル領域３０間のドリフト層２０の領域は、ｎ型の第２離間領域２２となっている。第２離間領域２２のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。隣り合う第１ウェル領域３０、その間の第２離間領域２２、およびそれぞれの第１ウェル領域３０内のソース領域４０の表面上には、酸化珪素からなるゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０上の少なくとも第１ウェル領域３０の上部には、多結晶シリコンからなるゲート電極６０が形成されている。ゲート絶縁膜５０を介してゲート電極６０に対向する第１ウェル領域３０の表層部を、チャネル領域と呼ぶ。
　半導体装置の最外周の第１ウェル領域３０の外側には第２ウェル領域３１が形成されており、第１ウェル領域３０と第２ウェル領域３１との間には、第３離間領域２３が形成されている。第３離間領域２３は、ドリフト層２０と同じｎ型であり、第３離間領域２３のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
　また、第２ウェル領域３１上にも、ゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０の上部には、第１ウェル領域３０上に形成されたゲート電極６０と電気的に接続されたゲート電極６０が形成されている。
　第２ウェル領域３１の上層部の一定割合の領域には、ｎ型でドリフト層２０より低抵抗で不純物濃度が高い、炭化珪素からなる炭化珪素導電性層４５が形成されている。炭化珪素導電性層４５は、第２ウェル領域３１よりシート抵抗が低く、ｐ型の第２ウェル領域３１との間にｐｎ接合を形成する。また、炭化珪素導電性層４５は、第２ウェル領域３１の断面横方向の幅の半分以上の幅に渡って形成されている。炭化珪素導電性層４５が第２ウェル領域３１の断面横方向の幅の半分以上の幅で形成されている箇所は、全断面である必要は無く、一部の断面だけであってもよい。
　また、ゲート電極６０とソース電極８０との間には、酸化珪素からなる層間絶縁膜５５が形成されている。さらに、第２ウェル領域３１の上方のゲート電極６０とゲート配線８２とは、層間絶縁膜５５に形成されたゲートコンタクトホール９５を介して接続されている。また、第２ウェル領域３１の外周側、すなわち、第１ウェル領域３０と反対側には、ｐ型で炭化珪素のＪＴＥ領域３８が形成されている。ＪＴＥ領域３８の不純物濃度は、第２ウェル領域３１の不純物濃度より低いものとする。ＪＴＥ領域３８の変わりにＦＬＲ（Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）を形成してもよい。また、ＪＴＥ領域３８とＦＬＲの組み合わせであってもよい。
　第２ウェル領域３１上および炭化珪素導電性層４５上には、ゲート絶縁膜５０より膜厚の大きなフィールド絶縁膜５１、または、ゲート絶縁膜５０が形成されている。炭化珪素導電性層４５の表面上のゲート絶縁膜５０またはフィールド絶縁膜５１の一部には開口、すなわち、終端領域コンタクトホール９１が形成されており、その開口を通じて、炭化珪素導電性層４５がその上部に形成されたソース電極８０と、終端部オーミック電極７２を介してオーミック接続されている。
　終端領域コンタクトホール９１は、フィールド絶縁膜５１と層間絶縁膜５５とを貫通し、炭化珪素導電性層４５とソース電極８０とをオーミック接続させる。炭化珪素導電性層４５と第２ウェル領域３１とはオーミック接続されないものとする。また、炭化珪素導電性層４５は、終端領域コンタクトホール９１の径より大きい幅を有する。
　ここで、第２ウェル領域３１はソース電極８０に直接オーミック接続されていないものとする。
　活性領域においては、層間絶縁膜５５およびゲート絶縁膜５０を貫通して形成された活性領域コンタクトホール９０を介して、オーミック電極７０、ショットキ電極７１およびコンタクト領域３５がソース電極８０に接続されている。活性領域コンタクトホール９０は、サージ通電領域３０１の外側およびサージ通電領域３０１の端部に形成される活性領域第１コンタクトホール９０Ａと、サージ通電領域３０１の補助領域３０２に対向して形成される活性領域第２コンタクトホール９０Ｂとを含む。
　半導体基板１０の裏面側には、ドレイン電極８４が形成されている。
　半導体基板１０の第１主面の面方位が＜１１－２０＞方向にオフ角を有する（０００１）面とした場合、ストライプ状の第１ウェル領域３０は＜１１－２０＞方向に平行に形成してもよいし、オフ方向に直交方向に平行に形成してもよい。
　本発明の特徴である、サージ通電領域３０１は、活性領域に設けられ、平面視において第１ウェル領域３０が有する第１の幅よりも大きい領域にわたって形成され、ソース電極８０とドリフト層２０との接続を遮断する領域を有している。つまり、サージ通電領域３０１は、その縦方向および横方向のいずれの長さも、第１ウェル領域３０が有する幅の内、短い方向の幅である第１の幅より大きい。また、サージ通電領域３０１は、その面積が活性領域全体に対して十分に小さく、平面視においてソース電極８０に覆われている。これらの点から、広い面積を有し、活性領域の周囲のゲートパッド８１の下方に形成され、ソース電極８０に覆われない領域にも形成される第２ウェル領域３１と、サージ通電領域３０１とは、明確に区別できる。
　サージ通電領域３０１は、ショットキ電極７１に接する第１離間領域２１が形成されず、第１離間領域２１に挟まれた領域と定義できる。ここで、挟まれるとは、平面視でサージ通電領域３０１の全周囲に第１離間領域２１が隣接する場合と、図２に示すように、ストライプ方向の端部で複数の第１離間領域２１が周期的に並んでいる、つまり第１離間領域２１が隣接する部分および隣接しない部分を有する場合とを示している。
　サージ通電領域３０１の一端側と他端側とにそれぞれ隣接して設けられた２つの第１離間領域２１の間の離間距離は、サージ通電領域３０１の外側の活性領域において互いに隣り合う２つの第１離間領域２１の間の離間距離よりも大きい。ここで、サージ通電領域３０１の一端側と他端側とにそれぞれ隣接して設けられた２つの第１離間領域２１の間の離間距離は、図２および図４においては、サージ通電領域３０１の横方向の幅に対応している、またはほぼ対応している、と言える。
  サージ通電領域３０１が活性領域に１つ形成される場合、配置される位置は限定されないが、平面視で活性領域の中央領域、つまり終端領域からサージ通電領域３０１までの距離が半導体装置の縦方向または横方向の長さの１／４程度となるように配置できる。このようにすると、半導体装置にサージ電流が流れる場合、サージ電流で発生する発熱を半導体装置全体に広く分散させることができる。
　また、サージ通電領域３０１が活性領域に２つ以上の複数形成される場合、配置される位置は限定されないが、サージ通電領域３０１は平面視で半導体装置の全体に渡って偏りがない、つまりサージ通電領域３０１は平面視において半導体装置の少なくとも一方向に周期的または等間隔に設けられるように形成されることが好ましい。このようにすると、半導体装置にサージ電流が流れる場合、サージ電流は半導体装置の面内において偏りなく均質に流れやすく、ゲート絶縁膜５０等の構成の損傷または破壊が抑制される。
　サージ通電領域３０１には補助領域３０２を形成してもよく、後述する穴埋め補助領域３０３を形成してもよい。図４では、補助領域３０２が２つ形成されている例を示す。補助領域３０２は、第２導電型を示し、ソース電極８０とドリフト層２０との接続を遮断する領域であり、第１ウェル領域３０が有する第１の幅よりも大きい第２の幅を有する。
　本実施の形態において補助領域３０２は、ｎ型の第１離間領域２１をｐ型層に置き換え、２つの第１ウェル領域３０とあわせた領域としている。補助領域３０２は、周期的に形成された活性領域第２コンタクトホール９０Ｂを覆うように、つまり活性領域第２コンタクトホール９０Ｂの直径よりも大きく形成される。このようなレイアウトにおいては、補助領域３０２の幅は第１ウェル領域３０の幅よりも必然的に大きくなる。このレイアウトのメリットを以下に２つ例示する。
　まず、サージ通電領域３０１内において、ゲート電極６０および活性領域コンタクトホール９０を周囲の領域と同じピッチで形成することができる。このようにすると、半導体装置において、ゲート電極６０および活性領域コンタクトホール９０を等間隔に並ばせることができ、加工の均一性を高めることができる。また、サージ通電領域３０１のストライプ方向における端部においては、ゲート電極６０および活性領域コンタクトホール９０を途切れさる、または分岐させる必要がなくなり、加工の均一性をさらに高めることができる。
　次に、ゲート電極６０がサージ通電領域３０１を貫くように構成する、つまりゲート電極６０は、平面視においてサージ通電領域３０１の内側および外側で連続して形成されている。このようにすると、ゲート電極６０においてゲート電位が伝搬する場合、サージ通電領域３０１においてもゲート電位の伝搬が途切れないようにでき、特にストライプ型の半導体装置では、ＭＯＳＦＥＴが機能する、つまり有効に活用できる領域を増大させることができる。また、ゲート電極６０がサージ通電領域３０１を貫くように構成する場合、サージ通電領域３０１を迂回するようにゲート電極６０を形成した場合よりも、ゲート電位の伝搬の遅延が小さくなるため、高速スイッチングを実現でき、またスイッチング電流が半導体装置において局所に集中することを抑制できる。ここで、ゲート電極６０は、平面視においてサージ通電領域３０１に設けられないようにしてもよい。
　ここで、層間絶縁膜５５を貫通する活性領域第１コンタクトホール９０Ａにおいて、ソース電極８０は、活性領域第１コンタクトホール９０Ａを介して第１ウェル領域３０、ソース領域４０、第１離間領域２１およびショットキ電極７１とそれぞれ接続されている。層間絶縁膜５５を貫通する活性領域第２コンタクトホール９０Ｂにおいては、ソース電極８０は、活性領域第２コンタクトホール９０Ｂを介して補助領域３０２およびショットキ電極７１に接続され、ドリフト層２０には接続されない。つまり、補助領域３０２は、層間絶縁膜５５を貫通する活性領域第２コンタクトホール９０Ｂにおいて、ソース電極８０とドリフト層２０とを離隔させる。ここで、ショットキ電極７１とドリフト層２０との間には、補助領域３０２とドリフト層２０との接合からなるｐｎダイオードを挟み、当該部分においてショットキ電極７１とドリフト層２０とは離隔し、ショットキ接合を有していない。
　本実施の形態の別の特徴として、サージ通電領域３０１は、補助領域３０２または第１ウェル領域３０に隣接し、ドリフト層２０に接続され、ゲート絶縁膜５０を介してゲート電極６０と対向し、チャネル領域に隣接する第１導電型の第２離間領域２２を備える。図４では、サージ通電領域３０１は、隣り合う２つの補助領域３０２の間、および補助領域３０２と第１ウェル領域３０との間に挟まれた、第２離間領域２２を備えている。ここで、補助領域３０２の表層にはソース領域４０が設けられ、第２離間領域２２からソース領域４０に跨る領域の上には、ゲート絶縁膜５０およびゲート電極６０が形成されている。すなわち、サージ通電領域３０１以外の活性領域に形成されるチャネル構造と同じように、補助領域３０２にはチャネル構造が形成されている。
　チャネル構造におけるソース領域４０と第２離間領域２２との離間距離は、チャネル長と呼ばれる。補助領域３０２におけるチャネル長は、サージ通電領域３０１以外の活性領域におけるチャネル長と同等の長さとすることが好ましい。補助領域３０２におけるチャネル長を極度に短くすると、短チャネル効果によって低いゲート電圧でもチャネルに電流が流れ始め、半導体装置全体の閾値電圧を下げ、半導体装置が誤動作しやすくなる。反対に、補助領域３０２におけるチャネル長を極度に長くすると、チャネルに流れる電流が小さくなり、後に述べる効果が得られ難くなる。
　同じ理由から、補助領域３０２のチャネル部における不純物濃度も、サージ通電領域３０１以外の活性領域のチャネル部における不純物濃度と同等とするのが好ましい。加えて、補助領域３０２のチャネル構造におけるゲート絶縁膜５０の厚さは、サージ通電領域３０１以外の活性領域におけるゲート絶縁膜５０の厚さと同等とするのが好ましい。このようにすると、ゲート絶縁耐圧の低下を抑制でき、チャネル電流が小さくなることを抑制できる。
　以上、ストライプ型の半導体装置の説明である。
　図５は、実施の形態１における半導体装置の概略構成を示す断面模式図である。ここで図５の半導体装置は、図２で示したストライプ型のＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴとは異なる構成である。半導体装置は、ＳＢＤ領域を囲むＭＯＳＦＥＴ領域が形成された単位セル領域が平面視で縦横に繰り返し配置されたものであり、「格子型」と呼ぶ。以下、格子型の半導体装置について説明する。
　図５において、ＳＢＤにほぼ対応するｎ型の第１離間領域２１とＭＯＳＦＥＴにほぼ対応するｐ型の第１ウェル領域３０からなる単位セル領域が平面視で縦および横方向に繰り返し配置されている。ＳＢＤ内蔵ＭＯＳＦＥＴが形成された領域とサージ通電領域３０１とを合わせた領域を活性領域と呼び、活性領域の外周に形成された、ｐ型の第２ウェル領域３１等が形成されたゲートパッド８１形成領域を含む領域を終端領域と呼ぶ。
　図６は、実施の形態１における半導体装置の概略構成を示す断面模式図である。ここで図３は、図１のソース電極８０から半導体装置の外周のゲート配線８２までにおける、ある断面を示している。
　図６において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。図１で説明したゲート配線８２が設けられている領域にほぼ対応する位置のドリフト層２０の表層部には、図６にその断面図を示すように、ｐ型の炭化珪素で構成される第２ウェル領域３１が設けられている。
　図１で説明したソース電極８０が設けられている領域の下部である活性領域には、ドリフト層２０の表層部に、ｐ型の炭化珪素で構成される複数の第１ウェル領域３０が設けられている。
　第１ウェル領域３０のそれぞれの表層部には、第１ウェル領域３０の外周から所定の間隔だけ内側の位置に、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。
　各第１ウェル領域３０の表層部において、ソース領域４０のさらに内側には、低抵抗ｐ型の炭化珪素で構成されるコンタクト領域３５が形成されており、そのさらに内側には、第１ウェル領域３０を貫通する、炭化珪素で構成される、第１離間領域２１が形成されている。第１離間領域２１は、ドリフト層２０と同じｎ型であり、第１離間領域２１のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
　この第１離間領域２１の表面側には、第１離間領域２１とショットキ接続するショットキ電極７１が形成されている。ここで、ショットキ電極７１は、上面から見て、少なくとも対応する第１離間領域２１を含むように形成されていることが望ましい。
　また、ソース領域４０の表面上には、オーミック電極７０が形成されており、オーミック電極７０、ショットキ電極７１およびコンタクト領域３５に接続されるソース電極８０がこれらの上に形成されている。第１ウェル領域３０は、低抵抗のコンタクト領域３５を介してオーミック電極７０と電子と正孔との授受を容易に行なうことができる。
　隣り合う第１ウェル領域３０間のドリフト層２０の領域は、ｎ型の第２離間領域２２となっている。第２離間領域２２のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。隣り合う第１ウェル領域３０、その間の第２離間領域２２、およびそれぞれの第１ウェル領域３０内のソース領域４０の表面上には、酸化珪素からなるゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０上の少なくとも第１ウェル領域３０の上部には、多結晶シリコンからなるゲート電極６０が形成されている。ゲート絶縁膜５０を介してゲート電極６０に対向する第１ウェル領域３０の表層部を、チャネル領域と呼ぶ。
　半導体装置の最外周の第１ウェル領域３０の外側には第２ウェル領域３１が形成されており、第１ウェル領域３０と第２ウェル領域３１との間には、第３離間領域２３が形成されている。第３離間領域２３は、ドリフト層２０と同じｎ型であり、第３離間領域２３のｎ型不純物濃度は、ドリフト層２０のｎ型不純物濃度と同じでもよいし、ドリフト層２０のｎ型不純物濃度より高くても低くてもよい。
　また、第２ウェル領域３１上にも、ゲート絶縁膜５０が形成されており、そのゲート絶縁膜５０の上部には、第１ウェル領域３０上に形成されたゲート電極６０と電気的に接続されたゲート電極６０が形成されている。
　第２ウェル領域３１の上層部の一定割合の領域には、ｎ型でドリフト層２０より低抵抗で不純物濃度が高い、炭化珪素からなる炭化珪素導電性層４５が形成されている。炭化珪素導電性層４５は、第２ウェル領域３１よりシート抵抗が低く、ｐ型の第２ウェル領域３１との間にｐｎ接合を形成する。また、炭化珪素導電性層４５は、第２ウェル領域３１の断面横方向の幅の半分以上の幅に渡って形成されている。炭化珪素導電性層４５が第２ウェル領域３１の断面横方向の幅の半分以上の幅で形成されている箇所は、全断面である必要は無く、一部の断面だけであってもよい。
　また、ゲート電極６０とソース電極８０との間には、酸化珪素からなる層間絶縁膜５５が形成されている。さらに、第２ウェル領域３１の上方のゲート電極６０とゲート配線８２とは、層間絶縁膜５５に形成されたゲートコンタクトホール９５を介して接続されている。また、第２ウェル領域３１の外周側、すなわち、第１ウェル領域３０と反対側には、ｐ型で炭化珪素のＪＴＥ領域３８が形成されている。ＪＴＥ領域３８の不純物濃度は、第２ウェル領域３１の不純物濃度より低いものとする。ＪＴＥ領域３８の変わりにＦＬＲ（Ｆｉｅｌｄ　Ｌｉｍｉｔｉｎｇ　Ｒｉｎｇ）を形成してもよい。また、ＪＴＥ領域３８とＦＬＲの組み合わせであってもよい。
　第２ウェル領域３１上および炭化珪素導電性層４５上には、ゲート絶縁膜５０より膜厚の大きなフィールド絶縁膜５１、または、ゲート絶縁膜５０が形成されている。炭化珪素導電性層４５の表面上のゲート絶縁膜５０またはフィールド絶縁膜５１の一部には開口、すなわち、終端領域コンタクトホール９１が形成されており、その開口を通じて、炭化珪素導電性層４５がその上部に形成されたソース電極８０と、終端部オーミック電極７２を介してオーミック接続されている。
　終端領域コンタクトホール９１は、フィールド絶縁膜５１と層間絶縁膜５５とを貫通し、炭化珪素導電性層４５とソース電極８０とをオーミック接続させる。炭化珪素導電性層４５と第２ウェル領域３１とはオーミック接続されないものとする。また、炭化珪素導電性層４５は、終端領域コンタクトホール９１の径より大きい幅を有する。
　ここで、第２ウェル領域３１はソース電極８０に直接オーミック接続されていないものとする。
　活性領域においては、層間絶縁膜５５およびゲート絶縁膜５０を貫通して形成された活性領域コンタクトホール９０を介して、オーミック電極７０、ショットキ電極７１およびコンタクト領域３５がソース電極８０に接続されている。
　半導体基板１０の裏面側には、ドレイン電極８４が形成されている。
　図７は、実施の形態１における半導体装置の概略構成を示す断面模式図である。図７では、サージ通電領域３０１、補助領域３０２、サージ通電領域３０１に形成される活性領域コンタクトホール９０等を示している。図７におけるサージ通電領域３０１と補助領域３０２との構成は、図４に示したストライプ型の半導体装置の構成と同様であり、説明を省略する。
　以上、格子型の半導体装置の説明である。
　ここで、ストライプ型および格子型の半導体装置に共通する点について説明する。活性領域の終端領域に最も近い領域には、ＳＢＤ高面密度構造、例えば折返し構造等が形成されていてもよい。また、終端領域の活性領域に最も近い領域にも、終端部ＳＢＤ高面密度構造、例えばＪＢＳ等のＳＢＤが多く形成された領域が形成されていてもよい。
　また、活性領域の内部に電流をセンスするセンスセルを備えていてもよい。
　第２離間領域２２のｎ型不純物の濃度をドリフト層２０のｎ型不純物の濃度より高くすることにより、オン抵抗を低くすることができる。
　次に、本実施の形態の半導体装置であるＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法について、図８～図１５の説明図を用いて説明する。
　まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる半導体基板１０の上に、化学気相堆積法（ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）により、１×１０１５ｃｍ－３以上、１×１０１７ｃｍ－３以下の不純物濃度でｎ型、５μｍ以上、５０μｍ以下の厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
　つづいて、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５μｍ以上、３μｍ以下程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１７ｃｍ－３以上、１×１０１９ｃｍ－３以下の範囲でありドリフト層２０の不純物濃度より高くする。その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域が、活性領域においては第１ウェル領域３０となり、終端領域においては第２ウェル領域３１となる。
　また、上述の第１ウェル領域３０と別の位置において、ドリフト層２０の表面の所定の領域にフォトレジスト等により注入マスクを形成し、ｐ型の不純物であるＡｌ（アルミニウム）をイオン注入する。このとき、Ａｌのイオン注入の深さは、ドリフト層２０の厚さを超えないように、０．５μｍ以上、３μｍ以下程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１７ｃｍ－３以上、１×１０１９ｃｍ－３以下程度の範囲でありドリフト層２０の不純物濃度より高くする。その後、注入マスクを除去する。本工程によりＡｌイオン注入された領域が、補助領域３０２となる。
  補助領域３０２の表面には後の工程でチャネル部が形成されるが、補助領域３０２のチャネル部における閾値電圧は、サージ通電領域３０１以外の活性領域のチャネル部における閾値電圧以上とすればよく、同じとすることが好ましい。そのため、補助領域３０２の表面におけるｐ型不純物濃度は、第１ウェル領域３０の表面のｐ型不純物濃度以上とすればよい。このようにするには、補助領域３０２を第１ウェル領域３０と同時に形成する方法がある。この方法によれば、補助領域３０２と第１ウェル領域３０との表面のｐ型不純物濃度を同じにでき、工程数を削減することができる。
　次に、フォトレジスト等により注入マスクを形成し、終端領域のドリフト層２０の表面にｐ型の不純物濃度であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５μｍ以上、３μｍ以下程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１６ｃｍ－３以上、１×１０１８ｃｍ－３以下の範囲でありドリフト層２０の不純物濃度より高く、かつ、第１ウェル領域３０と補助領域３０２との不純物濃度よりも低いものとする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がＪＴＥ領域３８となる。同様に、所定の領域に第１ウェル領域３０または補助領域３０２の不純物濃度より高い１×１０１６ｃｍ－３以上、１×１０１８ｃｍ－３以下の範囲の不純物濃度でＡｌをイオン注入することにより、コンタクト領域３５を形成する。
　つづいて、ドリフト層２０の表面の第１ウェル領域３０および補助領域３０２の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは第１ウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下の範囲であり、第１ウェル領域３０と補助領域３０２とのｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
　同様に、終端領域の第２ウェル領域３１の内側の所定の箇所が開口するようにフォトレジスト等により注入マスクを形成し、ｎ型の不純物であるＮ（窒素）をイオン注入する。Ｎのイオン注入深さは第１ウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下の範囲であり、第１ウェル領域３０や補助領域３０２のｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域が炭化珪素導電性層４５となる。炭化珪素導電性層４５の厚さは、第２ウェル領域３１の厚さより小さければよい。
　炭化珪素導電性層４５とソース領域４０とは、同じ工程で、同じ厚さ、不純物濃度で形成してもよいし、炭化珪素導電性層４５とソース領域４０とを別の工程で別の厚さ、別の不純物濃度で形成してもよい。
　次に、熱処理装置によって、アルゴン（Ａｒ）ガス等の不活性ガス雰囲気中で、１３００℃以上、１９００℃以下程度の温度で、３０秒以上、１時間以下程度のアニールを行う。このアニールにより、イオン注入されたＮおよびＡｌを電気的に活性化させる。
　このようにイオン注入を終えた段階の活性領域において、サージ通電領域３０１を含まない断面、サージ通電領域３０１を含む断面をそれぞれ図８、図９に示す。
　つづいて、ＣＶＤ法、フォトリソグラフィ技術等を用いて、第１ウェル領域３０が形成された領域にほぼ対応する活性領域とサージ通電領域３０１とを除く領域において、半導体層の上にフィールド絶縁膜５１を形成する。フィールド絶縁膜５１は、膜厚が０．５μｍ以上、２μｍ以下程度とゲート絶縁膜５０の膜厚より大きく、酸化珪素からなる。
　次に、フィールド絶縁膜５１に覆われていない炭化珪素表面を熱酸化して、所望の厚みの酸化珪素膜、つまりゲート絶縁膜５０を形成する。つづいて、ゲート絶縁膜５０およびフィールド絶縁膜５１の上に、導電性を有する多結晶シリコン膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。次に、ゲート絶縁膜５０より膜厚が大きく、酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。この段階までの工程を終えた活性領域において、サージ通電領域３０１を含まない断面、サージ通電領域３０１を含む断面をそれぞれ図１０、図１１に示す。
　つづいて、層間絶縁膜５５とゲート絶縁膜５０とを貫き、活性領域内のコンタクト領域３５とソース領域４０とに到達する活性領域コンタクトホール９０、および層間絶縁膜５５とゲート絶縁膜５０とを貫き、終端領域の炭化珪素導電性層４５に到達する終端領域コンタクトホール９１を形成する。ただし、活性領域コンタクトホール９０と終端領域コンタクトホール９１との内側のショットキ電極７１が形成される箇所の絶縁膜は、この段階では残しておく。
　次に、スパッタ法等によりＮｉを主成分とする金属膜を形成後、６００℃以上、１１００℃以下程度の温度の熱処理を行ない、Ｎｉを主成分とする金属膜を活性領域コンタクトホール９０および終端領域コンタクトホール９１の内側の炭化珪素層と反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の残留した金属膜をウェットエッチングにより除去する。これにより、残ったシリサイドがオーミック電極７０および終端部オーミック電極７２となる。この段階までの工程を終えた活性領域において、サージ通電領域３０１を含まない断面、サージ通電領域３０１を含む断面をそれぞれ図１２、図１３に示す。
　つづいて、半導体基板１０の裏面（第２主面）にＮｉを主成分とする金属膜を形成し、熱処理することにより、半導体基板１０の裏側に裏面オーミック電極（図示せず）を形成する。次に、レジストマスク９９を形成して、第１離間領域２１と補助領域３０２との上の、層間絶縁膜５５およびゲート絶縁膜５０を除去するとともに、ゲートコンタクトホール９５となる位置の層間絶縁膜５５も除去する。除去方法としては、ショットキ界面となる炭化珪素層の表面にダメージを与えないウェットエッチングとするが、ドライエッチングを用いることもできる。この段階までの工程を終えた活性領域において、サージ通電領域３０１を含まない断面、サージ通電領域３０１を含む断面をそれぞれ図１４、図１５に示す。
　つづいて、レジストマスク９９を除去した後、スパッタ法等により、ショットキ電極７１となる金属膜を堆積し、フォトレジスト等によるパターニングを用いて、活性領域コンタクトホール９０内の第１離間領域２１上にショットキ電極７１を形成する。ショットキ電極７１の材料は、Ｔｉ、Ｍｏなどであればよい。また、ショットキ電極７１は各活性領域コンタクトホール９０内に分かれて形成するようパターニングしても良いし、ソース電極８０の一面に形成しても良い。ショットキ電極７１とソース電極８０とのパターニングを一括で行うことができ、工数を削減できる。
　次に、ここまで処理してきた基板の表面にスパッタ法または蒸着法によりＡｌ等の配線金属を形成し、フォトリソグラフィ技術により所定の形状に加工することで、ソース側のオーミック電極７０、終端部オーミック電極７２およびショットキ電極７１に接触するソース電極８０と、ゲート電極６０に接触するゲートパッド８１およびゲート配線８２とを形成する。また、裏面オーミック電極（図示せず）の表面上に金属膜であるドレイン電極８４を形成する。
　このようにして、図１から図７に示した本実施の形態の半導体装置を製造することができる。
　次に、本実施の形態の半導体装置であるＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの動作について説明する。ここでは、半導体材料が４Ｈ型の炭化珪素の半導体装置を例に、正常動作における４つ状態と１つの異常状態に分けて簡単に説明する。半導体材料が４Ｈ型の炭化珪素の場合、ｐｎ接合の拡散電位はおおよそ２Ｖである。
　正常動作における１つ目の状態は、ソース電極８０に対してドレイン電極８４に高い電圧が印加され、かつゲート電極６０に閾値電圧以上の正の電圧が印加されている状態であり、以下「オン状態」と呼ぶ。
　オン状態では、チャネル領域に反転チャネルが形成され、ｎ型のソース領域４０とｎ型の第２離間領域２２との間にキャリアである電子が流れる経路が形成される。一方、第１離間領域２１とショットキ電極７１の接触部に形成されるショットキ接合には、ショットキ接続にとって電流の流れにくい方向、すなわち逆方向の電界（逆バイアス）が印加されているため、電流は流れない。
　ソース電極８０からドレイン電極８４へ流れ込む電子は、ドレイン電極８４に印加される正電圧により形成される電界にしたがい、ソース電極８０から、オーミック電極７０、ソース領域４０、チャネル領域、第２離間領域２２、ドリフト層２０および半導体基板１０を経由してドレイン電極８４に到達する。したがって、ゲート電極６０に正電圧を印加することにより、ドレイン電極８４からソース電極８０にオン電流が流れる。
　このときにソース電極８０とドレイン電極８４との間に印加される電圧をオン電圧と呼ぶ。また、オン電圧をオン電流の密度で除した値をオン抵抗と呼び、ソース電極８０からドレイン電極８４へ流れ込む電子が流れる経路の抵抗の合計とオン抵抗とは等しい。オン抵抗とオン電流の自乗との積は、ＭＯＳＦＥＴが通電時に消費する通電損失に等しいため、オン抵抗は低い方が好ましい。
　本実施の形態において、サージ通電領域３０１にはチャネル構造が形成されるため、オン状態において、サージ通電領域３０１は、ソース電極８０からドレイン電極８４へ流れる電子の経路となり得る。そのため、サージ通電領域３０１はオン抵抗の低減に寄与することができる。
　正常動作における２つ目の状態は、ソース電極８０に対してドレイン電極８４に高い電圧が印加され、かつゲート電極６０に閾値電圧以下の電圧が印加されている状態であり、以下「オフ状態」と呼ぶ。
　オフ状態では、チャネル領域に反転キャリアが存在しないため、オン電流は流れず、オン状態ではインバータ等の負荷にかかっていた高電圧がＭＯＳＦＥＴのソース電極８０とドレイン電極８４との間に印加される。
　第１離間領域２１とショットキ電極７１との接触部に形成されるショットキ接合には、オン状態と同じ方向の電界が印加されるため、理想的には電流が流れないが、オン状態よりも遥かに高い電界が印加されるため、リーク電流が発生し得る。リーク電流が大きいと、ＭＯＳＦＥＴの発熱を増大させ、ＭＯＳＦＥＴおよびＭＯＳＦＥＴを用いたモジュールを熱破壊させることがあることから、リーク電流を低減すべく、ショットキ接合にかかる電界は低く抑えることが好ましい。
　正常動作における３つ目の状態は、ソース電極８０に対してドレイン電極８４に低い電圧、すなわちＭＯＳＦＥＴに逆起電圧が印加され、ゲート電極６０に閾値未満の電圧が印加されている状態であり、ソース電極８０からドレイン電極８４に向かって還流電流が流れる。以下、この状態を「非同期整流状態」と呼ぶ。
　非同期整流状態では、サージ通電領域３０１以外の活性領域において、第１離間領域２１とショットキ電極７１との接触部に形成されるショットキ接合に、順方向の電界（順バイアス）が印加され、ショットキ電極７１からｎ型の第１離間領域２１に向かって電子電流からなるユニポーラ電流が流れる。ここで、還流ダイオードの還流電流成分は主にこのユニポーラ成分である。また、ソース電極８０と第１ウェル領域３０とはオーミック電極７０を介して同電位となっている。
　その結果、ｐ型の第１ウェル領域３０とｎ型のドリフト層２０との間のｐｎ接合にも順バイアスが印加される。ここで、ｐｎ接合は上述したショットキ接合と並列に形成されており、ショットキ接合における閾値電圧の方がｐｎ接合における閾値電圧よりも低いため、オフ状態から非同期整流状態に変化する場合には、還流電流は主にショットキ接合を介して流れ、ｐｎ接合を介して流れることを抑制できる。
　加えて、ソース電極８０とドレイン電極８４との間に印加される電圧がｐｎ接合の拡散電位を超える場合においても、ショットキ接合を介したユニポーラ電流のみを流すことができる。これは、ソース電極８０とドレイン電極８４との間に印加される電圧によってユニポーラ電流がドリフト層２０に流れ、ドリフト層２０内で電圧降下が生じ、ｐｎ接合に印加される電圧が、ソース電極８０とドレイン電極８４との間に印加される電圧からこの電圧降下分を減じたものとなり、ｐｎ接合を介してユニポーラ電流が流れるに至らないためである。そのため、ソース電極８０とドレイン電極８４との間に、ｐｎ接合の拡散電位を超える電圧の印加が可能となる。
　このように、ＭＯＳＦＥＴなどを有する半導体装置にＳＢＤが内蔵されると、非同期整流状態においても、ｐｎ接合にバイポーラ電流である順方向電流が流れることを抑制することができる。ｐｎ接合にバイポーラ電流が流れ、このような箇所に基底面転位などの起点が存在すると、積層欠陥が拡張してしまう。積層欠陥は半導体装置を厚み方向に流れる電流を遮蔽するため、積層欠陥が拡張するとオン抵抗が増大し、熱暴走によって素子故障に至る可能性がある。半導体装置にＳＢＤが内蔵されることによって、還流時にｐｎ接合にバイポーラ電流が流れることを抑制でき、半導体装置の信頼性を高めることができる。
　一方、非同期整流状態において、サージ通電領域３０１においては、ショットキ電極７１に接続された第１離間領域２１が存在しないため、ユニポーラ電流は流れにくい。サージ通電領域３０１に隣接するショットキ電極７１と第１離間領域２１との接合部を介してドリフト層２０に流れるユニポーラ電流は、ドリフト層２０中で平面方向に拡散してサージ通電領域３０１内のドリフト層２０に流れるものもある。このユニポーラ電流の電流密度は、サージ通電領域３０１以外に流れるユニポーラ電流の電流密度に対して小さい。
　そのため、サージ通電領域３０１におけるｐｎ接合に流れるバイポーラ電流は、サージ通電領域３０１以外の活性領域におけるｐｎ接合に流れるバイポーラ電流よりも大きい。したがって、サージ通電領域３０１では積層欠陥が拡張し、半導体装置のオン抵抗が増大することが考えられるが、例えばサージ通電領域３０１の面積を半導体装置全体の１０％以下とすれば、仮にサージ通電領域３０１全域に積層欠陥が拡張しても、半導体装置のオン抵抗増大は略１０％以下に抑制できる。一般に、オン抵抗や熱抵抗の製造ばらつきを考慮し、オン抵抗には２０％程度の設計マージンを設けるため、サージ通電領域３０１を活性領域の２０％以下、さらに好ましくは１０％以下とすることで、オン抵抗増大による熱暴走破壊を避けることができる。
　正常動作における４つ目の状態は、ソース電極８０に対してドレイン電極８４に低い電圧、すなわちＭＯＳＦＥＴに逆起電圧が印加され、かつゲート電極６０に閾値電圧以上の電圧が印加されている状態で、ソース電極８０からドレイン電極８４に向かって還流電流が流れる。以下、この状態を「同期整流状態」と呼ぶ。
　同期整流状態では、ショットキ電極７１を介するユニポーラ電流と、チャネルを介するユニポーラ電流とが流れる。本実施の形態では、チャネルが補助領域３０２の表面、すなわちサージ通電領域３０１にも形成されているため、サージ通電領域３０１においてもチャネル電流は流れ、このチャネル電流がユニポーラ電流の担い手となる。そのため、サージ通電領域３０１がショットキ電極７１と第１離間領域２１との接合を有さない場合であっても、サージ通電領域３０１においてｐｎ接合がオンすることを抑制できる。
　サージ通電領域３０１においてもチャネル電流が流れることは、同期整流中の発熱集中を抑制する点で、格別の効果をもたらす。まず、インバータ動作を例に挙げれば、同期整流状態における動作時間は、キャリア周期の約半分を占め、数十μｓから数ｍｓ程度の長い時間が想定される。これは、数百ｎｓから数ｕｓ程度の短い時間が想定される非同期整流状態の時間に比べて非常に長い。仮にｐｎ接合に電流がこのように長い時間流れ続けると、局所的な発熱を起こす。これはユニポーラ電流に対してバイポーラ電流の方が伝導度変調を生じさせ、ドリフト抵抗を小さくする効果があるためである。
　バイポーラ電流が流れた領域では抵抗が下がり、ユニポーラ電流のみが流れる領域よりも多くの電流が流れる。この結果、バイポーラ電流が流れた領域の局所温度が上昇し、さらに伝導度変調が強くなり、電流集中が生じるという正帰還が始まる。その結果、電極接合部のクラック、ゲート絶縁膜５０の破壊など、信頼性劣化が生じる恐れがある。本実施の形態で示す構造では、同期整流中もサージ通電領域３０１におけるｐｎ接合の動作を抑制でき、局所発熱を避けることで高い信頼性を享受することができる。
　異常状態における状態は、ソース電極８０とドレイン電極８４との間にサージ電流が通流する状態であり、これについて説明する。これはインバータの事故やコンバータの電源投入時などにおいて瞬間的に、ソース電極８０からドレイン電極８４に向かって定格電流を超える電流が流れる状態を指す。多くのケースにおいて、ゲート電極６０にはオフ信号が印加されていることが想定され、チャネル領域に電流が流れない。このような場合においても、半導体装置は発熱によって故障しないことが要求され、このときの許容電流はサージ耐量と呼ばれる。サージ耐量を大きくするためには、低抵抗な領域を設けてサージ電流を通流し、半導体装置の発熱を小さくすることが肝要である。
　しかしながら、このような異常状態は頻度が少ないことなどから、課題として認識されない、または課題として認識され辛い。
　サージ耐量を増大させる観点では、伝導度変調の影響の大きいバイポーラ電流を利用することは好ましい。半導体装置においてサージ電流が流れはじめると、サージ通電領域３０１は、ショットキ電極７１に接続された第１離間領域２１を含まず、ユニポーラ電流が流れにくいことから、サージ通電領域３０１以外の活性領域に比べて、ｐｎ接合がオンしやすく、バイポーラ電流による通電がはじまりやすい。
　この状態で、サージ電流が時間的に増大し、定格電流を超えるような大電流に至ると、サージ通電領域３０１から流れるバイポーラ電流は増大し、サージ通電領域３０１からその外側の活性領域に向かってホールが拡散する。ホールの拡散を受けた、サージ通電領域３０１の外側の活性領域では、ドリフト層２０の抵抗が下がり、ユニポーラ電流密度が増大し、ｐｎ接合がオンする。すると、さらに外側の領域に向かってホールが拡散し、当該領域においてｐｎダイオードがオンする。すなわち、サージ通電が生じると、サージ通電領域３０１が起点となり周囲へ連鎖し、サージ通電領域３０１の外側に向かって次々とｐｎダイオードがオンする。
　結果として、半導体装置の広範囲に渡ってｐｎダイオードがオンし、バイポーラ通電した状態となり、半導体装置の発熱を抑制することができる。すなわち、許容できるサージ電流を大きくでき、サージ耐量を増大することができる。
　このように、サージ通電領域３０１は、サージ通電領域３０１で流すことができる電流を増やすだけではなく、連鎖反応によって半導体装置の広範囲に渡る特性を変えることができる。そのため、１または複数のサージ通電領域３０１が半導体装置に占める面積を大きくし過ぎる必要はない。一方、サージ通電領域３０１は、非同期整流時にバイポーラ動作を起こし、積層欠陥の拡張による信頼性劣化を起こす可能性がある。そこで、平面視におけるサージ通電領域３０１の面積または面積の総和は、半導体装置全体の面積の２０％以下、好ましくは１０％以下とするとよい。このようにすると、積層欠陥の拡張による特性劣化と、それによる熱暴走を抑制することができ、サージ耐量を改善することができる。
　サージ通電領域３０１が複数形成される場合、任意の２つのサージ通電領域３０１の間の離間距離は、サージ通電領域３０１の幅の３倍以上とすればよく、好ましくは１０倍以上とすればよい。ここで、サージ通電領域３０１の幅とは、サージ通電領域３０１の一端側と他端側とにそれぞれ隣接して設けられた２つの第１離間領域２１の間の離間距離に対応する。当該離間距離をサージ通電領域３０１の幅の３倍以上とすると、サージ通電領域３０１を正方形に形成した場合でも、サージ通電領域３０１が半導体装置全体に占める割合を１０％以下にできる。また、当該離間距離をサージ通電領域３０１の幅の１０倍以上とすると、サージ通電領域３０１を活性領域の端から端まで横断する長方形とした場合でも、サージ通電領域３０１が半導体装置全体に占める割合を１０％以下にできる。
　半導体装置にサージ電流が流れはじめた際に、サージ通電領域３０１が効果的にｐｎダイオード動作の起点となるためには、サージ通電領域３０１の外側からサージ通電領域３０１へ拡散するユニポーラ電流の密度を小さくすることが重要である。このユニポーラ電流密度は、サージ通電領域３０１からショットキ電極７１と第１離間領域２１との接続部までの距離に強く依存し、この距離が長いほど小さくなる。したがって、サージ通電領域３０１を広く形成することが好ましく、少なくともサージ通電領域３０１の外側の活性領域における、隣り合う第１離間領域２１の離間距離よりも大きくする必要がある。つまり、サージ通電領域３０１は、平面視において第１ウェル領域３０が有する第１の幅よりも大きい領域にわたって形成する。
　また、本実施の形態では、サージ通電領域３０１においてソース電極８０と補助領域３０２とを接続させる活性領域第２コンタクトホール９０Ｂが形成されている。このような構成にすると、半導体装置にサージ電流が流れた場合、サージ電流は断面鉛直方向の短く、抵抗の比較的小さな経路を通ることができる、つまり大きなサージ電流を流すことができる。
　また、サージ耐量をさらに高めるためには、サージ通電領域３０１を複数形成し、活性領域全体に渡って偏りがないように配置することが好ましい。つまり、本実施の形態のストライプ型の構成の説明で述べたように、サージ通電領域３０１は、平面視において半導体装置の少なくとも一方向に周期的または等間隔に設けられることが好ましい。このようにすると、半導体装置にサージ電流が流れ、サージ通電領域３０１が起点となってｐｎダイオードのオン動作が周囲へ連鎖する際、半導体装置全体に偏りなくｐｎダイオードのオン動作を連鎖させることができる。そして、半導体装置における発熱箇所を分散させることができる。
　また、終端領域のチップのコーナー部は、半導体装置が格子型の場合、例えば図１６に示す、実施の形態１における半導体装置の概略構成を示す平面模式図のようになる。図１６において、サージ通電領域３０１を設けてもよい。
　また、ゲートパッド８１のコーナー部は、半導体装置が格子型の場合、例えば図１７に示す、実施の形態１における半導体装置の概略構成を示す平面模式図のようになる。図１７において大きな第２ウェル領域３１が形成されている箇所にゲートパッド８１が形成される。図１７において、サージ通電領域３０１を設けてもよい。
＜実施の形態２＞
　図１８は、実施の形態２における半導体装置の概略構成を示す断面模式図である。本実施の形態では、補助領域３０２または第１ウェル領域３０に隣接し、ドリフト層２０に接続され、ゲート絶縁膜５０を介してゲート電極６０と対向する第１導電型の第２離間領域２２を有さない、つまりサージ通電領域３０１の中に第２離間領域２２を形成せず、補助領域３０２を連続して形成している点で実施の形態１と異なり、これ以外の構成は同様である。
　本実施の形態のサージ通電領域３０１では、第１ウェル領域３０、第１離間領域２１および第２離間領域２２をあわせた領域を補助領域３０２に置き換えている。
　このようにすると、サージ通電領域３０１にはチャネルが形成されないため、半導体装置においてゲートをオフさせた場合だけでなくオンさせた場合であっても、サージ通電領域３０１の補助領域３０２とドリフト層２０とからなるｐｎダイオードがオンし、これを起点としてｐｎダイオードのオン動作がサージ通電領域３０１の外側へ伝搬しやすくなり、サージ耐量が向上する効果を享受できる。
＜実施の形態３＞
　図１９は、実施の形態３における半導体装置の概略構成を示す断面模式図である。本実施の形態では、サージ通電領域３０１の第１離間領域２１をｐ型の穴埋め補助領域３０３に置き換えた点で実施の形態１と異なり、これ以外の構成は同様である。
　本実施の形態のサージ通電領域３０１では、第１ウェル領域３０および穴埋め補助領域３０３をあわせた領域を補助領域３０２に置き換えている。
　このようにしても、サージ通電領域３０１において、ショットキ電極７１と第１離間領域２１との接合をなくすことができ、ｐｎダイオードを形成できる。これらの効果は実施の形態１、２で説明した内容と同様である。
　穴埋め補助領域３０３は、ｐ型イオン注入工程により形成すればよく、ＪＴＥ領域３８またはコンタクト領域３５と同時に形成すれば、工程数の増加を避けることができる。
＜実施の形態４＞
　図２０は、実施の形態４における半導体装置の概略構成を示す断面模式図である。本実施の形態では、実施の形態２と比較し、サージ通電領域３０１に補助領域３０２を形成せず、第１ウェル領域３０、ソース領域４０、ゲート電極６０などが、サージ通電領域３０１の周囲の活性領域と同じく配列している。
　補助領域３０２および活性領域第２コンタクトホール９０Ｂを形成しないことで、ショットキ電極７１と第１離間領域２１との接続を遮断している。サージ通電領域３０１に活性領域第２コンタクトホール９０Ｂが存在しないため、本実施の形態で実現される効果は実施の形態２と同様である。
　なお、ここまで、活性領域には、ＳＢＤとＭＯＳＦＥＴが一体となったユニットセル構造のものについて説明してきたが、活性領域に形成するユニットセル内において、ＳＢＤとＭＯＳＦＥＴとが並列配置されていてもよい。
＜実施の形態５＞
　図２１は、実施の形態５における半導体装置の概略構成を示す平面模式図である。図２１は、図１において主に炭化珪素半導体部分の一部を示している。図２１に示す半導体装置において、活性領域では、トランジスタが形成されたストライプ状のゲートトレンチＧＴとショットキ電極７１が埋め込まれたストライプ状のショットキトレンチＳＴとが、互いに平行に、交互に配置されている。また、活性領域の周囲の終端領域には、第２ウェル領域３１が形成されている。
　図２２は、実施の形態５における半導体装置の概略構成を示す平面模式図であり、半導体装置の活性領域を拡大した図である。ゲートトレンチＧＴの側方およびショットキトレンチＳＴの側方のそれぞれには、一定間隔で形成されたｐ型の炭化珪素からなる第１接続領域３６と第２接続領域３７とが形成されている。また、サージ通電領域３０１において、ショットキトレンチＳＴの側方の、隣り合う第２接続領域３７の間に、穴埋め補助領域３０３が形成されている。
　半導体装置の終端領域は、プレーナ型のＳＢＤ内蔵ＭＯＳＦＥＴと同様に形成してもよいし、トレンチ型に合わせて別の構造にしてもよい。ここでは、活性領域についてのみ説明する。
　図２３は、実施の形態５における半導体装置の概略構成を示す断面模式図である。図２３は、図２２において、サージ通電領域３０１に穴埋め補助領域３０３が形成され、かつ第１接続領域３６と第２接続領域３７とが形成されていない部分の断面を示している。
　図２４は、実施の形態５における半導体装置の概略構成を示す断面模式図である。図２４は、図２２において、サージ通電領域３０１に穴埋め補助領域３０３が形成され、かつ第１接続領域３６と第２接続領域３７とが形成されている部分の断面を示している。
　図２３、図２４において、ｎ型で低抵抗の炭化珪素で構成される半導体基板１０の表面上に、ｎ型の炭化珪素で構成されるドリフト層２０が形成されている。ドリフト層２０の表層部には、ｐ型の炭化珪素で構成される第１ウェル領域３０が形成されている。
　第１ウェル領域３０上の一部の表層部には、ｎ型の炭化珪素で構成されるソース領域４０が形成されている。第１ウェル領域３０上の一部の表層部には、低抵抗なｐ型のコンタクト領域３５が、ソース領域４０に隣接して形成されている。
　活性領域において、ソース領域４０と第１ウェル領域３０とを貫通して、ドリフト層２０に達するゲートトレンチＧＴが形成されている。また、別の箇所に、ソース領域４０と第１ウェル領域３０とを貫通して、ドリフト層２０に達するショットキトレンチＳＴが形成されている。
　ゲートトレンチＧＴとショットキトレンチＳＴとは、交互に、かつ、互いに平行に配置されている。ゲートトレンチＧＴとショットキトレンチＳＴとは、同じ深さに形成されているが、深さが両者で異なっていてもよい。また、ゲートトレンチＧＴとショットキトレンチＳＴとは、同じ幅で形成されていてもよいし、両者の幅が異なっていてもよい。
　ゲートトレンチＧＴ内には酸化珪素からなるゲート絶縁膜５０を介してゲート電極６０が形成されている。ゲート電極６０は、不純物濃度が高く低抵抗な多結晶珪素で構成されている。ゲート電極６０上には酸化珪素からなる層間絶縁膜５５が形成されている。ショットキトレンチＳＴ内にはショットキ電極７１とソース電極８０が形成されており、ショットキ電極７１は、ドリフト層２０に接して形成され、ドリフト層２０とショットキ接続する。
　ゲートトレンチＧＴの下のドリフト層２０内には、ｐ型の第１保護領域３２が形成されている。ショットキトレンチＳＴの下のドリフト層２０内には、ｐ型の第２保護領域３３が形成されている。第１保護領域３２と第２保護領域３３とは、同じ深さで同じ不純物濃度である。第１保護領域３２と第１ウェル領域３０とは、ｐ型の第１接続領域３６によって接続されている。また、第２保護領域３３と第１ウェル領域３０とは、ｐ型の第２接続領域３７によって接続されている。
　ソース領域４０の表面上には、オーミック電極７０が形成されており、オーミック電極７０、ショットキ電極７１およびコンタクト領域３５に接続されるソース電極８０がこれらの上に形成されている。第１ウェル領域３０は、低抵抗なコンタクト領域３５を介してオーミック電極７０と、電子と正孔との授受を容易に行なうことができる。ソース電極８０は、ショットキトレンチＳＴ内において、ショットキ電極７１とも接続されている。
　第１ウェル領域３０のゲートトレンチＧＴの側面に沿った領域であり、ゲート絶縁膜５０を介してゲート電極６０と対向する領域を、チャネル領域と呼ぶ。また、ショットキトレンチＳＴの側面においてショットキ電極７１とドリフト層２０とが接している領域には、ショットキダイオードが形成されている。そして、半導体基板１０の裏面側には、ドレイン電極８４が形成されている。
　本実施の形態において、第１離間領域２１は、ショットキトレンチＳＴの側面に接し、そのショットキトレンチＳＴに接する第１ウェル領域３０と第２保護領域３３との間の領域に該当する。また、第２離間領域２２は、ゲートトレンチＧＴの側面に接し、そのゲートトレンチＧＴに接する第１ウェル領域３０と第１保護領域３２との間の領域に該当する。
　図２３、図２４に示すサージ通電領域３０１において、第１離間領域２１はショットキトレンチＳＴの側面に接する穴埋め補助領域３０３に置き換えられている。また、ショットキ電極７１は、ｐ型の穴埋め補助領域３０３によって、ｎ型の第１離間領域２１と接続されないようになっている。
　なお、終端領域の第２ウェル領域３１は、活性領域の第１ウェル領域３０と同じ深さに形成されてもよいし、活性領域の第１保護領域３２および第２保護領域３３と同様の深さ、すなわち、ゲートトレンチＧＴおよびショットキトレンチＳＴの底の深さに形成されてもよい。また、第２ウェル領域３１の表層部に低抵抗なｎ型の炭化珪素導電性層４５を形成してもよい。さらに、第２ウェル領域３１は、ソース電極８０と直接オーミック接続されないようにしてもよい。
　次に、本実施の形態の半導体装置であるトレンチ型ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの製造方法について、図２５から図３０の説明図を用いて説明する。ここでは、サージ通電領域３０１が形成され、かつ第１接続領域３６と第２接続領域３７とが形成されていない部分の断面を示している。
　まず、第１主面の面方位がオフ角を有する（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗な炭化珪素からなる半導体基板１０を準備する。そして、ＣＶＤ法により、半導体基板１０の上にｎ型の炭化珪素からなるドリフト層２０をエピタキシャル成長させる。ドリフト層２０の不純物濃度は、１×１０１５ｃｍ－３以上、１×１０１７ｃｍ－３以下程度であり、厚さは５μｍ以上、５０μｍ以下程度である。
　つづいて、ドリフト層２０の表面にｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５μｍ以上、３μｍ以下程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１７ｃｍ－３以上、１×１０１９ｃｍ－３以下程度の範囲でありドリフト層２０の不純物濃度より高くする。本工程によりＡｌイオン注入された領域が第１ウェル領域３０となる。終端領域においては、この領域が第２ウェル領域３１となる。第１ウェル領域３０は、エピタキシャル法によってドリフト層２０上に形成してもよい。
　次に、第１ウェル領域３０の表層部の所定の領域に、第１ウェル領域３０の不純物濃度より高くなるように、１×１０１６ｃｍ－３以上、１×１０１８ｃｍ－３以下程度の範囲の不純物濃度でＡｌをイオン注入することにより、コンタクト領域３５を形成する。また、ドリフト層２０の表面の第１ウェル領域３０の表層部の所定の領域にｎ型の不純物であるＮをイオン注入する。Ｎのイオン注入深さは第１ウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８ｃｍ－３以上、１×１０２１ｃｍ－３以下程度の範囲であり、第１ウェル領域３０のｐ型の不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。この段階の活性領域の断面図を図２５に示す。
　次に、ソース領域４０が形成されている箇所にゲートトレンチＧＴを、ソース領域４０とコンタクト領域３５とが形成されていない箇所にショットキトレンチＳＴをそれぞれ形成し、ゲートトレンチＧＴとショットキトレンチＳＴとの底部にｐ型不純物であるＡｌをイオン注入することにより、ゲートトレンチＧＴの底に第１保護領域３２を、ショットキトレンチＳＴの底に第２保護領域３３をそれぞれ形成する。第１保護領域３２と第２保護領域３３との不純物濃度は、１×１０１７ｃｍ－３以上、１×１０１９ｃｍ－３以下程度の範囲であればよい。
　また、ゲートトレンチＧＴとショットキトレンチＳＴとに接するように形成する、第１接続領域３６と第２接続領域３７とは、平面視で各トレンチの延伸方向に直交する方向からＡｌ等のｐ型不純物のイオンを斜めに注入する、斜めイオン注入により形成すればよい。第１接続領域３６と第２接続領域３７との不純物濃度は、１×１０１７ｃｍ－３以上、１×１０１９ｃｍ－３以下程度の範囲であればよい。
　本発明の特徴である穴埋め補助領域３０３も、第１接続領域３６、第２接続領域３７と同様に、平面視で各トレンチの延伸方向に直交する方向からＡｌ等のｐ型不純物のイオンを斜めに注入する、斜めイオン注入により形成すればよい。第１接続領域３６と第２接続領域３７との不純物濃度は、１×１０１７ｃｍ－３以上、１×１０１９ｃｍ－３以下程度の範囲であればよい。穴埋め補助領域３０３は、第１接続領域３６または第２接続領域３７と同時に形成することができ、第１接続領域３６および第２接続領域３７を同時に形成する場合には第１接続領域３６および第２接続領域３７と同時に形成することもできる。このように形成すると、工程数を削減でき、容易に製造することができる。
　ここで、半導体基板１０の第１主面の面方位が＜１１－２０＞方向にオフ角を有する（０００１）面とした場合、活性領域のゲートトレンチＧＴおよびショットキトレンチＳＴを共に＜１１－２０＞方向に平行に形成すればよい。このようにすると、ゲートトレンチＧＴの両側のトレンチ側壁の面方位が基板のオフ方向の影響を受けなくなるため、ゲートトレンチＧＴのＭＯＳＦＥＴの閾値電圧が基板のオフ方向の影響を受けなくなるため、ＭＯＳＦＥＴの閾値電圧のばらつきを低減できる。また、ショットキトレンチＳＴの両側のトレンチ側壁の面方位も基板のオフ方向の影響を受けなくなるため、ショットキトレンチＳＴのショットキ界面のバリア高さのばらつきを低減できる。
　つづいて、熱処理装置によって、Ａｒガス等の不活性ガス雰囲気中で、１３００℃以上、１９００℃以下程度の温度で、３０秒以上、１時間以下程度のアニールを行う。このアニールにより、イオン注入されたＮおよびＡｌを電気的に活性化させる。この段階の活性領域の断面図を図２６に示す。
　つづいて、図２７にその断面図を示すように、ショットキトレンチＳＴ内部を酸化珪素などの保護絶縁膜５２により充填する。
　次に、保護絶縁膜５２に覆われていない炭化珪素表面を熱酸化して所望の厚みのゲート絶縁膜５０である酸化珪素膜を形成する。つづいて、ゲート絶縁膜５０の上に、導電性を有する多結晶シリコン膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。次に、ゲート絶縁膜５０より膜厚が大きく、酸化珪素からなる層間絶縁膜５５を減圧ＣＶＤ法により形成する。つづいて、活性領域内のコンタクト領域３５とソース領域４０とが露出するように、層間絶縁膜５５とゲート絶縁膜５０とをウェットエッチングにより除去する。この段階の活性領域の断面図を図２８に示す。
　つづいて、層間絶縁膜５５とゲート絶縁膜５０とが除去されてソース領域４０とコンタクト領域３５とが露出した表面に、スパッタ法等によりＮｉを主成分とする金属膜を形成後、６００℃以上、１１００℃以下程度の温度の熱処理を行ない、Ｎｉを主成分とする金属膜と炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。つづいて、反応してできたシリサイド以外の残留した金属膜をウェットエッチングにより除去する。これにより、残ったシリサイドがオーミック電極７０となる。この段階までの工程を終えた活性領域の断面図を図２９に示す。
　次に、ショットキトレンチＳＴ内の保護絶縁膜５２をフッ酸等により除去し、ショットキトレンチＳＴ内にショットキ電極７１を形成する。ショットキ電極７１の材料は、Ｔｉ、Ｍｏなどであればよい。つづいて、ショットキ電極７１およびオーミック電極７０と接続するように、Ａｌを主とするソース電極８０を形成する。ゲートパッド８１とゲート配線８２とは、ソース電極８０と同時に形成すればよい。ソース電極８０を形成した段階までの工程を終えた活性領域の断面図を図３０に示す。
　さらに、基板の裏面に形成された裏面オーミック電極（図示せず）の表面上に金属膜であるドレイン電極８４を形成する。このようにして、図２３、図２４にその断面図を示す、本実施の形態の半導体装置を製造することができる。
　本実施の形態の半導体装置であるトレンチ型ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの動作とその動作におけるサージ通電領域３０１の効果とについては、上述したプレーナ型ＳＢＤ内蔵ＳｉＣ－ＭＯＳＦＥＴの動作とその動作におけるサージ通電領域３０１の効果とで同様であり、説明を省略する。
＜実施の形態６＞
　本実施の形態は、上述した実施の形態１から５にかかる半導体装置を電力変換装置に適用し、この電力変換装置を含む電力変換システムを構成したものである。本発明は特定の電力変換装置に限定されるものではないが、以下では三相インバータの例について説明する。
　図３１は、実施の形態６における電力変換装置２００が適用された電力変換システムの概略構成を示す模式図である。
　図３１に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図３１に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、または空調機器向けの電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードとを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１から実施の形態５のいずれかにかかる半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　電力変換装置２００が処理できる電流を大きくするために、主変換回路２０１は複数のスイッチング素子、換言すると複数の半導体装置を有し、主変換回路２０１において並列接続させることができる。ここで、複数、好ましくはすべてのスイッチング素子に、サージ通電領域３０１を備えた半導体装置を用いると、電力変換装置２００にサージ電流が流れても複数または全てのスイッチング素子においてｐｎダイオードが動作せず、電流が少数のスイッチング素子に集中しないようにできる。スイッチング素子には、還流ダイオードの役割を担うＳＢＤ内蔵ＭＯＳＦＥＴも用いることもできる。
　駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
  加えて制御回路２０３は、各スイッチング素子に逆方向の還流電流が流れる場合、短時間のデッドタイムを除いてゲートをオンさせる。換言すると、半導体装置に還流電流が流れる場合、半導体装置が有するゲート電極６０へオン電圧を印加するための制御信号を出力する。これにより、サージ通電領域３０１におけるチャネルにユニポーラ電流を流すことができ、サージ通電領域３０１に発熱が集中することを避けることができる。
　本実施の形態にかかる電力変換装置２００では、主変換回路２０１のスイッチング素子として実施の形態１から実施の形態５にかかる半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置２００を実現することができる。
　本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置２００に適用することができる。本実施の形態では、２レベルの電力変換装置２００としたが３レベルやマルチレベルの電力変換装置２００であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本発明を適用することも可能である。
　また、本発明を適用した電力変換装置２００は、上述した負荷３００が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、または誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
　なお、実施の形態１から実施の形態５の半導体装置においては、ｐ型不純物としてアルミニウム（Ａｌ）を用いたが、ｐ型不純物がホウ素（Ｂ）またはガリウム（Ｇａ）であってもよい。ｎ型不純物は、窒素（Ｎ）で無く燐（Ｐ）であってもよい。また、ゲート絶縁膜５０は、ＳｉＯ２などの酸化膜でなくともよく、酸化膜以外の絶縁膜、または酸化膜以外の絶縁膜と酸化膜とを組み合わせたものであってもよい。また、ゲート絶縁膜５０として炭化珪素を熱酸化した酸化珪素を用いたが、ＣＶＤ法による堆積膜の酸化珪素であってもよい。また、結晶構造、主面の面方位、オフ角および各注入条件等、具体的な例を用いて説明したが、これらの数値範囲に適用範囲が限られるものではない。
　また、半導体装置は、スーパージャンクション構造を有するＭＯＳＦＥＴにＳＢＤを内蔵させたものであってもよい。
　＜以上に記載された複数の実施の形態の変形例について＞
　以上に記載された複数の実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、限定的なものではない。
　したがって、例が示されていない無数の変形例と均等物とが、本願明細書に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態における構成要素と組み合わせる場合が含まれるものとする。
　また、以上に記載された少なくとも１つの実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、例えば、合金などが含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において１つの構成要素が備えられる、と記載された場合に、当該構成要素が「１つ以上」備えられていてもよい。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
　また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
１０　半導体基板、
２０　ドリフト層、
２１　第１離間領域、
２２　第２離間領域、
３０　第１ウェル領域、
３１　第２ウェル領域、
３２　第１保護領域、
３３　第２保護領域、
３５　コンタクト領域、
３６　第１接続領域、
３７　第２接続領域、
３８　ＪＴＥ領域、
４０　ソース領域、
４５　炭化珪素導電性層、
５０　ゲート絶縁膜、
５１　フィールド絶縁膜、
５２　保護絶縁膜、
５５　層間絶縁膜、
６０　ゲート電極、
７０　オーミック電極、
７１　ショットキ電極、
７２　終端部オーミック電極、
８０　ソース電極、
８１　ゲートパッド、
８２　ゲート配線、
８４　ドレイン電極、
９０　活性領域コンタクトホール、
９０Ａ　活性領域第１コンタクトホール、
９０Ｂ　活性領域第２コンタクトホール、
９１　終端領域コンタクトホール、
９５　ゲートコンタクトホール、
９９　レジストマスク、
１００　電源、
２００　電力変換装置、
２０１　主変換回路、
２０２　駆動回路、
２０３　制御回路、
３００　負荷、
３０１　サージ通電領域、
３０２　補助領域、
３０３　穴埋め補助領域、
ＧＴ　ゲートトレンチ、
ＳＴ　ショットキトレンチ。

Claims (18)

  1. 　第１導電型のドリフト層と、
    　第２導電型のウェル領域および第１導電型のソース領域に対して、ゲート絶縁膜を介して対向するように設けられたゲート電極と、
    　前記ゲート電極を覆うように設けられた層間絶縁膜の上に設けられ、前記ウェル領域および前記ソース領域に接続されたソース電極と、
    　前記ウェル領域、前記ソース領域および前記ゲート電極を含むＭＯＳＦＥＴが前記ドリフト層に複数配置される活性領域に、前記ドリフト層と接続して設けられ、前記ソース電極とショットキ接続する第１導電型の第１離間領域と、
    　前記活性領域に設けられ、平面視において前記ウェル領域が有する第１の幅よりも大きい領域にわたって形成され、前記ソース電極と前記ドリフト層との接続を遮断する領域を有した、サージ通電領域と
    　を備えた半導体装置。
  2. 　前記サージ通電領域の一端側と他端側とにそれぞれ隣接して設けられた２つの前記第１離間領域の間の離間距離は、前記サージ通電領域の外側の前記活性領域において互いに隣り合う２つの前記第１離間領域の間の離間距離よりも大きい、
    　請求項１に記載の半導体装置。
  3. 　前記サージ通電領域は、平面視において前記ソース電極に覆われる位置に設けられる、
    　請求項１または請求項２に記載の半導体装置。
  4. 　前記サージ通電領域には、前記第１離間領域が形成されない、
    　請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 　平面視における前記サージ通電領域の面積の総和は、平面視における前記半導体装置全体の面積の１０％以下である、
    　請求項１から請求項４のいずれか１項に記載の半導体装置。
  6. 　前記サージ通電領域は複数形成され、
    　任意の２つの前記サージ通電領域の間の離間距離は、前記サージ通電領域の一端側と他端側とにそれぞれ隣接して設けられた２つの前記第１離間領域の間の離間距離の１０倍以上である、
    　請求項１から請求項５のいずれか１項に記載の半導体装置。
  7. 　前記サージ通電領域は複数形成され、
    　前記サージ通電領域は平面視において前記半導体装置の少なくとも一方向に周期的または等間隔に設けられる、
    　請求項１から請求項５のいずれか１項に記載の半導体装置。
  8. 　前記ゲート電極は、平面視において前記サージ通電領域の内側および外側で連続して形成されている、
    　請求項１から請求項７のいずれか１項に記載の半導体装置。
  9. 　前記ゲート電極は、平面視において前記サージ通電領域には設けられない、
    　請求項１から請求項７のいずれか１項に記載の半導体装置。
  10. 　前記サージ通電領域は、
    　前記ソース電極と前記ドリフト層との接続を遮断する領域であり、前記第１の幅よりも大きい第２の幅を有する第２導電型の補助領域を少なくとも１つ以上備える、
    　請求項１から請求項９のいずれか１項に記載の半導体装置。
  11. 　前記補助領域は、前記層間絶縁膜を貫通する第２コンタクトホールにおいて、前記ソース電極と前記ドリフト層とを離隔させる、
    　請求項１０に記載の半導体装置。
  12. 　前記ソース電極は、
    　前記層間絶縁膜を貫通する第１コンタクトホールを介して前記ウェル領域、前記ソース領域、および前記第１離間領域とそれぞれ接続され、
    　前記層間絶縁膜を貫通する第２コンタクトホールを介して前記補助領域に接続され、前記ドリフト層には接続されない、
    　請求項１０または請求項１１に記載の半導体装置。
  13. 　前記サージ通電領域は、
    　前記補助領域または前記ウェル領域に隣接し、前記ドリフト層に接続され、前記ゲート絶縁膜を介して前記ゲート電極と対向する第１導電型の第２離間領域をさらに備え、
    　前記補助領域の表層には前記ソース領域が設けられ、前記ゲート絶縁膜および前記ゲート電極が形成されている、
    　請求項１０から請求項１２のいずれか１項に記載の半導体装置。
  14. 　前記サージ通電領域は、
    　前記補助領域または前記ウェル領域に隣接し、前記ドリフト層に接続され、前記ゲート絶縁膜を介して前記ゲート電極と対向する第１導電型の第２離間領域を有さない、
    　請求項１０から請求項１２のいずれか１項に記載の半導体装置。
  15. 　請求項１から１４のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    　前記主変換回路を制御するための制御信号を出力する制御回路と、
    　を備えた電力変換装置。
  16. 　前記制御回路は、前記半導体装置に還流電流が流れる場合、前記半導体装置が有する前記ゲート電極へオン電圧を印加するための前記制御信号を出力する、
    　請求項１５に記載の電力変換装置。
  17. 　前記主変換回路は前記半導体装置を複数有し、複数の前記半導体装置は互いに並列接続されている、
    請求項１５または請求項１６に記載の電力変換装置。
  18. 　前記主変換回路において並列接続されるすべてのスイッチング素子には前記半導体装置が用いられる、
    　請求項１５から請求項１７のいずれか１項に記載の電力変換装置。
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