WO2022249397A1 - 半導体装置及び電力変換装置 - Google Patents

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WO2022249397A1
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trench
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亘平 足立
裕 福井
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三菱電機株式会社
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    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide

Definitions

  • the present disclosure relates to semiconductor devices and power conversion devices.
  • switching devices such as IGBTs (Insulated Gate Bipolar Transistors) and MOSFETs (Metal Oxide Semiconductor Field Effect Transistors) are used as a means of switching on and off power supply to drive loads such as electric motors. It is
  • Vertical MOSFETs and vertical IGBTs with a vertical structure are often used for switching devices that are expected to be used as power semiconductor devices.
  • planar type MOSFETs and trench type (also called trench gate type) MOSFETs having different gate structures are known.
  • Patent Document 1 proposes a configuration in which the electric field applied to the gate insulating film at the bottom of the gate trench is relaxed by providing a protective diffusion layer such as a p-type electric field relaxation region so as to cover the bottom of the gate trench.
  • Patent Document 1 discloses a technique of mounting a sense cell for detecting overcurrent on the same semiconductor chip in order to suppress malfunctions in the device due to overcurrent due to surge during switching operation and overcurrent due to gate short circuit. is proposed.
  • the structure of the sense cell is similar to that of the main cell in the active region, and has a small-sized MOSFET region in which the influence of heat generation due to overcurrent is suppressed.
  • the main cell and the sense cell are mounted in the same chip, they are electrically separated because they require separate current paths.
  • the present disclosure has been made in view of the problems described above, and aims to provide a technique capable of reducing energy loss during switching operation.
  • a semiconductor device includes a main cell region and a sense cell region separated from each other, a first peripheral region adjacent to the main cell region between the main cell region and the sense cell region, and the main cell region.
  • the main cell region, the first peripheral region, the isolation region, the second peripheral region, and the sense cell region each include a first conductivity type drift layer.
  • Each of the main cell region and the sense cell region includes a second conductivity type body region provided on the drift layer, a first conductivity type source region provided on the body region, the body region and the a first trench penetrating through the source region and partially in contact with the drift layer; a gate electrode provided in the first trench via a gate insulating film; and a first trench provided at the bottom of the first trench. a two-conductivity-type first bottom protective layer; and a second-conductivity-type connection layer provided along at least a portion of a sidewall of the first trench and connecting the first bottom protective layer and the body region. Prepare more.
  • the main cell region further includes a source electrode connected to the source region.
  • the sense cell region further comprises a current sense electrode connected to the source region and separate from the source electrode.
  • the first peripheral region includes: a second trench provided above the drift layer and having a width wider than that of the first trench; and a second conductivity type second bottom protective layer provided on the bottom of the second trench. and further.
  • the second peripheral region includes a third trench provided above the drift layer and having a width wider than that of the first trench, and a third conductive type third bottom protective layer provided on the bottom of the third trench. and further. whether the second bottom protection layer is electrically connected to the source electrode or the third bottom protection layer is electrically connected to the current sense electrode; the second bottom protection layer and the third bottom A protective layer is electrically connected to the source electrode and the current sense electrode, respectively.
  • the second bottom protective layer is electrically connected to the source electrode, or the third bottom protective layer is electrically connected to the current sense electrode, the second bottom protective layer and the third bottom A protective layer is electrically connected to the source electrode and the current sense electrode, respectively.
  • energy loss during switching operation can be reduced.
  • FIG. 1 is a schematic plan view showing the configuration of a semiconductor device according to a first embodiment
  • FIG. 1 is a schematic cross-sectional view showing the configuration of a semiconductor device according to a first embodiment
  • FIG. 3 is a schematic cross-sectional view showing the configuration of a semiconductor device according to Modification 1
  • FIG. 11 is a schematic cross-sectional view showing the configuration of a semiconductor device according to Modification 2
  • FIG. 11 is a schematic cross-sectional view showing the configuration of a semiconductor device according to Modification 3;
  • FIG. 11 is a schematic cross-sectional view showing the configuration of a semiconductor device according to Modification 3; 3A to 3C are schematic cross-sectional views showing the method for manufacturing the semiconductor device according to the first embodiment; 3A to 3C are schematic cross-sectional views showing the method for manufacturing the semiconductor device according to the first embodiment; 3A to 3C are schematic cross-sectional views showing the method for manufacturing the semiconductor device according to the first embodiment; 3A to 3C are schematic cross-sectional views showing the method for manufacturing the semiconductor device according to the first embodiment; 3A to 3C are schematic cross-sectional views showing the method for manufacturing the semiconductor device according to the first embodiment; 3A to 3C are schematic cross-sectional views showing the method for manufacturing the semiconductor device according to the first embodiment; 3A to 3C are schematic cross-sectional views showing the method for manufacturing the semiconductor device according to the first embodiment; 3A to 3C are schematic cross-sectional views showing the method for manufacturing the semiconductor device according to the first embodiment; 3A to 3C are schematic cross-sectional views showing the method for manufacturing the semiconductor device
  • FIG. 10 is a schematic plan view showing the configuration of a semiconductor device according to a second embodiment
  • FIG. 5 is a schematic cross-sectional view showing the configuration of a semiconductor device according to a second embodiment
  • FIG. 11 is a schematic plan view showing the configuration of a semiconductor device according to a third embodiment
  • FIG. 10 is a schematic cross-sectional view showing the configuration of a semiconductor device according to a third embodiment
  • FIG. 11 is a schematic plan view showing the configuration of a semiconductor device according to a fourth embodiment
  • FIG. 11 is a schematic cross-sectional view showing the configuration of a semiconductor device according to a fourth embodiment
  • FIG. 11 is a schematic diagram showing the configuration of a power converter diagram according to Embodiment 5;
  • a portion having a lower density than another portion means, for example, that the average density of the certain portion is lower than the average density of the other portion.
  • the first conductivity type is n-type and the second conductivity type is p-type, but the first conductivity type may be p-type and the second conductivity type may be n-type. .
  • FIG. 1 is a schematic plan view showing the configuration of the semiconductor device according to the first embodiment
  • FIG. 2 is a schematic cross-sectional view taken along line XX of FIG.
  • the semiconductor device according to the first embodiment will be described as a trench MOSFET containing silicon carbide (SiC).
  • the MOSFET according to the first embodiment includes a main cell region (also referred to as a MOSFET region), a sense cell region, a first peripheral region A, and a second peripheral region. and a separation region.
  • the main cell area and the sense cell area are separated from each other.
  • the peripheral region A is adjacent to the main cell region between the main cell region and the sense cell region.
  • the peripheral region B is adjacent to the sense cell region between the main cell region and the sense cell region.
  • the isolation area is located at the boundary between the peripheral area A and the peripheral area B, and separates the peripheral area A and the peripheral area B from each other.
  • the MOSFET according to the first embodiment includes an epitaxial substrate including an n-type SiC substrate 1 and an n-type SiC epitaxial layer (semiconductor layer) grown thereon.
  • a base region 3 which is a p-type body region, an n-type source region 4 and a p-type well contact layer 11 are provided above the epitaxial layer of the main cell region.
  • Drift layer 2 is an n-type region below base region 3 in the epitaxial substrate, and is included in at least one of SiC substrate 1 and the epitaxial layer.
  • the main cell region includes SiC substrate 1 , drift layer 2 , base region 3 , source region 4 and well contact layer 11 .
  • the well contact layer 11 has a p-type impurity concentration higher than that of the base region 3 .
  • the depth of well contact layer 11 is the same as or deeper than source region 4 , and well contact layer 11 is in contact with base region 3 .
  • Well contact layer 11 is selectively (partially) provided in source region 4 and surrounded by source region 4 in plan view, as shown in FIG. In FIG. 1, the shape of the well contact layer 11 in plan view is dot-like, but it may be stripe-like.
  • the main cell region includes a bottom protective layer 5 as a first bottom protective layer, a gate oxide film 6 as a gate insulating film, a trench 7 as a first trench, and a polycrystalline silicon layer as a gate electrode. It includes a silicon electrode 8 , a sidewall connection layer 9 as a connection layer, an interlayer oxide film 10 , a source electrode 13 and a drain electrode 14 .
  • the trench 7 penetrates the base region 3 and the source region 4 to reach the drift layer 2 and is partially in contact with the drift layer 2 .
  • a gate oxide film 6 is provided to cover the sidewalls and bottom of the trench 7 , and the polysilicon electrode 8 is embedded in the trench 7 via the gate oxide film 6 .
  • the gate electrode is not limited to the polysilicon electrode 8, and may be a metal electrode.
  • a polysilicon electrode 8 embedded in the trench 7 is electrically connected to a gate pad (not shown) of the MOSFET.
  • the electrical connection between the first component and the second component means that the first component and the second component are not insulated.
  • a p-type bottom protection layer 5 is provided at the bottom of the trench 7 .
  • the bottom protective layer 5 may be provided on at least part of the bottom of the trench 7 .
  • the bottom protective layer 5 may be provided, for example, periodically in the longitudinal direction of the trench 7 (the depth direction in FIG. 2), or may be provided on half of the bottom of the trench 7 in a cross section intersecting the longitudinal direction. Further, the bottom protective layer 5 may be provided on the entire bottom of the trench 7 , or may be provided on the bottom of the trench 7 so as to protrude into the drift layer 2 .
  • a p-type sidewall connection layer 9 is provided along at least part of the sidewall of the trench 7 .
  • the sidewall connection layer 9 may be provided only on one sidewall of the trench 7 or may be provided on both sidewalls.
  • Sidewall connection layer 9 connects bottom protective layer 5 and base region 3 .
  • the sidewall connection layers 9 may be arranged with any period along the longitudinal direction of the trenches 7 .
  • the interlayer oxide film 10 is provided on the upper surface of the epitaxial layer and covers the polysilicon electrode 8 .
  • Contact holes reaching the source region 4 and the base region 3 are provided in the interlayer oxide film 10, and low-resistance ohmic electrodes (not shown) are provided in the contact holes.
  • the source electrode 13 is connected to the source region 4 and well contact layer 11 in the main cell region.
  • source electrode 13 has a portion on interlayer oxide film 10 and an ohmic electrode in the contact hole of interlayer oxide film 10 .
  • the drain electrode 14 is provided on the lower surface of the SiC substrate 1 and is made of an electrode material such as an aluminum (Al) alloy.
  • the polysilicon electrodes 8 are arranged in a stripe shape in plan view. In the main cell area, the polysilicon electrode 8 and its peripheral portion function as a MOSFET.
  • the surface of the SiC substrate 1 is a plane angled at 4° with respect to the (0001) plane, which is the c-plane of the SiC crystal. This is for growing a crystal having a desired crystal structure in a SiC crystal having crystal polymorphism.
  • no atomic layer step occurs at the interface between the gate oxide film 6 and SiC. A layer step occurs.
  • this atomic layer step affects the amount of the interface state, and the gate withstand voltage is higher in the configuration in which the trench 7 is arranged parallel to the off-angle. For this reason, it is desirable that the striped trenches 7 forming the main cell region are arranged parallel to the off-angle.
  • the above-described side wall connection layer 9 can be arranged intensively on the surface having many interface states or all over the surface to suppress the decrease in the gate breakdown voltage. is possible.
  • the thickness of the side portions and the thickness of the bottom portion of the gate oxide film 6 shown in FIG. may be thicker than the thickness of the gate oxide film 6 in contact with the side of the . Only the portion in contact with the side of the polysilicon electrode 8 actually functions as the gate oxide film 6 for the operation of the MOSFET, and the portion in contact with the bottom does not contribute to the operation of the MOSFET. In addition, the electric field tends to concentrate on the bottom of the trench 7, and the gate oxide film 6 tends to become defective. Therefore, in addition to providing the bottom protective layer 5, the electric field applied to the gate oxide film 6 is further reduced by making the portion of the gate oxide film 6 in contact with the bottom of the polysilicon electrode 8 thicker than the other portions. can be mitigated.
  • the sense cell region has the same configuration as the main cell region, and is provided on the same semiconductor chip as the main cell region.
  • a sense cell region includes a SiC substrate 1, a drift layer 2, a base region 3, a source region 4, a bottom protective layer 5, a gate oxide film 6, a trench 7, a polysilicon electrode 8, and a sidewall connection layer 9. , an interlayer oxide film 10 , a well contact layer 11 and a drain electrode 14 .
  • the sense cell region includes a current sense electrode 13a instead of the source electrode 13.
  • the current sense electrode 13a is an individual electrode electrically isolated from the source electrode 13 and connected to the source region 4 and the well contact layer 11 in the sense cell region.
  • current sense electrode 13a has a portion on interlayer oxide film 10 and an ohmic electrode (not shown) in a contact hole of interlayer oxide film 10.
  • the sense cell area has a smaller area than the main cell area, and the amount of current that can flow is smaller than that of the main cell area.
  • the sense cell region since the sense cell region has the same structure as the main cell region, there is a certain correlation between the current flowing through the sense region and the current flowing through the main cell region. Therefore, a large current flowing through the main cell region can be detected based on a small current flowing through the sense region.
  • the current flowing in the main cell region is detected based on the signal of the minute current flowing in the current sense electrode 13a in the sense cell region, and the operation of the MOSFET is suppressed when the detected current is equal to or higher than the threshold. According to such a configuration, when an overcurrent flows in the main cell region, it is possible to suppress problems that occur in the main cell region due to heat generation due to the size of the area and the large amount of current.
  • a peripheral region A adjacent to the main cell region includes a SiC substrate 1, a drift layer 2, a bottom protective layer 5a as a second bottom protective layer, a gate oxide film 6, a trench 7a as a second trench, a capacitor An electrode 8a, an interlayer oxide film 10, a field insulating film 12 and a drain electrode 14 are provided.
  • the width of the peripheral region A is, for example, 5 ⁇ m to 100 ⁇ m.
  • the trench 7 a passes through the base region 3 and the source region 4 like the trench 7 and is provided above the drift layer 2 .
  • the width of trench 7a is wider than the width of trenches 7 in the main cell region and the sense cell region.
  • the p-type bottom protection layer 5a is provided on the bottom of the trench 7a and electrically connected to the source electrode 13. As shown in FIG. In Embodiment 1, the bottom protection layer 5 a is connected to the source electrode 13 via the sidewall connection layer 9 , the base region 3 and the well contact layer 11 .
  • the gate oxide film 6 and the field insulating film 12 are selectively provided on the bottom protection layer 5a.
  • Capacitor electrode 8 a is provided on gate oxide film 6 .
  • the capacitor electrode 8a is part of the polysilicon electrode 8 and is connected to the polysilicon electrode 8 in the trench 7 in the main cell region.
  • the interlayer oxide film 10 covers the gate oxide film 6, the field insulating film 12 and the capacitor electrode 8a.
  • the peripheral region B includes the SiC substrate 1, the drift layer 2, the bottom protective layer 5b that is the third bottom protective layer, the gate oxide film 6, the trench 7b that is the third trench, and the capacitor electrode. 8 b , an interlayer oxide film 10 , a field insulating film 12 and a drain electrode 14 .
  • the width of the peripheral region B is, for example, 5 ⁇ m to 100 ⁇ m.
  • the trench 7 b penetrates the base region 3 and the source region 4 like the trench 7 and is provided above the drift layer 2 .
  • the width of the trench 7b is wider than the width of the trenches 7 in the main cell region and the sense cell region.
  • the p-type bottom protective layer 5b is provided at the bottom of the trench 7b and electrically connected to the current sense electrode 13a.
  • the bottom protection layer 5b is connected to the current sense electrode 13a via the sidewall connection layer 9, the base region 3, and the well contact layer 11. As shown in FIG.
  • the gate oxide film 6 and the field insulating film 12 are selectively provided on the bottom protection layer 5b.
  • Capacitor electrode 8 b is provided on gate oxide film 6 .
  • the capacitance electrode 8b is a part of the polysilicon electrode 8 and is connected to the polysilicon electrode 8 within the trench 7 in the sense cell region.
  • the capacitive electrodes 8a and 8b may be common electrodes connected to metal electrodes (not shown) of the same potential located at both ends in the horizontal direction or the depth direction of FIG.
  • the interlayer oxide film 10 covers the gate oxide film 6, the field insulating film 12 and the capacitor electrode 8b.
  • the bottom protective layer 5a is electrically connected to the source electrode 13, and the bottom protective layer 5b is electrically connected to the current sense electrode 13a.
  • the withstand voltage of the MOSFET depends on the depth of the trench. Therefore, it is desirable that the depth of the trench 7a in the peripheral region A, the depth of the trench 7b in the peripheral region B, the depth of the trench 7 in the main cell region, and the depth of the trench 7 in the sense cell region are the same. With such a configuration, the breakdown voltage can be increased. If the trenches have different depths, the bottom protective layer 5a of the peripheral region A, the bottom protective layer 5b of the peripheral region B, the bottom protective layer 5 of the main cell region, and the bottom protective layer 5 of the sense cell region. It is desirable that formation conditions such as impurity concentration and depth be changed.
  • the isolation region comprises SiC substrate 1 , drift layer 2 , base region 3 , source region 4 , gate oxide film 6 , interlayer oxide film 10 , field insulating film 12 and drain electrode 14 .
  • a mesa 70 is provided between the peripheral area A and the peripheral area B. As shown in FIG. In Embodiment 1, mesa 70 includes drift layer 2 , base region 3 , and source region 4 . According to the configuration in which the mesa 70 includes the base region 3 as in the first embodiment, it is possible to suppress a decrease in breakdown voltage around the isolation region and an increase in the oxide film electric field. Although the mesa 70 includes the source region 4 in the first embodiment, it may not include the source region 4 . In the isolation region, instead of the mesa 70, a trench for electrically isolating the bottom protective layers 5a and 5b may be provided, or an insulating layer may be provided in the trench.
  • a mesa 70 separates the region between the trench 7a and the trench 7b.
  • the bottom protective layers 5a, 5b are also separated by a mesa 70.
  • the width of the mesa 70 is preferably less than or equal to the width of the mesa between the trenches 7 in the main cell region and less than or equal to the width of the mesa between the trenches 7 in the sense cell region. That is, the width of the mesa 70 is preferably less than or equal to the width of the mesa in the main cell region and less than or equal to the width of the mesa in the sense cell region.
  • the width of the mesa 70 is, for example, 1 ⁇ m to 5 ⁇ m, although it also depends on the width between the trenches 7 . According to such a configuration, it is possible to suppress a decrease in breakdown voltage of the entire MOSFET.
  • a field insulating film 12, a gate oxide film 6, and an interlayer oxide film 10 are provided on the mesa 70 in this order.
  • the capacitor electrodes 8a and 8b in the peripheral regions A and B may be provided so as to protrude into the isolation region.
  • the sidewall connection layer 9 may be provided only on one sidewall of the trench 7 . If it is provided only on one side wall, one of the bottom protective layers 5a and 5b does not have to be connected to the side wall connection layer 9.
  • the bottom protective layer 5a may not be electrically connected to the source electrode 13, but the bottom protective layer 5b may be electrically connected to the current sense electrode 13a (not shown). Even with these configurations, energy loss during switching operation can be reduced to some extent.
  • the bottom protective layer 5b which is not connected to the side wall connection layer 9, is extended in the in-plane direction so that it is connected to the bottom protective layer 5 in the sense cell region connected to the side wall connection layer 9.
  • bottom protective layer 5a not connected to sidewall connection layer 9 extends in the in-plane direction and is connected to bottom protective layer 5 in the main cell region connected to sidewall connection layer 9.
  • an impurity region 21 (a region indicated by a dotted line in FIG. 3), which is in contact with one side wall of the trench 7 where the side wall connection layer 9 is not provided and has a higher n-type impurity concentration than the drift layer 2, is the main region. It may be provided in at least one of the cell region and the sense region. With such a configuration, the on-resistance of at least one of the main cell region and the sense region can be reduced.
  • the capacitive electrodes 8a and 8b are spaced apart in the isolation region, but this is not the only option.
  • the capacitor electrodes 8a and 8b may be extended to the isolation region and connected to each other.
  • a p-type low-resistance layer 11a or an n-type low-resistance layer 4a which is in contact with the bottom protective layer 5a in the peripheral region A and has a lower resistance than the bottom protective layer 5a, may be provided.
  • a p-type low-resistance layer 11b or an n-type low-resistance layer 4b which is in contact with the bottom protective layer 5b in the peripheral region B and has a resistance lower than that of the bottom protective layer 5b, may be provided.
  • the low-resistance layers 11a and 11b may be high-concentration impurity layers similar to the well contact layer 11 as long as the impurity concentration is higher than that of the bottom protection layers 5a and 5b. High-concentration impurity layers having different thickness profiles may also be used.
  • the low-resistance layers 4a and 4b may be high-concentration impurity layers similar to the source region 4 as long as the impurity concentration is higher than that of the bottom protective layers 5a and 5b. may be high-concentration impurity layers with different values.
  • the sheet resistance of the path through which the displacement current flows in the bottom of the trench 7a in the peripheral region A can be reduced. can reduce the voltage generated by the influence of
  • the sheet resistance of the path through which the displacement current flows in the bottom of the trench 7b in the peripheral region B can be reduced. , the voltage generated by the influence of the displacement current can be reduced.
  • an epitaxial layer is formed on the SiC substrate 1 .
  • a low-resistance n-type SiC substrate 1 having a 4H polytype is prepared, and an epitaxial layer that will become an n-type drift layer 2 is formed thereon by chemical vapor deposition (CVD). grow epitaxially.
  • the n-type impurity concentration of the drift layer 2 is, for example, 1 ⁇ 10 14 cm ⁇ 3 to 1 ⁇ 10 17 cm ⁇ 3 and its thickness is, for example, 5 to 200 ⁇ m.
  • a base region 3 and a source region 4 are formed by ion-implanting a predetermined dopant into the upper surface of the epitaxial layer.
  • the base region 3 is formed by ion implantation of p-type impurities.
  • the depth of ion implantation of the p-type impurity is within the range not exceeding the thickness of the epitaxial layer, for example, about 0.5 to 3 ⁇ m.
  • the ion-implanted p-type impurity concentration is set higher than the n-type impurity concentration of the epitaxial layer.
  • the p-type impurity concentration of the base region 3 is, for example, 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 20 cm ⁇ 3 .
  • a region of the epitaxial layer deeper than the implantation depth of the p-type impurity ions remains as the n-type drift layer 2 .
  • Base region 3 may be formed by p-type epitaxial growth.
  • the impurity concentration and thickness of the base region 3 in that case are the same as those in the case of forming by ion implantation.
  • the source region 4 is formed by implanting n-type impurity ions into the upper surface of the base region 3 .
  • the depth of ion implantation of the n-type impurity is made shallower than the thickness of the base region 3 .
  • the concentration of the n-type impurity to be ion-implanted is made equal to or higher than the p-type impurity concentration of the base region 3 .
  • the n-type impurity concentration of the source region 4 is, for example, 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the order of ion implantation for forming the p-type and n-type regions need not be as described above as long as the structure shown in FIG. 2 is finally obtained.
  • a p-type well contact layer 11 is then formed by ion implantation into the source region 4 (see FIG. 7).
  • the p-type impurity concentration of the well contact layer 11 is, for example, 1 ⁇ 10 19 cm ⁇ 3 to 1 ⁇ 10 22 cm ⁇ 3 or less.
  • the thickness of the well contact layer 11 is formed to be equal to or greater than the thickness of the source region 4 so that the well contact layer 11 is reliably brought into contact with the base region 3 .
  • a silicon oxide film 15 is deposited on the upper surface of the epitaxial layer to a thickness of about 1 to 3 ⁇ m, and an etching mask 16 made of a resist material is formed thereon (see FIG. 8).
  • the etching mask 16 is formed into a pattern with openings in the forming regions of the trenches 7, 7a and 7b using a photolithographic technique.
  • RIE reactive ion etching
  • RIE is performed using the patterned silicon oxide film 15 as a mask to form trenches 7, 7a and 7b that penetrate the source region 4 and the base region 3 and reach the drift layer 2 (see FIG. 9).
  • the depths of the trenches 7, 7a and 7b are equal to or greater than the depth of the base region 3, and their thicknesses are, for example, about 1.0 to 6.0 ⁇ m.
  • an implantation mask is formed in a pattern in which at least part of the trenches 7, 7a and 7b are opened, and ion implantation is performed using this as a mask to form p-type bottom protective layers 5, 5a and 5b on the bottom of the trench 7.
  • the p-type impurity concentration of the bottom protective layers 5, 5a, 5b is, for example, 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 and their thickness is, for example, 0.1 to 2.0 ⁇ m. .
  • the impurity concentration of the bottom protective layers 5, 5a, 5b is determined based on the electric field applied to the gate oxide film 6 when a rated voltage is applied between the drain and source of the MOSFET.
  • the silicon oxide film 15, which is an etching mask for forming the trenches 7, 7a and 7b, may be used as the implantation mask for the bottom protection layers 5, 5a and 5b. In this case, simplification of the manufacturing process and cost reduction can be achieved.
  • the silicon oxide film 15 is used as an implantation mask for the bottom protective layers 5, 5a, 5b, the silicon oxide film 15 is formed so that a certain thickness of the silicon oxide film 15 remains after the trenches 7, 7a, 7b are formed. 15 thickness and etching conditions need to be adjusted. Since the bottom protective layer 5 forms a pn junction with the drift layer 2 , like the pn junction between the base region 3 and the drift layer 2 it can also be used as a diode.
  • p-type impurity ions are implanted obliquely into the side walls of the trenches 7, 7a and 7b using an implantation mask 17 having openings at arbitrary pitches in the depth direction of the cross section.
  • sidewall connection layers 9 are formed (see FIG. 11).
  • the drift layer 2 and the like in the isolation region are covered with an implantation mask 17 so that the sidewall connection layer 9 is not formed in the isolation region.
  • the sidewall connection layer 9 has a p-type impurity concentration of, eg, 1 ⁇ 10 17 cm ⁇ 3 to 1 ⁇ 10 19 cm ⁇ 3 and a thickness of, eg, 0.1 to 2.0 ⁇ m.
  • the sidewall connection layer 9 may be formed by ion implantation from the surface of the epitaxial layer using a mask (not shown). In this case, it is desirable to perform ion implantation before opening the trenches 7, 7a and 7b.
  • concentration and thickness of sidewall connection layer 9 when using ion implantation from the epitaxial layer surface are similar to those when using ion implantation from the sidewalls of trenches 7, 7a, 7b.
  • the order of forming the n-type and p-type layers and regions formed in the drift layer 2 is not particularly limited.
  • the n-type impurity may be, for example, nitrogen (N) or phosphorus (P), and the p-type impurity may be, for example, aluminum (Al) or boron (B).
  • annealing is performed using a heat treatment apparatus to activate the impurities ion-implanted so far.
  • This annealing is performed in an inert gas atmosphere such as argon (Ar) gas or in vacuum at a temperature of 1300 to 1900° C. for a processing time of 30 seconds to 1 hour.
  • a silicon oxide film is formed on the entire upper surface of the epitaxial layer including the inner surfaces of the trenches 7 .
  • This silicon oxide film may be formed by thermally oxidizing the upper surface of the epitaxial layer, or may be deposited on the epitaxial layer.
  • a polysilicon film is deposited on the silicon oxide film by low pressure CVD, and the silicon oxide film and the polysilicon film are patterned or etched back to form a gate oxide film 6, a polysilicon electrode 8 and a capacitor electrode 8a, 8b (see FIG. 12).
  • an interlayer oxide film is formed on the entire upper surface of the structure thus far formed by the low pressure CVD method. cover the By patterning the interlayer oxide film, an interlayer oxide film 10 having contact holes reaching the base region 3 and the source region 4 is formed (see FIG. 13).
  • an ohmic electrode (not shown) is formed on the epitaxial layer exposed at the bottom of the contact hole of the interlayer oxide film 10 .
  • a metal film containing nickel (Ni) as a main component is formed on the entire upper surface of the structure formed so far, and heat treatment is performed at 600 to 1100° C. to react the metal film with the silicon carbide of the epitaxial layer.
  • a silicide film is formed as an ohmic electrode.
  • the unreacted metal film remaining on the interlayer oxide film 10 or the like is removed by wet etching using nitric acid, sulfuric acid, hydrochloric acid, or a mixture thereof with hydrogen peroxide water.
  • the heat treatment may be performed again. In this case, by performing the heat treatment at a higher temperature than the previous heat treatment, an ohmic contact with a lower contact resistance is formed. At this time, if the interlayer oxide film 10 is too thin, a reaction between the polysilicon electrode 8 and the metal film will occur, so it is desirable that the interlayer oxide film 10 has a sufficient thickness.
  • the source electrode 13 and the current sense electrode 13a are formed on the interlayer oxide film 10 and in the contact hole.
  • the drain electrode 14 is formed by depositing an electrode material such as Al alloy on the lower surface of the SiC substrate 1 .
  • the MOSFET according to the first embodiment shown in FIGS. 1 and 2 is obtained.
  • bottom protective layer 5a is electrically connected to source electrode 13
  • bottom protective layer 5b is electrically connected to current sense electrode 13a.
  • the MOSFET in which the drift layer 2 and the SiC substrate 1 (buffer layer) have the same conductivity type is described, but in the above configuration, the drift layer 2 and the SiC substrate 1 have different conductivity types. It is also applicable to IGBTs.
  • the SiC substrate 1 is of p-type, it becomes an IGBT.
  • the source region 4 and source electrode 13 of the MOSFET correspond to the emitter region and emitter electrode of the IGBT, respectively, and the drain electrode 14 of the MOSFET corresponds to the collector electrode.
  • a semiconductor device containing SiC which is one of wide bandgap semiconductors, has been described, but the above configuration is applicable to other wide bandgap semiconductors such as gallium nitride (GaN)-based materials and diamond. It can also be applied to a semiconductor device including Reduction of energy loss during the switching operation described above is particularly effective in a semiconductor device including a wide bandgap semiconductor capable of using high voltage.
  • GaN gallium nitride
  • FIG. 14 is a schematic plan view showing the configuration of the semiconductor device according to the second embodiment
  • FIG. 15 is a schematic cross-sectional view taken along line XX of FIG.
  • both ends of the well contact layer 11 in the sense cell region are positioned outside both ends of the contact hole 10a adjacent to the well contact layer 11 in any cross section. is different from the first embodiment.
  • contact hole 10a in interlayer oxide film 10 in the sense cell region has a cross section in which contact hole 10a is not in contact with source region 4 but is in contact with well contact layer 11.
  • FIG. 11 Such a wide well contact layer 11 can be formed by changing the photolithography mask pattern used in forming the well contact layer 11 from that of the first embodiment.
  • the static electricity resistance is an amount indicating the resistance to the voltage applied to the gate oxide film 6 when static electricity is generated. is inversely proportional to Therefore, in order to increase the electrostatic resistance of the sense cell region, the voltage applied to the gate oxide film 6 should be reduced by increasing the capacitance between the gate and the current sense electrode.
  • contact hole 10a in interlayer oxide film 10 in the sense cell region is configured to partially have a cross section in contact with well contact layer 11 without contacting source region 4. .
  • a current can be detected in the cross section where the contact hole 10a is in contact with the source region 4.
  • the capacitance between the gate and the current sense electrode can be increased.
  • the electrostatic resistance of the sense cell region can be increased, and the area of the portion through which the current flows can be reduced in the sense cell region.
  • the well contact layer 11 having a wide width as described above may be provided for any contact hole 10a of any cross section.
  • the well contact layer 11 may be provided over the entire bottom surface of at least one contact hole 10a, or the well contact layer 11 may be provided over the entire bottom surface of the contact holes 10a at regular intervals.
  • the entire source region 4 may be replaced with the well contact layer 11 , or the well contact layer 11 may be formed at the bottom of the trench 7 in contact with the source region 4 .
  • both ends of well contact layer 11 in the sense cell region are located outside both ends of contact hole 10a adjacent to well contact layer 11 in any cross section. .
  • the static electricity resistance of the sense cell region can be increased, and the area of the portion through which the current flows can be reduced in the sense cell region.
  • FIG. 16 is a schematic plan view showing the configuration of the semiconductor device according to the third embodiment
  • FIG. 17 is a schematic cross-sectional view taken along line XX of FIG.
  • the capacitive electrode 8b is provided on the bottom protective layer 5b in the peripheral region B via the gate oxide film 6, which is an insulating film, the capacitive electrode 8b and the bottom protective layer 5b form a capacitor. ing.
  • the capacitive electrode 8b is connected to the polysilicon electrode 8 which is the gate electrode, and the bottom protective layer 5b is electrically connected to the current sense electrode 13a. It is possible to increase the capacitance area between the gate and the current sense electrode.
  • a capacitor is formed by the capacitive electrode 8b and the bottom protective layer 5b in part of the sense cell region.
  • field insulating film 12 separates capacitive electrode 8b from bottom protective layer 5b, so that a capacitor is not substantially formed.
  • the capacitance of the sense cell region can be increased by the capacitor formed by the capacitive electrode 8b and the bottom protective layer 5b, the effect is relatively small because the capacitor is formed only in a part of the sense cell region. small.
  • the field insulating film 12 is provided only in the portion adjacent to the isolation region, and the capacitor electrode 8b extends to the portion adjacent to the isolation region. It is As a result, a capacitor is also formed in the peripheral region B by the capacitive electrode 8b and the bottom protection layer 5b, so that the static electricity resistance of the sense cell region can be increased, and the area of the portion through which current flows can be reduced in the sense cell region. can.
  • the semiconductor device according to the third embodiment as described above can be formed by changing the photolithographic mask pattern used in forming the capacitor electrode 8b and the field insulating film 12 from that of the first embodiment. Also, since various shapes can be used for the shape of the capacitor when viewed from above, the shape of the capacitor when viewed from above does not have to be a stripe shape as shown in FIG.
  • a capacitor can be formed in the peripheral region B by the capacitive electrode 8b and the bottom protection layer 5b. With such a configuration, the static electricity resistance of the sense cell region can be increased, and the area of the portion through which the current flows can be reduced in the sense cell region.
  • FIG. 18 is a schematic plan view showing the configuration of a semiconductor device according to the fourth embodiment
  • FIG. 19 is a schematic cross-sectional view taken along line XX of FIG.
  • the bottom protection layers 5a and 5b of the peripheral regions A and B are connected to the source electrode 13 and the current sense electrode 13a through the sidewall connection layers 9, respectively.
  • the distance between the bottom protection layers 5a and 5b and the side wall connection layer 9 becomes relatively long, so the displacement current path during switching becomes long, resulting in displacement.
  • the high voltage generated by the current can cause the device to malfunction.
  • connection electrodes 18a and 18b are provided in the peripheral regions A and B, respectively.
  • ohmic electrodes are provided in contact holes provided in the interlayer oxide film 10 and the field insulating film 12 in the peripheral regions A and B.
  • the connection electrodes 18a and 18b have the ohmic electrodes and are provided on the bottom protective layers 5a and 5b, respectively.
  • the connection electrodes 18a and 18b are connected to the source electrode 13 and the current sense electrode 13a, respectively.
  • connection electrode 18a connects the bottom protective layer 5a and the source electrode 13
  • connection electrode 18a connects the bottom protective layer 5b and the current sense electrode 13a
  • connection electrodes 18a and 18b can be formed by changing the photolithography mask pattern used when forming the interlayer oxide film 10 from that of the first embodiment. Further, since various shapes can be used for the shape of the connection electrodes 18a and 18b when viewed from the top, the shape of the connection electrodes 18a and 18b when viewed from the top does not have to be an island shape as shown in FIG. For example, it may be striped. Moreover, although both connection electrodes 18a and 18b are provided in the above description, only one of the connection electrodes 18a and 18b may be provided.
  • connection electrodes 18a and 18b can suppress the generation of high voltage due to the displacement current in the peripheral regions A and B, so that the reliability of the device can be improved. .
  • the fifth embodiment applies the semiconductor devices according to the first to fourth embodiments described above to a power converter.
  • the present disclosure is not limited to a specific power converter, a case where the present disclosure is applied to a three-phase inverter will be described below as a fifth embodiment.
  • FIG. 20 is a block diagram showing the configuration of a power conversion system to which the power converter according to Embodiment 5 is applied.
  • the power conversion system shown in FIG. 20 is composed of a power supply 100, a power converter 200, and a load 300.
  • the power supply 100 is a DC power supply and supplies DC power to the power converter 200 .
  • the power supply 100 can be composed of various things, for example, it can be composed of a DC system, a solar battery, a storage battery, or it can be composed of a rectifier circuit or an AC/DC converter connected to an AC system. good too.
  • the power supply 100 may be configured by a DC/DC converter that converts DC power output from the DC system into predetermined power.
  • the power conversion device 200 is a three-phase inverter connected between the power supply 100 and the load 300 , converts the DC power supplied from the power supply 100 into AC power, and supplies the AC power to the load 300 .
  • the power conversion device 200 includes a main conversion circuit 201 that converts DC power into AC power and outputs it, and a drive circuit 202 that outputs a drive signal for driving each switching element of the main conversion circuit 201. , and a control circuit 203 that outputs a control signal for controlling the drive circuit 202 to the drive circuit 202 .
  • the drive circuit 202 turns off each normally-off switching element by setting the voltage of the gate electrode and the voltage of the source electrode to the same potential.
  • the load 300 is a three-phase electric motor driven by AC power supplied from the power converter 200 .
  • the load 300 is not limited to a specific application, but is an electric motor mounted on various electrical equipment, such as a hybrid vehicle, an electric vehicle, a railway vehicle, an elevator, or an electric motor for air conditioning equipment.
  • the main conversion circuit 201 includes a switching element and a freewheeling diode (not shown). By switching the switching element, the DC power supplied from the power supply 100 is converted into AC power and supplied to the load 300 .
  • the main conversion circuit 201 according to the fifth embodiment is a two-level three-phase full bridge circuit, and has six switching elements and respective switching elements. can consist of six freewheeling diodes anti-paralleled to .
  • a semiconductor device manufactured by the semiconductor device manufacturing method according to any one of the first to fourth embodiments described above is applied to each switching element of the main conversion circuit 201 .
  • each upper and lower arm forms each phase (U phase, V phase, W phase) of the full bridge circuit.
  • Output terminals of the upper and lower arms, that is, three output terminals of the main conversion circuit 201 are connected to the load 300 .
  • the drive circuit 202 generates a drive signal for driving the switching element of the main converter circuit 201 and supplies it to the control electrode of the switching element of the main converter circuit 201 .
  • a drive signal for turning on the switching element and a drive signal for turning off the switching element are output to the control electrode of each switching element.
  • the driving signal is a voltage signal (ON signal) greater than the threshold voltage of the switching element, and when maintaining the switching element in the OFF state, the driving signal is a voltage lower than the threshold voltage of the switching element. signal (off signal).
  • the control circuit 203 controls the switching elements of the main conversion circuit 201 so that the desired power is supplied to the load 300 . Specifically, based on the power to be supplied to the load 300, the time (on time) during which each switching element of the main conversion circuit 201 should be in the ON state is calculated. For example, the main conversion circuit 201 can be controlled by PWM control that modulates the ON time of the switching element according to the voltage to be output. Then, a control command (control signal) is output to the drive circuit 202 so that an ON signal is output to the switching element that should be in the ON state at each time point, and an OFF signal is output to the switching element that should be in the OFF state. The drive circuit 202 outputs an ON signal or an OFF signal as a drive signal to the control electrode of each switching element according to this control signal.
  • the silicon carbide semiconductor devices according to Embodiments 1 to 4 are applied as the switching elements of main converter circuit 201, power with improved reliability of low loss and high-speed switching can be obtained.
  • a conversion device can be implemented.
  • the present disclosure is not limited to this, and can be applied to various power converters.
  • a two-level power conversion device is used, but a three-level or multi-level power conversion device may be used. You can apply it.
  • the present disclosure can be applied to a DC/DC converter or an AC/DC converter when power is supplied to a DC load or the like.
  • the power conversion device to which the present disclosure is applied is not limited to the case where the above-described load is an electric motor. It can also be used as a device, and can also be used as a power conditioner for a photovoltaic power generation system, an electric storage system, or the like.
  • 2 drift layer 3 base region, 4 source region, 4a, 4b, 11a, 11b low resistance layer, 5, 5a, 5b bottom protective layer, 6 gate oxide film, 7, 7a, 7b trench, 8 polysilicon electrode, 8a , 8b capacity electrode, 9 sidewall connection layer, 10a contact hole, 11 well contact layer, 13 source electrode, 13a current sense electrode, 21 impurity region, 70 mesa, 201 main conversion circuit, 202 drive circuit, 203 control circuit.

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Abstract

スイッチング動作時のエネルギー損失を低減可能な技術を提供することを目的とする。第１周辺領域は、第２トレンチの底部に設けられた第２導電型の第２底部保護層を備え、第２周辺領域は、第３トレンチの底部に設けられた第２導電型の第３底部保護層を備える。第２底部保護層がソース電極と電気的に接続されているか、第３底部保護層が電流センス電極と電気的に接続されているか、第２底部保護層及び第３底部保護層がソース電極及び電流センス電極とそれぞれ電気的に接続されている。

Description

半導体装置及び電力変換装置
　本開示は、半導体装置及び電力変換装置に関する。
　パワーエレクトロニクス機器では、電気モータ等の負荷を駆動するための電力供給の実行と停止とを切り替える手段として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）及びＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のスイッチングデバイスが使用されている。
　電力用半導体装置としての使用が想定されるスイッチングデバイスには、縦型構造の縦型ＭＯＳＦＥＴ及び縦型ＩＧＢＴが採用されることが多い。例えば縦型ＭＯＳＦＥＴとしては、ゲート構造が異なるプレーナ型及びトレンチ型（トレンチゲート型と呼ばれることもある）などのＭＯＳＦＥＴが知られている。
　ｎ型のドリフト層の活性領域に、溝部であるゲートトレンチが形成されたトレンチゲート型ＭＯＳＦＥＴでは、その構造上、オフ時にゲートトレンチ底部のゲート絶縁膜に高電界がかかり、当該ゲート絶縁膜に不具合が生じる可能性がある。この問題に対し、例えば特許文献１では、ゲートトレンチ底部を覆うようにｐ型の電界緩和領域などの保護拡散層を設けることで、ゲートトレンチ底部のゲート絶縁膜にかかる電界を緩和する構成が提案されている。
　また特許文献１では、スイッチング動作時のサージの過電流及びゲート短絡時の過電流によってデバイスに不具合が生じることを抑制するために、過電流を検出するためのセンスセルを同一半導体チップに搭載する技術が提案されている。センスセルの構造としては、活性領域のメインセルと同様の構造で、かつ過電流による発熱の影響が抑えられた小さなサイズのＭＯＳＦＥＴ領域を有する構造が用いられる。メインセルとセンスセルとは同一チップ内に搭載されるが、別々の電流経路が必要であるため、電気的に分離される。
特許第４５００６３９号公報
　特許文献１の技術では、メインセルとセンスセルとを電気的に分離するために、これらのセルの間にダミーとなるトレンチと、その底部の底部保護層とが設けられている。しかしながら、このような構造では、当該底部保護層が浮遊電位状態となるため、スイッチング動作時のエネルギー損失が大きくなるという課題がある。
　そこで、本開示は、上記のような問題点に鑑みてなされたものであり、スイッチング動作時のエネルギー損失を低減可能な技術を提供することを目的とする。
　本開示に係る半導体装置は、互いに離間されたメインセル領域及びセンスセル領域と、前記メインセル領域と前記センスセル領域との間で前記メインセル領域と隣接する第１周辺領域と、前記メインセル領域と前記センスセル領域との間で前記センスセル領域と隣接する第２周辺領域と、前記第１周辺領域と前記第２周辺領域とを分離する分離領域とを備える。前記メインセル領域、前記第１周辺領域、前記分離領域、前記第２周辺領域、及び、前記センスセル領域は、第１導電型のドリフト層を備える。前記メインセル領域及び前記センスセル領域のそれぞれは、前記ドリフト層上に設けられた第２導電型のボディ領域と、前記ボディ領域上に設けられた第１導電型のソース領域と、前記ボディ領域及び前記ソース領域を貫通し、前記ドリフト層と部分的に接する第１トレンチと、前記第１トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、前記第１トレンチの底部に設けられた第２導電型の第１底部保護層と、前記第１トレンチの側壁の少なくとも一部に沿って設けられ、前記第１底部保護層と前記ボディ領域とを接続する第２導電型の接続層とをさらに備える。前記メインセル領域は、前記ソース領域と接続されたソース電極をさらに備える。前記センスセル領域は、前記ソース領域と接続され、前記ソース電極とは別個の電流センス電極をさらに備える。前記第１周辺領域は、前記ドリフト層の上方に設けられ、前記第１トレンチよりも幅が広い第２トレンチと、前記第２トレンチの底部に設けられた第２導電型の第２底部保護層とをさらに備える。前記第２周辺領域は、前記ドリフト層の上方に設けられ、前記第１トレンチよりも幅が広い第３トレンチと、前記第３トレンチの底部に設けられた第２導電型の第３底部保護層とをさらに備える。前記第２底部保護層が前記ソース電極と電気的に接続されているか、前記第３底部保護層が前記電流センス電極と電気的に接続されているか、前記第２底部保護層及び前記第３底部保護層が前記ソース電極及び前記電流センス電極とそれぞれ電気的に接続されている。
　本開示によれば、第２底部保護層がソース電極と電気的に接続されているか、第３底部保護層が電流センス電極と電気的に接続されているか、第２底部保護層及び第３底部保護層がソース電極及び電流センス電極とそれぞれ電気的に接続されている。これにより、スイッチング動作時のエネルギー損失を低減することができる。
　本開示の目的、特徴、局面及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施の形態１に係る半導体装置の構成を示す平面模式図である。 実施の形態１に係る半導体装置の構成を示す断面模式図である。 変形例１に係る半導体装置の構成を示す断面模式図である。 変形例２に係る半導体装置の構成を示す断面模式図である。 変形例３に係る半導体装置の構成を示す断面模式図である。 変形例３に係る半導体装置の構成を示す断面模式図である。 実施の形態１に係る半導体装置の製造方法を示す断面模式図である。 実施の形態１に係る半導体装置の製造方法を示す断面模式図である。 実施の形態１に係る半導体装置の製造方法を示す断面模式図である。 実施の形態１に係る半導体装置の製造方法を示す断面模式図である。 実施の形態１に係る半導体装置の製造方法を示す断面模式図である。 実施の形態１に係る半導体装置の製造方法を示す断面模式図である。 実施の形態１に係る半導体装置の製造方法を示す断面模式図である。 実施の形態２に係る半導体装置の構成を示す平面模式図である。 実施の形態２に係る半導体装置の構成を示す断面模式図である。 実施の形態３に係る半導体装置の構成を示す平面模式図である。 実施の形態３に係る半導体装置の構成を示す断面模式図である。 実施の形態４に係る半導体装置の構成を示す平面模式図である。 実施の形態４に係る半導体装置の構成を示す断面模式図である。 実施の形態５に係る電力変換装置図の構成を示す模式図である。
　以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置及び方向は、実際の実施時の位置及び方向とは必ず一致しなくてもよい。また、ある部分が別部分よりも濃度が高いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも高いことを意味するものとする。逆に、ある部分が別部分よりも濃度が低いことは、例えば、ある部分の濃度の平均が、別部分の濃度の平均よりも低いことを意味するものとする。また、以下では第１導電型がｎ型であり、第２導電型がｐ型であるとして説明するが、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。
　＜実施の形態１＞
　図１は、本実施の形態１に係る半導体装置の構成を示す平面模式図であり、図２は、図１のＸ－Ｘ線に沿った断面模式図である。以下、実施の形態１に係る半導体装置は、炭化珪素（ＳｉＣ）を含むトレンチ型のＭＯＳＦＥＴであるものとして説明する。
　図１及び図２に示すように、本実施の形態１に係るＭＯＳＦＥＴは、メインセル領域（ＭＯＳＦＥＴ領域ともいう）と、センスセル領域と、第１周辺領域である周辺領域Ａと、第２周辺領域である周辺領域Ｂと、分離領域とを備える。
　メインセル領域及びセンスセル領域は互いに離間されている。周辺領域Ａは、メインセル領域とセンスセル領域との間でメインセル領域と隣接する。周辺領域Ｂは、メインセル領域とセンスセル領域との間でセンスセル領域と隣接する。分離領域は、周辺領域Ａと周辺領域Ｂとの境界に位置し、周辺領域Ａと周辺領域Ｂとを分離する。
　以下ではメインセル領域の構成については主に説明し、それ以外の領域の説明については適宜省略する。なお、メインセル領域の構成要素と、センスセル領域の構成要素とはほぼ同じであるため、図１及び図２では、それら構成要素のうちのいくつかの符号が、メインセル領域及びセンスセル領域の一方にのみ付されている。
　＜メインセル領域＞
　図２に示すように、本実施の形態１に係るＭＯＳＦＥＴは、ｎ型のＳｉＣ基板１と、その上に成長させたｎ型のＳｉＣエピタキシャル層（半導体層）とを含むエピタキシャル基板を備える。メインセル領域のエピタキシャル層の上部には、ｐ型のボディ領域であるベース領域３と、ｎ型のソース領域４と、ｐ型のウェルコンタクト層１１とが設けられる。ドリフト層２は、エピタキシャル基板のうちベース領域３下のｎ型領域であり、ＳｉＣ基板１及びエピタキシャル層の少なくともいずれかに含まれる。以上のように、メインセル領域は、ＳｉＣ基板１と、ドリフト層２と、ベース領域３と、ソース領域４と、ウェルコンタクト層１１とを備える。
　ウェルコンタクト層１１は、ベース領域３よりもｐ型の不純物濃度が高い。ウェルコンタクト層１１の深さは、ソース領域４と同じか、ソース領域４よりも深く、ウェルコンタクト層１１はベース領域３と接している。ウェルコンタクト層１１は、図１に示されるように平面視においてソース領域４内に選択的（部分的）に設けられ、ソース領域４に囲まれている。図１では、平面視におけるウェルコンタクト層１１の形状は、ドット状であるが、ストライプ状であってもよい。
　図２に示すように、メインセル領域は、第１底部保護層である底部保護層５と、ゲート絶縁膜であるゲート酸化膜６と、第１トレンチであるトレンチ７と、ゲート電極であるポリシリコン電極８と、接続層である側壁接続層９と、層間酸化膜１０と、ソース電極１３と、ドレイン電極１４とを備える。
　トレンチ７は、ベース領域３及びソース領域４を貫通してドリフト層２に達しており、ドリフト層２と部分的に接する。ゲート酸化膜６は、トレンチ７の側壁及び底部を覆うように設けられ、ポリシリコン電極８は、トレンチ７内にゲート酸化膜６を介して埋設されている。なお、ゲート電極は、ポリシリコン電極８に限ったものではなく、金属電極であってもよい。
　トレンチ７内に埋設されたポリシリコン電極８は、ＭＯＳＦＥＴの図示しないゲートパッドと電気的に接続される。なお、第１構成要素と第２構成要素とが電気的に接続されるとは、第１構成要素と第２構成要素との間が絶縁されていないことを意味する。
　ｐ型の底部保護層５は、トレンチ７の底部に設けられている。なお、底部保護層５は、トレンチ７の底部の少なくとも一部に設けられていればよい。底部保護層５は、例えばトレンチ７の長手方向（図２の奥行方向）に周期的に設けられてもよいし、長手方向と交差する断面においてトレンチ７の底部の半分に設けられてもよい。また、底部保護層５は、トレンチ７の底部の全てに設けられてもよいし、トレンチ７の底部に設けられつつドリフト層２にはみ出すように設けられてもよい。
　ｐ型の側壁接続層９は、トレンチ７の側壁の少なくとも一部に沿って設けられている。側壁接続層９は、トレンチ７の片側の側壁のみに設けられてもよいし、両側の側壁に設けられてもよい。側壁接続層９は、底部保護層５とベース領域３とを接続する。側壁接続層９は、トレンチ７の長手方向に沿っていかなる周期で配設されてもよい。
　層間酸化膜１０は、エピタキシャル層の上面に設けられており、ポリシリコン電極８を覆う。層間酸化膜１０には、ソース領域４及びベース領域３に達するコンタクトホールが設けられており、コンタクトホール内には図示しない低抵抗なオーミック電極が設けられている。
　ソース電極１３は、メインセル領域のソース領域４及びウェルコンタクト層１１と接続されている。本実施の形態１では、ソース電極１３は、層間酸化膜１０上の部分と、層間酸化膜１０のコンタクトホール内のオーミック電極とを有している。
　ドレイン電極１４は、ＳｉＣ基板１の下面に設けられており、アルミニウム（Ａｌ）合金等の電極材などからなる。
　なお、図１ではポリシリコン電極８が、平面視でストライプ状に配設されている。メインセル領域では、ポリシリコン電極８及びその周辺部分がＭＯＳＦＥＴとして機能する。一般にＳｉＣ基板１は、ＳｉＣ結晶のｃ面である（０００１）面に対して４°の角度をつけた面が表面となる。これは結晶多型を有するＳｉＣ結晶において、所望の結晶構造を持つ結晶を成長させるためである。オフ角に対して平行にストライプ状のトレンチ７が配設される構成では、ゲート酸化膜６とＳｉＣとの界面には原子層ステップが生じないが、垂直に配設した場合には界面に原子層ステップが生じる。この原子層ステップの存在は、界面準位の多寡に影響しており、ゲート耐圧はオフ角に対して平行にトレンチ７が配設される構成のほうが高くなる。このため、メインセル領域を構成するストライプ状のトレンチ７は、オフ角に対して平行に配設されることが望ましい。しかしながら、オフ角がそのように配設されなくても、上述した側壁接続層９を、界面準位の多い面に集中的に、または、全面に配置することによって、ゲート耐圧の低下を抑えることが可能である。
　なお、図２に示したゲート酸化膜６の側部の厚さ及び底部の厚さは互いに同じであるが、ポリシリコン電極８の底部と接するゲート酸化膜６の膜厚は、ポリシリコン電極８の側部と接するゲート酸化膜６の膜厚より厚くてもよい。実際にＭＯＳＦＥＴの動作にゲート酸化膜６として機能するのは、ポリシリコン電極８の側部と接する部分のみであり、底部と接する部分はＭＯＳＦＥＴの動作に寄与しない。加えて、トレンチ７の底部には電界が集中しやすく、ゲート酸化膜６に不具合が起こりやすい。このため、底部保護層５の配設に加えて、ゲート酸化膜６のうち、ポリシリコン電極８の底部と接する部分を他の部分よりも厚くすることによって、ゲート酸化膜６にかかる電界をさらに緩和することができる。
　＜センスセル領域＞
　センスセル領域は、メインセル領域と同様の構成を有しており、メインセル領域と同一の半導体チップに設けられている。センスセル領域は、ＳｉＣ基板１と、ドリフト層２と、ベース領域３と、ソース領域４と、底部保護層５と、ゲート酸化膜６と、トレンチ７と、ポリシリコン電極８と、側壁接続層９と、層間酸化膜１０と、ウェルコンタクト層１１と、ドレイン電極１４とを備える。
　ただし、センスセル領域は、ソース電極１３の代わりに電流センス電極１３ａを備える。電流センス電極１３ａは、ソース電極１３と電気的に分離された個別の電極であり、センスセル領域のソース領域４及びウェルコンタクト層１１と接続されている。本実施の形態１では、電流センス電極１３ａは、層間酸化膜１０上の部分と、層間酸化膜１０のコンタクトホール内の図示しないオーミック電極とを有している。
　センスセル領域は、メインセル領域よりも面積が小さく、メインセル領域よりも流せる電流量は少ない。一方、センスセル領域は、メインセル領域と同様の構造を有するため、センス領域に流れる電流と、メインセル領域に流れる電流との間には一定の相関関係がある。このため、センス領域に流れる小さな電流に基づいて、メインセル領域に流れる大きな電流を検出することができる。
　センスセル領域の電流センス電極１３ａに流れる微小電流を信号に基づいて、メインセル領域に流れる電流が検出され、検出された電流が閾値以上である場合にはＭＯＳＦＥＴの動作が抑制される。このような構成によれば、メインセル領域に過電流が流れた場合に、面積の大きさと電流量の多さとによる発熱によってメインセル領域に生じる不具合を抑制することができる。
　＜周辺領域Ａ＞
　メインセル領域に隣接する周辺領域Ａは、ＳｉＣ基板１と、ドリフト層２と、第２底部保護層である底部保護層５ａと、ゲート酸化膜６と、第２トレンチであるトレンチ７ａと、容量電極８ａと、層間酸化膜１０と、フィールド絶縁膜１２と、ドレイン電極１４とを備える。周辺領域Ａの幅は、例えば５μｍ～１００μｍである。
　トレンチ７ａは、トレンチ７と同様にベース領域３及びソース領域４を貫通しており、ドリフト層２の上方に設けられている。トレンチ７ａの幅は、メインセル領域及びセンスセル領域のトレンチ７の幅よりも広い。
　ｐ型の底部保護層５ａは、トレンチ７ａの底部に設けられ、ソース電極１３と電気的に接続されている。本実施の形態１では、底部保護層５ａは、側壁接続層９、ベース領域３、及び、ウェルコンタクト層１１を介してソース電極１３と接続されている。
　ゲート酸化膜６及びフィールド絶縁膜１２は、底部保護層５ａ上に選択的に設けられている。容量電極８ａは、ゲート酸化膜６上に設けられている。容量電極８ａは、図１に示すように、ポリシリコン電極８の一部であり、メインセル領域のトレンチ７内のポリシリコン電極８と接続されている。図２に示すように、層間酸化膜１０は、ゲート酸化膜６、フィールド絶縁膜１２及び容量電極８ａを覆う。
　＜周辺領域Ｂ＞
　センスセル領域に隣接する周辺領域Ｂは、周辺領域Ａと同様の構成を有する。具体的には、周辺領域Ｂは、ＳｉＣ基板１と、ドリフト層２と、第３底部保護層である底部保護層５ｂと、ゲート酸化膜６と、第３トレンチであるトレンチ７ｂと、容量電極８ｂと、層間酸化膜１０と、フィールド絶縁膜１２と、ドレイン電極１４とを備える。周辺領域Ｂの幅は、例えば５μｍ～１００μｍである。
　トレンチ７ｂは、トレンチ７と同様にベース領域３及びソース領域４を貫通しており、ドリフト層２の上方に設けられている。トレンチ７ｂの幅は、メインセル領域及びセンスセル領域のトレンチ７の幅よりも広い。
　ｐ型の底部保護層５ｂは、トレンチ７ｂの底部に設けられ、電流センス電極１３ａと電気的に接続されている。本実施の形態１では、底部保護層５ｂは、側壁接続層９、ベース領域３、及び、ウェルコンタクト層１１を介して電流センス電極１３ａと接続されている。
　ゲート酸化膜６及びフィールド絶縁膜１２は、底部保護層５ｂ上に選択的に設けられている。容量電極８ｂは、ゲート酸化膜６上に設けられている。容量電極８ｂは、図１に示すように、ポリシリコン電極８の一部であり、センスセル領域のトレンチ７内のポリシリコン電極８と接続されている。なお、容量電極８ａ，８ｂは、図２の左右方向または奥行方向の延長方向の両端に位置する図示しない同電位の金属電極に接続された共通の電極であってもよい。図２に示すように、層間酸化膜１０は、ゲート酸化膜６、フィールド絶縁膜１２及び容量電極８ｂを覆う。
　以上のような周辺領域Ａ及び周辺領域Ｂの構成によれば、底部保護層５ａはソース電極１３と電気的に接続され、底部保護層５ｂは電流センス電極１３ａと電気的に接続される。このような構成によれば、底部保護層５ａ，５ｂが浮遊電位状態でなくなるため、スイッチング動作時のエネルギー損失を低減することができる。
　なお、ＭＯＳＦＥＴの耐圧は、トレンチの深さに依存する。このため、周辺領域Ａのトレンチ７ａの深さと、周辺領域Ｂのトレンチ７ｂの深さと、メインセル領域のトレンチ７の深さと、センスセル領域のトレンチ７の深さとは同じであることが望ましい。このような構成によれば、耐圧を高めることができる。なお、トレンチの深さが異なる構成であれば、周辺領域Ａの底部保護層５ａと、周辺領域Ｂの底部保護層５ｂと、メインセル領域の底部保護層５と、センスセル領域の底部保護層５とに関して、不純物濃度及び深さなどの形成条件が変更されることが望ましい。
　＜分離領域＞
　分離領域は、ＳｉＣ基板１と、ドリフト層２と、ベース領域３と、ソース領域４と、ゲート酸化膜６と、層間酸化膜１０と、フィールド絶縁膜１２と、ドレイン電極１４とを備える。周辺領域Ａと周辺領域Ｂの間には、メサ７０が設けられている。本実施の形態１では、メサ７０は、ドリフト層２と、ベース領域３と、ソース領域４とを含む。本実施の形態１のように、メサ７０がベース領域３を含む構成によれば、分離領域周辺での耐圧低下、及び、酸化膜電界の増大を抑制することができる。なお、本実施の形態１では、メサ７０は、ソース領域４を含むが、ソース領域４を含まなくてもよい。また、分離領域には、メサ７０の代わりに底部保護層５ａと底部保護層５ｂとを電気的に分離するトレンチが設けられてもよいし、当該トレンチ内に絶縁層が設けられてもよい。
　トレンチ７ａとトレンチ７ｂとの間の領域はメサ７０で分離されている。底部保護層５ａ，５ｂも、メサ７０で分離されている。すなわち、メサ７０は、周辺領域Ａ，Ｂを分離し、底部保護層５ａと底部保護層５ｂとを電気的に分離する（絶縁する）。このため、ソース電極１３と電流センス電極１３ａとは互いに電気的に分離される。なお、分離領域には側壁接続層９が設けられないため、メサ７０のベース領域３は、底部保護層５ａ，５ｂのそれぞれと電気的に分離される。
　メサ７０の幅が、メインセル領域の複数のトレンチ７同士の間のメサの幅よりも広い、または、センスセル領域の複数のトレンチ７同士の間のメサの幅よりも広い場合、ＭＯＳＦＥＴ全体の耐圧が低下する。そこでメサ７０の幅は、メインセル領域の複数のトレンチ７同士の間のメサの幅以下であり、かつ、センスセル領域の複数のトレンチ７同士の間のメサの幅以下であることが好ましい。つまり、メサ７０の幅は、メインセル領域のメサの幅以下であり、センスセル領域のメサの幅以下であることが好ましい。メサ７０の幅は、複数のトレンチ７同士の間の幅にも依存するが、例えば１μｍ～５μｍである。このような構成によれば、ＭＯＳＦＥＴ全体の耐圧の低下を抑制することができる。
　メサ７０上にはフィールド絶縁膜１２、ゲート酸化膜６、及び、層間酸化膜１０がこの順に設けられている。なお、周辺領域Ａ，Ｂの容量電極８ａ，８ｂが、分離領域にはみ出るように設けられてもよい。
　次に、以上で説明した半導体装置のいくつかの変形例について説明する。
　＜変形例１＞
　図３に示すように、側壁接続層９は、トレンチ７の片側の側壁のみに設けられてもよい。片側の側壁のみに設けた場合には、底部保護層５ａ，５ｂのいずれか一方は、側壁接続層９と接続されなくてもよい。つまり、底部保護層５ａがソース電極１３と電気的に接続されるが、底部保護層５ｂが電流センス電極１３ａと電気的に接続されない図３に示す構成であってもよい。または、底部保護層５ａがソース電極１３と電気的に接続されないが、底部保護層５ｂが電流センス電極１３ａと電気的に接続される図示しない構成であってもよい。これらの構成であっても、スイッチング動作時のエネルギー損失をある程度低減することができる。
　なお、図３の構成において、側壁接続層９と接続されない底部保護層５ｂが、面内方向に延設されることにより、側壁接続層９と接続されたセンスセル領域の底部保護層５と接続されてもよい。同様に図示しない構成において、側壁接続層９と接続されない底部保護層５ａが、面内方向に延設されることにより、側壁接続層９と接続されたメインセル領域の底部保護層５と接続されてもよい。
　また、トレンチ７のうちの側壁接続層９が設けられていない片側の側壁と接し、ドリフト層２よりもｎ型の不純物濃度が高い不純物領域２１（図３の点線で示される領域）が、メインセル領域及びセンス領域の少なくともいずれかに設けられてもよい。このような構成によれば、メインセル領域及びセンス領域の少なくともいずれかのオン抵抗を低減することができる。
　＜変形例２＞
　図２では、容量電極８ａ，８ｂは、分離領域において離間していたが、これに限ったものではない。例えば図４に示すように、容量電極８ａ，８ｂは分離領域にまで延設されて互いに接続されてもよい。
　＜変形例３＞
　図５及び図６のように、周辺領域Ａの底部保護層５ａと接し、底部保護層５ａよりも抵抗が低いｐ型の低抵抗層１１ａまたはｎ型の低抵抗層４ａが設けられてもよい。同様に、周辺領域Ｂの底部保護層５ｂと接し、底部保護層５ｂよりも抵抗が低いｐ型の低抵抗層１１ｂまたはｎ型の低抵抗層４ｂが設けられてもよい。
　低抵抗層１１ａ，１１ｂは、底部保護層５ａ，５ｂよりも不純物濃度が高ければ、ウェルコンタクト層１１と同様の高濃度不純物層であってもよいし、ウェルコンタクト層１１と不純物濃度または不純物深さプロファイルが異なる高濃度不純物層であってもよい。低抵抗層４ａ，４ｂは、底部保護層５ａ，５ｂよりも不純物濃度が高ければ、ソース領域４と同様の高濃度不純物層であってもよいし、ソース領域４と不純物濃度または不純物深さプロファイルが異なる高濃度不純物層であってもよい。
　低抵抗層４ａ，１１ａが底部保護層５ａの表面などに設けられた構成では、周辺領域Ａのトレンチ７ａの底部のうち、変位電流が流れる経路のシート抵抗を低減することができるので、変位電流の影響で発生する電圧を低減することができる。同様に、低抵抗層４ｂ，１１ｂが底部保護層５ｂの表面などに設けられた構成では、周辺領域Ｂのトレンチ７ｂの底部のうち、変位電流が流れる経路のシート抵抗を低減することができるので、変位電流の影響で発生する電圧を低減することができる。
　＜製造方法＞
　以下、本実施の形態１に係るＭＯＳＦＥＴの製造方法を説明する。図７～図１３は各工程を示す断面模式図である。なお、以下の説明の中で例として挙げる材料は、同等の機能を有する材料に適宜変更可能である。
　まず、ＳｉＣ基板１上にエピタキシャル層（半導体層）を形成する。例えば、４Ｈのポリタイプを有する低抵抗のｎ型のＳｉＣ基板１を用意し、その上に化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法を用いてｎ型のドリフト層２となるエピタキシャル層をエピタキシャル成長する。ドリフト層２のｎ型不純物濃度は、例えば１×１０１４ｃｍ－３～１×１０１７ｃｍ－３であり、その厚さは、例えば５～２００μｍである。
　次にエピタキシャル層の上面に所定のドーパントをイオン注入することにより、ベース領域３及びソース領域４を形成する。
　ベース領域３は、ｐ型不純物のイオン注入により形成される。ｐ型不純物のイオン注入の深さは、エピタキシャル層の厚さを超えない範囲であり、例えば０．５～３μｍ程度である。イオン注入されるｐ型不純物濃度は、エピタキシャル層のｎ型不純物濃度より高くする。ベース領域３のｐ型不純物濃度は、例えば１×１０１７ｃｍ－３～１×１０２０ｃｍ－３である。ｐ型不純物のイオンの注入深さよりも深いエピタキシャル層の領域は、ｎ型のドリフト層２として残る。なおベース領域３は、ｐ型のエピタキシャル成長によって形成されてもよい。その場合のベース領域３の不純物濃度及び厚さは、イオン注入によって形成する場合のものと同様である。
　ソース領域４は、ベース領域３の上面へのｎ型不純物のイオン注入により形成される。ｎ型不純物のイオン注入の深さは、ベース領域３の厚さより浅くする。イオン注入されるｎ型不純物濃度は、ベース領域３のｐ型不純物濃度以上にする。ソース領域４のｎ型不純物濃度は、例えば１×１０２１ｃｍ－３以下である。なお、上記のｐ型及びｎ型の領域を形成するイオン注入の順序は、最終的に図２に記載の構造が得られるのであれば、上記の通りでなくてもよい。
　次に、ｐ型のウェルコンタクト層１１が、ソース領域４内へのイオン注入によって形成される（図７参照）。ウェルコンタクト層１１のｐ型不純物濃度は、例えば１×１０１９ｃｍ－３～１×１０２２ｃｍ－３以下である。ウェルコンタクト層１１の厚みは、ソース領域４の厚みと同じか、それ以上の厚みとなるように形成することで、ウェルコンタクト層１１がベース領域３に確実に接触するようにする。
　続いて、シリコン酸化膜１５がエピタキシャル層の上面に１～３μｍ程度堆積され、その上にレジスト材からなるエッチングマスク１６が形成される（図８参照）。エッチングマスク１６は、フォトリソグラフィ技術を用いてトレンチ７，７ａ，７ｂの形成領域を開口したパターンに形成される。そしてエッチングマスク１６をマスクとして反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）処理を行い、シリコン酸化膜１５をパターニングする。つまりエッチングマスク１６のパターンがシリコン酸化膜１５に転写される。パターニングされたシリコン酸化膜１５は、次の工程のエッチングマスクとして用いられる。
　パターニングされたシリコン酸化膜１５をマスクとしてＲＩＥを行い、ソース領域４及びベース領域３を貫通してドリフト層２に達するトレンチ７，７ａ，７ｂを形成する（図９参照）。トレンチ７，７ａ，７ｂの深さは、ベース領域３の深さ以上であり、その厚さは、例えば１．０～６．０μｍ程度である。
　その後、トレンチ７，７ａ，７ｂの少なくとも一部を開口したパターンの注入マスクを形成し、それをマスクとしてイオン注入を行い、トレンチ７の底部にｐ型の底部保護層５，５ａ，５ｂを形成する（図１０参照）。底部保護層５，５ａ，５ｂのｐ型不純物濃度は、例えば１×１０１７ｃｍ－３～１×１０１９ｃｍ－３であり、それらの厚さは、例えば０．１～２．０μｍである。底部保護層５，５ａ，５ｂの不純物濃度は、ＭＯＳＦＥＴのドレイン－ソース間に定格電圧を印加した際にゲート酸化膜６にかかる電界に基づいて決定される。
　なお図１０のように、底部保護層５，５ａ，５ｂの注入マスクには、トレンチ７，７ａ，７ｂを形成するためのエッチングマスクであるシリコン酸化膜１５を使用してもよい。この場合、製造工程の簡略化及びコスト削減を図ることができる。底部保護層５，５ａ，５ｂの注入マスクとしてシリコン酸化膜１５を使用する場合、トレンチ７，７ａ，７ｂを形成した後に、ある程度の厚さのシリコン酸化膜１５が残存するように、シリコン酸化膜１５の厚さ及びエッチング条件を調整する必要がある。底部保護層５は、ドリフト層２との間にｐｎ接合を形成するため、ベース領域３とドリフト層２との間のｐｎ接合と同様にダイオードとして使用することもできる。
　注入マスク及びシリコン酸化膜１５を除去した後、断面の奥行方向の任意のピッチで開口した注入マスク１７を用いて、トレンチ７，７ａ，７ｂの側壁に対して斜め方向からｐ型不純物をイオン注入することにより、側壁接続層９を形成する（図１１参照）。分離領域では側壁接続層９が形成されないように、分離領域のドリフト層２などが注入マスク１７で覆われる。側壁接続層９のｐ型不純物濃度は、例えば１×１０１７ｃｍ－３～１×１０１９ｃｍ－３であり、その厚さは、例えば０．１～２．０μｍである。側壁接続層９は、図示しないマスクを用いてエピタキシャル層表面からのイオン注入を行うことによって形成されてもよい。この場合、トレンチ７，７ａ，７ｂを開口する前にイオン注入を行うことが望ましい。エピタキシャル層表面からのイオン注入を使用する場合の側壁接続層９の濃度及び厚さは、トレンチ７，７ａ，７ｂの側壁からのイオン注入を使用する場合のものと同様である。
　なお、ドリフト層２に形成されるｎ型及びｐ型の層及び領域の形成順序は特に限定されない。ｎ型の不純物は、例えば窒素（Ｎ）またはリン（Ｐ）などであればよく、ｐ型の不純物は、例えばアルミニウム（Ａｌ）またはホウ素（Ｂ）などであればよい。
　注入マスク１７を除去した後、熱処理装置を用いて、これまでにイオン注入した不純物を活性化させるアニールを行う。このアニールは、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気中または真空中で、１３００～１９００℃の温度で、３０秒～１時間の処理時間で行う。
　続いて、熱酸化法または化学気相成長（ＣＶＤ：chemical vapor deposition）法等によって、絶縁膜を形成した後、ウェットエッチングまたはドライエッチングを行うことで、終端領域及び周辺領域の保護のためのフィールド絶縁膜１２を形成する。
　次に、トレンチ７の内面を含むエピタキシャル層の上面の全面に、シリコン酸化膜を形成する。このシリコン酸化膜は、エピタキシャル層の上面を熱酸化して形成されてもよいし、エピタキシャル層上に堆積されてもよい。そして、当該シリコン酸化膜の上にポリシリコン膜を減圧ＣＶＤ法で堆積し、シリコン酸化膜及びポリシリコン膜をパターニングまたはエッチバックすることによって、ゲート酸化膜６、ポリシリコン電極８及び容量電極８ａ，８ｂを形成する（図１２参照）。
　続いて、これまで形成した構造物の上面の全面に、減圧ＣＶＤ法で層間酸化膜を形成し、当該層間酸化膜で、ベース領域３、ソース領域４、ポリシリコン電極８及び容量電極８ａ，８ｂを覆う。そして、当該層間酸化膜をパターニングすることで、ベース領域３及びソース領域４に達するコンタクトホールを有する層間酸化膜１０を形成する（図１３参照）。
　続いて、層間酸化膜１０のコンタクトホールの底に露出したエピタキシャル層に、図示しないオーミック電極を形成する。例えば、これまで形成した構造物の上面の全面に、ニッケル（Ｎｉ）を主成分とする金属膜を成膜し、６００～１１００℃の熱処理で、金属膜とエピタキシャル層の炭化珪素とを反応させて、オーミック電極としてシリサイド膜を形成する。その後、層間酸化膜１０上などに残留した未反応の金属膜を、硝酸、硫酸もしくは塩酸またはそれらの過酸化水素水との混合液などを用いたウェットエッチングで除去する。層間酸化膜１０上に残留した金属膜を除去した後に、再度熱処理を行ってもよい。この場合、先の熱処理よりも高温で行うことで、コンタクト抵抗がより低いオーミック接触が形成される。このとき、層間酸化膜１０が薄すぎると、ポリシリコン電極８と金属膜との反応が起きるため、層間酸化膜１０は十分な厚さを有することが望ましい。
　次に、Ａｌ合金等の電極材を堆積することで、層間酸化膜１０上及びコンタクトホール内に、ソース電極１３及び電流センス電極１３ａを形成する。最後に、ＳｉＣ基板１の下面にＡｌ合金等の電極材を堆積することでドレイン電極１４を形成する。以上により、図１及び図２に示される本実施の形態１に係るＭＯＳＦＥＴが得られる。
　＜実施の形態１のまとめ＞
　以上のような本実施の形態１によれば、底部保護層５ａはソース電極１３と電気的に接続され、底部保護層５ｂは電流センス電極１３ａと電気的に接続される。このような構成によれば、底部保護層５ａ，５ｂが浮遊電位状態でなくなるため、スイッチング動作時のエネルギー損失を低減することができる。
　なお、以上の説明では、ドリフト層２とＳｉＣ基板１（バッファ層）とが同じ導電型を有するＭＯＳＦＥＴについて述べたが、以上の構成は、ドリフト層２とＳｉＣ基板１とが異なる導電型を有するＩＧＢＴにも適用可能である。例えば、ＳｉＣ基板１をｐ型にすればＩＧＢＴの構成となる。この場合、ＭＯＳＦＥＴのソース領域４及びソース電極１３は、それぞれＩＧＢＴのエミッタ領域及びエミッタ電極に対応し、ＭＯＳＦＥＴのドレイン電極１４はコレクタ電極に対応することになる。
　また、以上の説明では、ワイドバンドギャップ半導体の１つであるＳｉＣを含む半導体装置について述べたが、以上の構成は、例えば窒化ガリウム（ＧａＮ）系材料、ダイヤモンドなど、他のワイドバンドギャップ半導体を含む半導体装置にも適用可能である。上述したスイッチング動作時のエネルギー損失の低減化は、高電圧を使用可能なワイドバンドギャップ半導体を含む半導体装置において特に有効である。
　＜実施の形態２＞
　図１４は、本実施の形態２に係る半導体装置の構成を示す平面模式図であり、図１５は、図１４のＸ－Ｘ線に沿った断面模式図である。
　本実施の形態２では図１５のように、いずれかの断面において、センスセル領域のウェルコンタクト層１１の両端が、ウェルコンタクト層１１に隣接するコンタクトホール１０ａの両端よりも外側に位置している点が、実施の形態１と異なる。つまり、本実施の形態２では、センスセル領域における層間酸化膜１０のコンタクトホール１０ａが、ソース領域４と接しないでウェルコンタクト層１１と接する断面が存在する。なお、このような幅が広いウェルコンタクト層１１は、ウェルコンタクト層１１の形成時に用いられる写真製版マスクパターンを実施の形態１から変更することで形成することができる。
　ところで、センスセル領域における過電流による発熱を抑制するためには、センスセル領域において電流が流れる部分の面積を小さくすることが考えられる。しかしながら、センスセル領域の面積が小さくなるほど、静電気耐量が低下する。静電気耐量は、静電気が発生した際にゲート酸化膜６に印加される電圧への耐性を示す量であり、ゲート酸化膜６に印加される電圧はゲート－電流センス電極間の静電容量の大きさに反比例する。このため、センスセル領域の静電気耐量を高めるためには、ゲート－電流センス電極間の静電容量を大きくすることによって、ゲート酸化膜６に印加される電圧を低減すればよい。
　ゲート－電流センス電極間の静電容量を大きくする構成としては、ゲート－電流センス電極間の容量面積を大きくする構成が考えられる。そこで本実施の形態２では上述したように、センスセル領域における層間酸化膜１０のコンタクトホール１０ａが、ソース領域４と接しないでウェルコンタクト層１１と接する断面を部分的に有するように構成されている。
　このような構成によれば、コンタクトホール１０ａがソース領域４と接する断面では、電流を検出することができる。そして、コンタクトホール１０ａがソース領域４と接しないでウェルコンタクト層１１と接する断面では、ゲート－電流センス電極間の静電容量を高めることができる。以上により、センスセル領域の静電気耐量を高めることができ、センスセル領域において電流が流れる部分の面積を低減することができる。
　なお、上述のような幅が広いウェルコンタクト層１１は、いずれかの断面のいずれかのコンタクトホール１０ａに対して設けられればよい。例えば、少なくとも１つのコンタクトホール１０ａの下部全面にウェルコンタクト層１１が設けられてもよいし、一定周期数ごとのコンタクトホール１０ａの下部全面にウェルコンタクト層１１が設けられてもよい。また、いずれかの断面において、ソース領域４の全てをウェルコンタクト層１１に代えてもよいし、ソース領域４に接するトレンチ７底部にウェルコンタクト層１１が形成されてもよい。
　＜実施の形態２のまとめ＞
　以上のような本実施の形態２によれば、いずれかの断面において、センスセル領域のウェルコンタクト層１１の両端が、ウェルコンタクト層１１に隣接するコンタクトホール１０ａの両端よりも外側に位置している。このような構成によれば、センスセル領域の静電気耐量を高めることができ、センスセル領域において電流が流れる部分の面積を低減することができる。
　＜実施の形態３＞
　図１６は、本実施の形態３に係る半導体装置の構成を示す平面模式図であり、図１７は、図１６のＸ－Ｘ線に沿った断面模式図である。
　実施の形態２で説明したように、センスセル領域の静電気耐量を高めるためには、ゲート－電流センス電極間の容量面積を大きくする構成が考えられる。ここで、容量電極８ｂは、周辺領域Ｂの底部保護層５ｂ上に、絶縁膜であるゲート酸化膜６を介して設けられているため、容量電極８ｂ及び底部保護層５ｂは、キャパシタを形成している。容量電極８ｂはゲート電極であるポリシリコン電極８と接続され、底部保護層５ｂは電流センス電極１３ａと電気的に接続されているので、容量電極８ｂ及び底部保護層５ｂの面積を大きくすれば、ゲート－電流センス電極間の容量面積を大きくすることができる。
　実施の形態１の図２の構成では、センスセル領域の一部で、容量電極８ｂ及び底部保護層５ｂによるキャパシタが形成される。しかしながら、周辺領域Ｂでは、フィールド絶縁膜１２によって容量電極８ｂと底部保護層５ｂとの間の距離が離れるため、実質的にキャパシタが形成されない。このため実施の形態１では、容量電極８ｂ及び底部保護層５ｂによるキャパシタによってセンスセル領域の静電気耐量を高めることはできるが、そのキャパシタがセンスセル領域の一部でしか形成されないため、その効果は比較的小さい。
　これに対して図１７の本実施の形態３では、周辺領域Ｂにおいて、フィールド絶縁膜１２は、分離領域に隣接する部分にのみ設けられ、容量電極８ｂは、分離領域に隣接する部分まで延設されている。これにより、周辺領域Ｂにも、容量電極８ｂ及び底部保護層５ｂによるキャパシタが形成されるので、センスセル領域の静電気耐量を高めることができ、センスセル領域において電流が流れる部分の面積を低減することができる。
　なお、以上のような本実施の形態３に係る半導体装置は、容量電極８ｂ及びフィールド絶縁膜１２の形成時に用いられる写真製版マスクパターンを実施の形態１から変更することで形成することができる。また、キャパシタの上面視での形状には様々な形状を用いることができるため、キャパシタの上面視での形状は、図１６に示すようなストライプ状でなくてもよい。
　＜実施の形態３のまとめ＞
　以上のような本実施の形態３によれば、周辺領域Ｂにおいて容量電極８ｂ及び底部保護層５ｂによるキャパシタを形成することができる。このような構成によれば、センスセル領域の静電気耐量を高めることができ、センスセル領域において電流が流れる部分の面積を低減することができる。
　＜実施の形態４＞
　図１８は、本実施の形態４に係る半導体装置の構成を示す平面模式図であり、図１９は、図１８のＸ－Ｘ線に沿った断面模式図である。
　実施の形態１で説明したように、周辺領域Ａ，Ｂの底部保護層５ａ，５ｂは、側壁接続層９を介してそれぞれソース電極１３及び電流センス電極１３ａに接続されている。分離領域と周辺領域Ａ，Ｂのそれぞれとの境界付近では、底部保護層５ａ，５ｂと側壁接続層９との間の距離が比較的長くなるため、スイッチング時の変位電流経路が長くなり、変位電流による高電圧が発生してデバイスに不具合が生じる可能性がある。
　そこで変位電流による高電圧発生を抑制するために、本実施の形態４では、周辺領域Ａ，Ｂに接続電極１８ａ，１８ｂがそれぞれ設けられている点が、実施の形態１と異なる。図１９の例では、周辺領域Ａ，Ｂの層間酸化膜１０及びフィールド絶縁膜１２に設けられたコンタクトホール内に図示しないオーミック電極が設けられている。本実施の形態４では、接続電極１８ａ，１８ｂは、当該オーミック電極を有しており、底部保護層５ａ，５ｂ上にそれぞれ設けられている。また図示しないが、接続電極１８ａ，１８ｂは、ソース電極１３及び電流センス電極１３ａとそれぞれ接続されている。このように、接続電極１８ａが底部保護層５ａとソース電極１３とを接続し、接続電極１８ａが底部保護層５ｂと電流センス電極１３ａとを接続する構成によれば、スイッチング時の変位電流経路を短くすることができ、高電圧の発生を抑制することができる。
　なお、以上のような接続電極１８ａ，１８ｂが設けられるコンタクトホールは、層間酸化膜１０の形成時に用いられる写真製版マスクパターンを実施の形態１から変更することで形成することができる。また、接続電極１８ａ，１８ｂの上面視での形状には様々な形状を用いることができるため、接続電極１８ａ，１８ｂの上面視での形状は、図１８に示すような島状でなくてもよく、例えばストライプ状であってもよい。また、以上の説明では、接続電極１８ａ，１８ｂの両方が設けられたが、接続電極１８ａ，１８ｂのいずれか一方だけが設けられてもよい。
　＜実施の形態４のまとめ＞
　以上のような本実施の形態４によれば、接続電極１８ａ，１８ｂによって、周辺領域Ａ，Ｂにおける変位電流による高電圧の発生を抑制することができるので、デバイスの信頼性を高めることができる。
　＜実施の形態５＞
　本実施の形態５は、上述した実施の形態１～４に係る半導体装置を電力変換装置に適用したものである。本開示は特定の電力変換装置に限定されるものではないが、以下、実施の形態５として、三相のインバータに本開示を適用した場合について説明する。
　図２０は、本実施の形態５に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
　図２０に示す電力変換システムは、電源１００、電力変換装置２００、負荷３００から構成される。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路やＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
　電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、図２０に示すように、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１の各スイッチング素子を駆動する駆動信号を出力する駆動回路２０２と、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する制御回路２０３とを備えている。
　駆動回路２０２は、ノーマリオフ型の各スイッチング素子を、ゲート電極の電圧とソース電極の電圧とを同電位にすることによってオフ制御している。
　負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベーター、もしくは、空調機器向けの電動機として用いられる。
　以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態５に係る主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子には、上述した実施の形態１～４のいずれかに係る半導体装置の製造方法で製造された半導体装置を適用する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
　駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より大きい電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧より小さい電圧信号（オフ信号）となる。
　制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
　本実施の形態に係る電力変換装置では、主変換回路２０１のスイッチング素子として実施の形態１～４に係る炭化珪素半導体装置を適用するため、低損失、かつ、高速スイッチングの信頼性を高めた電力変換装置を実現することができる。
　本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベルやマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータやＡＣ／ＤＣコンバータに本開示を適用することも可能である。
　また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機やレーザー加工機、または誘導加熱調理器や非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システムや蓄電システム等のパワーコンディショナーとして用いることも可能である。
　なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
　上記した説明は、すべての局面において、例示であって、限定的なものではない。例示されていない無数の変形例が、想定され得るものと解される。
　２　ドリフト層、３　ベース領域、４　ソース領域、４ａ，４ｂ，１１ａ，１１ｂ　低抵抗層、５，５ａ，５ｂ　底部保護層、６　ゲート酸化膜、７，７ａ，７ｂ　トレンチ、８　ポリシリコン電極、８ａ，８ｂ　容量電極、９　側壁接続層、１０ａ　コンタクトホール、１１　ウェルコンタクト層、１３　ソース電極、１３ａ　電流センス電極、２１　不純物領域、７０　メサ、２０１　主変換回路、２０２　駆動回路、２０３　制御回路。

Claims (12)

  1. 　互いに離間されたメインセル領域及びセンスセル領域と、前記メインセル領域と前記センスセル領域との間で前記メインセル領域と隣接する第１周辺領域と、前記メインセル領域と前記センスセル領域との間で前記センスセル領域と隣接する第２周辺領域と、前記第１周辺領域と前記第２周辺領域とを分離する分離領域とを備え、
    　前記メインセル領域、前記第１周辺領域、前記分離領域、前記第２周辺領域、及び、前記センスセル領域は、第１導電型のドリフト層を備え、
    　前記メインセル領域及び前記センスセル領域のそれぞれは、
    　　前記ドリフト層上に設けられた第２導電型のボディ領域と、
    　　前記ボディ領域上に設けられた第１導電型のソース領域と、
    　　前記ボディ領域及び前記ソース領域を貫通し、前記ドリフト層と部分的に接する第１トレンチと、
    　　前記第１トレンチ内にゲート絶縁膜を介して設けられたゲート電極と、
    　　前記第１トレンチの底部に設けられた第２導電型の第１底部保護層と、
    　　前記第１トレンチの側壁の少なくとも一部に沿って設けられ、前記第１底部保護層と前記ボディ領域とを接続する第２導電型の接続層とをさらに備え、
    　前記メインセル領域は、前記ソース領域と接続されたソース電極をさらに備え、
    　前記センスセル領域は、前記ソース領域と接続され、前記ソース電極とは別個の電流センス電極をさらに備え、
    　前記第１周辺領域は、
    　　前記ドリフト層の上方に設けられ、前記第１トレンチよりも幅が広い第２トレンチと、
    　　前記第２トレンチの底部に設けられた第２導電型の第２底部保護層とをさらに備え、
    　前記第２周辺領域は、
    　　前記ドリフト層の上方に設けられ、前記第１トレンチよりも幅が広い第３トレンチと、
    　　前記第３トレンチの底部に設けられた第２導電型の第３底部保護層とをさらに備え、
    　前記第２底部保護層が前記ソース電極と電気的に接続されているか、前記第３底部保護層が前記電流センス電極と電気的に接続されているか、前記第２底部保護層及び前記第３底部保護層が前記ソース電極及び前記電流センス電極とそれぞれ電気的に接続されている、半導体装置。
  2. 　請求項１に記載の半導体装置であって、
    　前記第２トレンチの深さと、前記第３トレンチの深さと、前記メインセル領域の前記第１トレンチの深さと、前記センスセル領域の前記第１トレンチの深さとは同じである、半導体装置。
  3. 　請求項１または請求項２に記載の半導体装置であって、
    　前記分離領域には、前記第２底部保護層と前記第３底部保護層とを電気的に分離するメサが設けられている、半導体装置。
  4. 　請求項３に記載の半導体装置であって、
    　前記メサの幅は、
    　前記メインセル領域の複数の前記第１トレンチ同士の間の幅以下であり、かつ、前記センスセル領域の複数の前記第１トレンチ同士の間の幅以下である、半導体装置。
  5. 　請求項１から請求項４のうちのいずれか１項に記載の半導体装置であって、
    　前記接続層は、前記第１トレンチの片側の側壁に沿って設けられ、
    　前記第１トレンチのうちの前記接続層が設けられていない片側の側壁と接し、前記ドリフト層よりも第１導電型の不純物濃度が高い不純物領域をさらに備える、半導体装置。
  6. 　請求項１から請求項５のうちのいずれか１項に記載の半導体装置であって、
    　前記第２底部保護層及び前記第３底部保護層の少なくともいずれかの層に接して設けられ、前記少なくともいずれかの層よりも抵抗が低い第２導電型の低抵抗層をさらに備える、半導体装置。
  7. 　請求項１から請求項５のうちのいずれか１項に記載の半導体装置であって、
    　前記第２底部保護層及び前記第３底部保護層の少なくともいずれかの層に接して設けられ、前記少なくともいずれかの層よりも抵抗が低い第１導電型の低抵抗層をさらに備える、半導体装置。
  8. 　請求項１から請求項７のうちのいずれか１項に記載の半導体装置であって、
    　前記センスセル領域の前記ボディ領域上に設けられ、前記ボディ領域よりも第２導電型の不純物濃度が高いウェルコンタクト層をさらに備え、
    　いずれかの断面において、前記ウェルコンタクト層の両端が、前記ウェルコンタクト層に隣接するコンタクトホールの両端よりも外側に位置している、半導体装置。
  9. 　請求項１から請求項８のうちのいずれか１項に記載の半導体装置であって、
    　前記第３底部保護層上に絶縁膜を介して設けられた容量電極をさらに備え、
    　前記容量電極は、前記センスセル領域の前記ゲート電極と接続されている、半導体装置。
  10. 　請求項１から請求項９のうちのいずれか１項に記載の半導体装置であって、
    　前記３底部保護層上に設けられ、前記電流センス電極と接続された接続電極をさらに備える、半導体装置。
  11. 　請求項１から請求項１０のうちのいずれか１項に記載の半導体装置であって、
    　前記ドリフト層はワイドバンドギャップ半導体を含む、半導体装置。
  12. 　請求項１から請求項１１のうちのいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    　前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    　前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と
    を備える、電力変換装置。
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