CN111466032A - 碳化硅半导体装置以及电力变换装置 - Google Patents

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Abstract

在内置肖特基二极管的SiC‑MOSFET中，有时无法充分地降低向活性区域端部的阱区域的双极电流通电，元件的可靠性降低。在内置肖特基二极管的SiC‑MOSFET中，不使终端区域的阱与源极欧姆连接，相比于形成于活性区域的肖特基二极管密度，使形成于终端区域的肖特基二极管的平面方向的密度更高或者使肖特基二极管之间的平面方向的距离短。

Description

碳化硅半导体装置以及电力变换装置
技术领域
本发明涉及包含碳化硅的碳化硅半导体装置以及电力变换装置。
背景技术
已知关于使用碳化硅(SiC)构成的PN二极管，在持续流过正向电流即双极电流时，在结晶中发生堆垛层错而正向电压偏移这样的可靠性上的问题。认为其原因为，由于经由PN二极管注入的少数载流子与多数载流子再结合时的再结合能量，作为面缺陷的堆垛层错以在碳化硅基板存在的基底面位错等为起点扩展。该堆垛层错阻碍电流的流动，所以由于堆垛层错的扩展，电流减少而使正向电压增加，引起半导体装置的可靠性降低。
这样的正向电压的增加在使用碳化硅的纵型MOSFET(Metal OxideSemiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)中也同样地发生。纵型MOSFET在源极漏极之间具备寄生PN二极管(体二极管)，在该体二极管流过正向电流时，在纵型MOSFET中也引起与PN二极管同样的可靠性降低。在将SiC-MOSFET的体二极管用作MOSFET的续流二极管的情况下，有时发生该MOSFET特性降低。
作为解决如上述那样的由于向寄生PN二极管的正向电流通电引起的可靠性上的问题的方法，如专利文献1所示，有如下的一个方法：进行在寄生PN二极管长时间流过正向电流的压力施加，测定压力施加前后的正向电压的变化，从产品排除(筛选)正向电压的变化大的元件。然而，在该方法中，存在通电时间变长，在使用缺陷多的晶片时发生大量不良品这样的缺点。
另外，作为另一方法，有如下的方法：在MOSFET等作为单极型的晶体管的半导体装置中，将单极型的二极管作为续流二极管内置而使用。例如，在专利文献2、专利文献3中记载作为单极型的二极管在MOSFET的组件单元内内置肖特基势垒二极管(SBD：SchottkyBarrier Diode)的方法。
在活性区域内置有单极型二极管即仅通过多数载流子通电的二极管的这样的单极型晶体管应用于SiC半导体装置的情况下，通过将单极型二极管的扩散电位即通电动作开始的电压设计得低于PN结的扩散电位，使得在续流动作时在体二极管不流过双极电流，能够抑制活性区域的单极型晶体管的特性劣化。
然而，即使在活性区域内置有单极型二极管的单极型晶体管中，在终端区域即活性区域以外的区域，在构造上难以配置单极型二极管的部位也有时产生形成寄生PN二极管的部位。
例如，在栅极焊盘附近、半导体装置终端部附近的区域，形成有向比源极电极更靠外周侧突出的终端阱区域，在终端阱区域与漂移层之间形成有寄生PN二极管。而且，在该部位，未形成肖特基电极，未形成单极型二极管。在终端阱区域无肖特基电极，所以对由终端阱区域和漂移层形成的PN二极管施加源极电极与漏极电极之间的电压，作为结果在PN二极管流过双极电流。
在这样的部位存在基底面位错等的起点时，有时堆垛层错扩展而晶体管的耐压会降低。具体而言，在晶体管是截止状态时，发生泄漏电流，由于由泄漏电流引起的发热，元件、电路有时破坏。
为了避免该问题，以使得在由终端阱区域和漂移层形成的PN二极管不流过双极电流的方式，将源极漏极之间的施加电压限制为一定值以下即可。为此，通过使芯片尺寸扩大，降低在流过续流电流时发生的源极漏极间电压即可。在该情况下，产生芯片尺寸变大，成本增大的缺点。
另外，作为不扩大芯片尺寸而抑制由终端阱区域和漂移层形成的PN二极管的正向动作的方法，有提高终端阱区域的各部位和在源极电极80之间形成的通电路径的电阻的方法。在提高通电路径的电阻的方法中，有提高终端阱区域和源极电极的接触电阻的方法(例如专利文献4)等。在设为这样的结构时，在由终端阱区域和漂移层形成的PN二极管流过双极电流时，由于上述电阻分量而产生电压下降，所以终端阱区域的电位与源极电位背离，相应地，施加到PN二极管的正向电压降低。因此，能够抑制双极电流的通电。
进而，已知在终端阱区域内制作肖特基势垒二极管(SBD)的方法(例如专利文献5)。
现有技术文献
专利文献
专利文献1：日本特开2014-175412号公报
专利文献2：日本特开2003-017701号公报
专利文献3：WO2014-038110国际公开公报
专利文献4：WO2014-162969国际公开公报
专利文献5：WO2016-052261国际公开公报
发明内容
然而，在终端阱区域设置与源极电极欧姆连接的电极时，即使提高终端阱区域与源极电极之间的接触电阻，也有时无法充分提高在终端阱区域与源极电极之间形成的通电路径的电阻，无法充分降低向终端阱区域的双极电流通电。
进而，即使在终端阱区域内形成SBD，也有时无法充分降低向终端阱区域、活性区域端部的阱区域的双极电流通电。
本发明是为了解决如上述那样的问题而完成的，其目的在于提供进一步提高可靠性的碳化硅半导体装置。
本发明所涉及的碳化硅半导体装置，具备：第1导电类型的漂移层，形成于半导体基板上；第2导电类型的第1阱区域，在漂移层的表层设置有多个；多个第1导电类型的第1离开区域，从第1阱区域的表面到达漂移层为止与第1阱区域邻接地形成；第1肖特基电极，设置于第1离开区域上，与第1离开区域进行肖特基接合；欧姆电极，设置于第1阱区域上；第2导电类型的第2阱区域，与第1阱区域独立地设置于所述漂移层的表层；多个第1导电类型的第4离开区域，从第2阱区域的表面到达漂移层为止与第2阱区域邻接地形成，间隔比多个第1离开区域更短地形成；第2肖特基电极，设置于第4离开区域上，与第1离开区域进行肖特基接合；第1导电类型的源极区域，形成于第1阱区域的表层部；栅极绝缘膜，形成于第1阱区域上及第2阱区域上；栅极电极，在第1阱区域上及第2阱区域上的栅极绝缘膜上形成；栅极焊盘，与栅极电极连接，形成于第2阱区域的上方；以及源极电极，与第1肖特基电极、第2肖特基电极及欧姆电极电连接，与第2阱区域非欧姆连接。
根据本发明所涉及的碳化硅半导体装置，能够进一步抑制在活性区域端部的阱区域流过双极电流，提高可靠性。
附图说明
图1是从顶面观察本发明的实施方式1所涉及的碳化硅半导体装置的俯视示意图。
图2是本发明的实施方式1所涉及的碳化硅半导体装置的剖面示意图。
图3是本发明的实施方式1所涉及的碳化硅半导体装置的俯视示意图。
图4是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的俯视示意图。
图5是本发明的实施方式1所涉及的碳化硅半导体装置的俯视示意图。
图6是本发明的实施方式1所涉及的碳化硅半导体装置的俯视示意图。
图7是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的俯视示意图。
图8是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图9是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图10是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图11是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的剖面示意图。
图12是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的俯视示意图。
图13是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的俯视示意图。
图14是本发明的实施方式1所涉及的碳化硅半导体装置的其他结构的俯视示意图。
图15是本发明的实施方式2所涉及的碳化硅半导体装置的其他结构的俯视示意图。
图16是本发明的实施方式3所涉及的碳化硅半导体装置的其他结构的俯视示意图。
图17是本发明的实施方式2所涉及的碳化硅半导体装置的剖面示意图。
图18是本发明的实施方式2所涉及的碳化硅半导体装置的俯视示意图。
图19是本发明的实施方式3所涉及的碳化硅半导体装置的剖面示意图。
图20是本发明的实施方式3所涉及的碳化硅半导体装置的俯视示意图。
图21是本发明的实施方式4所涉及的碳化硅半导体装置的俯视示意图。
图22是示出本发明的实施方式5所涉及的电力变换装置的结构的示意图。
(附图标记说明)
10：半导体基板；20：漂移层；21：第1离开区域；22：第2离开区域；23：第3离开区域；24：第4离开区域；25：第5离开区域；30：第1阱区域；31：第2阱区域；32：接触区域；33：第2接触区域；34：辅助连接区域；37：JTE区域；38：辅助区域；39：接地辅助区域；40：源极区域；45：碳化硅导电性层；50：栅极绝缘膜；51：场绝缘膜；55：层间绝缘膜；60：栅极电极；70：欧姆电极；74：第2欧姆电极；71：第1肖特基电极；73：第2肖特基电极；80：源极电极、源极焊盘；81：栅极焊盘；82：栅极布线；84：漏极电极；90：第1接触孔；91：第2接触孔；92：第2阱区域接触孔；95：栅极接触孔；100：电源；200；电力变换装置；201：主变换电路；202：驱动电路；203：控制电路；300：负载。
具体实施方式
以下，参照附图，说明实施方式。此外，附图是示意地示出的图，在不同的附图中分别示出的图像的尺寸以及位置的相互关系未必准确地记载，可适宜地变更。另外，在以下的说明中，对同样的构成要素附加相同的附图标记而图示，它们的名称以及功能也相同。因此，有时省略关于它们的详细的说明。
在本说明书记载的实施方式中，作为碳化硅(SiC)半导体装置的一个例子，以将第1导电类型设为n型、将第2导电类型设为p型的n沟道碳化硅MOSFET为例子进行说明。关于电位的高低的记述是针对将第1导电类型设为n型、将第2导电类型设为p型的情况的记述，在将第1导电体设为p型、将第2导电类型设为n型的情况下，电位的高低的记述也相反。
进而，在本申请中，在碳化硅半导体装置整体中，将组件单元周期性地排列的区域称为活性区域，并且将活性区域以外的区域称为终端区域而进行说明。
实施方式1.
首先，说明本发明的实施方式1的碳化硅半导体装置的结构。
图1是从顶面观察作为实施方式1所涉及的碳化硅半导体装置的肖特基二极管(SBD)内置碳化硅MOSFET(SBD内置SiC-MOSFET)的俯视示意图。在图1中，在SiC-MOSFET的上表面的一部分形成有栅极焊盘81，与其邻接地形成有源极电极80。另外，以从栅极焊盘81延伸的方式形成有栅极布线82。
图2是示意地示出从图1的源极电极80到碳化硅半导体装置的外周部的栅极布线82的a-a’部分的剖面的剖面示意图。另外，图3是图1的顶面图的主要记载有碳化硅半导体部分的俯视示意图。
在图2中，在包含n型且低电阻的碳化硅的半导体基板10的表面上，形成有包含n型的碳化硅的漂移层20。在与设置有在图1中说明的栅极布线82的区域大致对应的位置的漂移层20的表层部，如图3所示，设置有包含p型的碳化硅的第2阱区域31。
在设置有图1中说明的源极电极80的区域的下部，在漂移层20的表层部，设置有包含p型的碳化硅的多个第1阱区域30。在第1阱区域30各自的表层部，在从第1阱区域30的外周向内部进入预定的间隔的位置，形成有包含n型的碳化硅的源极区域40。
在各第1阱区域30的表层部的源极区域40的更内侧的第1阱区域30的表层部，形成有包含低电阻p型的碳化硅的接触区域32，在其进一步内部，形成有贯通第1阱区域30的、包含碳化硅的第1离开区域21。第1离开区域21处于第1阱区域30的附近即可，也可以不贯通第1阱区域30而与第1阱区域30邻接。另外，第1离开区域21是与漂移层20相同的n型、且具有与漂移层20相同的杂质浓度。
在该第1离开区域21的表面侧，形成有与第1离开区域21肖特基连接的第1肖特基电极71。在此，第1肖特基电极71最好形成为在从顶面观察时至少包括对应的第1离开区域21。
另外，在源极区域40的表面上形成有欧姆电极70，在欧姆电极70、第1肖特基电极71以及接触区域32之上，形成有与欧姆电极70、第1肖特基电极71以及接触区域32连接的源极电极80。第1阱区域30能够经由低电阻的接触区域32，与欧姆电极70容易地交换电子和空穴。
邻接的第1阱区域30间的漂移层20的区域成为第2离开区域22，是与漂移层20相同的n型、且具有与漂移层20相同的杂质浓度。在邻接的第1阱区域30、其之间的第2离开区域22以及各个第1阱区域30内的源极区域40的表面上形成有栅极绝缘膜50，在该栅极绝缘膜50上的至少第1阱区域30的上部，形成有栅极电极60。将在形成有栅极电极60的部位的下部且隔着栅极绝缘膜50对置的第1阱区域30的表层部称为沟道区域。
碳化硅半导体装置的形成有第1阱区域30的、形成有图1的源极电极80的区域是活性区域，在该活性区域的外侧、即最外周的第1阱区域30的外侧形成有第2阱区域31。在第1阱区域30与第2阱区域31之间，形成有第3离开区域23。第3离开区域23是与漂移层20相同的n型、且具有与漂移层20同样的杂质浓度。
比形成有第2阱区域31的区域更外侧成为终端区域。
在第2阱区域31的内部，形成有贯通第2阱区域31的、包含碳化硅的多个第4离开区域24。第4离开区域24处于第2阱区域31的附近即可，也可以不贯通第2阱区域31而与第2阱区域31邻接。在此，在形成多个的第4离开区域24各自的表面侧，形成有与第4离开区域24肖特基连接的第2肖特基电极73。在此，第2肖特基电极73最好形成为在从顶面观察时至少包括对应的第4离开区域24。
在第2阱区域31上，也形成有栅极绝缘膜50以及场绝缘膜51，在该栅极绝缘膜50以及场绝缘膜51的上部，形成有栅极电极60。另外，在栅极电极60与源极电极80之间形成有层间绝缘膜55。进而，第2阱区域31的上方的栅极电极60和栅极布线82经由形成于层间绝缘膜55的栅极接触孔95连接。另外，在第2阱区域31的外周侧、即与第1阱区域30相反的一侧形成有p型且碳化硅的JTE区域37。设为JTE区域37的杂质浓度低于第2阱区域31的杂质浓度。
在第2阱区域31的表面上的栅极绝缘膜50的一部分形成有开口(第2接触孔91)，在该开口内形成有与第2肖特基电极73以及欧姆电极70等连接的源极电极80。在此，第2阱区域31与源极电极80未直接欧姆连接，而是绝缘或者肖特基连接。
在活性区域，经由贯通层间绝缘膜55以及栅极绝缘膜50形成的第1接触孔90，欧姆电极70、第1肖特基电极71以及接触区域32上的源极电极80与层间绝缘膜55上的源极电极80连接。
在半导体基板10的背面侧形成有漏极电极84。
在此，第2肖特基电极73需要大于第4离开区域24，覆盖第4离开区域24的所有平面区域。其理由在于，在第4离开区域24中稍微形成未被具有肖特基特性的电极覆盖的区域时，在截止状态下在该部分发生泄漏电流，无法实现期望的耐压。出现掩模对位偏移等制造上可能引起的偏差而无法使第4离开区域24和第2肖特基电极73的大小完全一致，所以需要通过将第2肖特基电极73设计得大于第4离开区域24来可靠地用第2肖特基电极73覆盖第4离开区域24。
因此，第2肖特基电极73需要与第4离开区域24的周围的第2阱区域31接触，但在假设第2肖特基电极73和第2阱区域31的接触特性具有欧姆特性时，无法实现作为本发明的效果的第2阱区域31的双极通电抑制。为了避免该问题，本发明的第2肖特基电极73不仅是针对第4离开区域24具有肖特基特性，而且针对第2阱区域31也具有肖特基特性。具体而言，充分降低第2阱区域31的表面浓度，抑制半导体/肖特基界面中的隧道泄漏。为了将其实现，第2阱区域31的表面浓度设为1×1019cm-3以下、更优选1×1018cm-3以下即可。
另外，第4离开区域24的宽度最好与第1离开区域21的宽度相同、或者即便大于第1离开区域21的宽度也最好设为第1离开区域21的宽度的3倍以下。其原因为，在第4离开区域24的宽度大时，在截止状态下在由第2肖特基电极73和第4离开区域24的接触形成的肖特基界面施加大的电场，泄漏电流增大，损耗增加或者得不到期望的耐压。
接下来，说明作为本实施方式的碳化硅半导体装置的SBD内置SiC-MOSFET的制造方法。
首先，在第1主面的面方位是具有偏离角的(0001)面、且具有4H的多型的、包含n型且低电阻的碳化硅的半导体基板10之上，通过化学气相沉积法(chemical VaporDeposition：CVD法)，使1×1015至1×1017cm-3的杂质浓度且n型、5至50μm的厚度的包含碳化硅的漂移层20外延生长。
接着，在漂移层20的表面的预定的区域，通过光致抗蚀剂等形成注入掩模，将作为p型的杂质的Al(铝)进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5至3μm程度。另外，离子注入的Al的杂质浓度是1×1017至1×1019cm-3的范围，高于漂移层20的杂质浓度。之后，去除注入掩模。通过本工序，进行Al离子注入的区域成为第1阱区域30以及第2阱区域31。
接下来，在漂移层20的表面，通过光致抗蚀剂等形成注入掩模，将作为p型的杂质浓度的Al进行离子注入。此时，Al的离子注入的深度设为不超过漂移层20的厚度的0.5至3μm程度。另外，离子注入的Al的杂质浓度是1×1016至1×1018cm-3的范围，高于漂移层20的杂质浓度并且低于第1阱区域30的杂质浓度。之后，去除注入掩模。通过本工序，离子注入Al的区域成为JTE区域37。同样地，通过在预定的区域以比第1阱区域30的杂质浓度高的杂质浓度离子注入Al，形成接触区域32。
接着，以使漂移层20的表面的第1阱区域30的内侧的预定的部位开口的方式，通过光致抗蚀剂等形成注入掩模，将作为n型的杂质的N(氮)进行离子注入。设为N的离子注入深度比第1阱区域30的厚度浅。另外，设为离子注入的N的杂质浓度是1×1018至1×1021cm-3的范围，超过第1阱区域30的p型的杂质浓度。在本工序中注入N的区域中的呈现n型的区域成为源极区域40。
接下来，通过热处理装置，在氩(Ar)气等惰性气体气氛中，在1300至1900℃的温度下，进行30秒至1小时的退火。通过该退火，使离子注入的N以及Al电活性化。
接着，使用CVD法、光刻技术等，在与形成有第1阱区域30的区域大致对应的活性区域以外的区域的半导体层之上，形成膜厚为0.5至2μm的包含氧化硅的场绝缘膜51。
接下来，对未被场绝缘膜51覆盖的碳化硅表面进行热氧化，形成期望的厚度的作为栅极绝缘膜50的氧化硅膜。接着，在栅极绝缘膜50以及场绝缘膜51之上，通过减压CVD法，形成具有导电性的多晶硅膜，并对其进行构图，从而形成栅极电极60。接下来，通过减压CVD法，形成包含氧化硅的层间绝缘膜55。接着，形成贯通层间绝缘膜55和栅极绝缘膜50、到达活性区域内的接触区域32和源极区域40的第1接触孔90，同时形成到达第2阱区域31的第2接触孔91。
接下来，在通过溅射法等形成以Ni为主成分的金属膜之后，进行600至1100℃的温度的热处理，使以Ni为主成分的金属膜和第1接触孔90内的碳化硅层反应，在碳化硅层与金属膜之间形成硅化物。接着，通过湿蚀刻将反应而形成的硅化物以外的残留的金属膜去除。
由此，形成欧姆电极70。
接着，在半导体基板10的背面(第2主面)形成以Ni为主成分的金属膜并热处理，从而在半导体基板10的背侧形成背面欧姆电极(未图示)。
接下来，使用利用光致抗蚀剂等的构图，去除第1离开区域21和第4离开区域上的层间绝缘膜55和栅极绝缘膜50以及成为栅极接触孔95的位置的层间绝缘膜55。作为去除的方法，设为不对成为肖特基界面的碳化硅层的表面造成损害的湿蚀刻。
接着，通过溅射法等，沉积成为肖特基电极的金属膜，使用利用光致抗蚀剂等的构图，在第1接触孔90内的第1离开区域21上形成第1肖特基电极71，在第2接触孔91内的第4离开区域24上形成第2肖特基电极73。
接下来，在此前处理过的基板的表面，通过溅射法或者蒸镀法形成Al等的布线金属，通过光刻技术加工成预定的形状，从而形成与源极侧的欧姆电极70、第1肖特基电极71、第2肖特基电极73以及第2阱区域31接触的源极电极80以及与栅极电极60接触的栅极焊盘81和栅极布线82。
进而，如果在形成于基板的背面的背面欧姆电极(未图示)的表面上形成作为金属膜的漏极电极84，则图1～3所示的本实施方式的碳化硅半导体装置完成。
接下来，说明作为本实施方式的碳化硅半导体装置的SBD内置SiC-MOSFET的动作。在此，以半导体材料是4H型的碳化硅的碳化硅半导体装置为例子进行说明。在该情况下，pn结的扩散电位是大致2V。
以下，主要说明续流动作的情况。
在续流动作中，相对源极电压(源极电极80的电压)，漏极电压(漏极电极84的电压)变低，发生几V的电压。在活性区域形成有在比第1阱区域30低的电压下导通的、第1离开区域21和第1肖特基电极71间的SBD，所以原则上续流电流在SBD流过，不在第1阱区域30流过。在终端区域有经由欧姆电极与第2阱区域31欧姆连接的源极电极80的情况下，对在第2阱区域31与漂移层20之间形成的pn结施加源极-漏极之间的大部分电压，所以在由第2阱区域31和漂移层20形成的pn二极管流过双极电流。然而，在本发明的碳化硅半导体装置中，第2阱区域31未与源极电极80欧姆连接而绝缘或者肖特基连接。另外，在贯通第2阱区域31而形成的多个第4离开区域24与其上部的第2肖特基电极73之间形成有SBD。
然而，通过贯通该第2阱区域31而形成的第4离开区域24的SBD电流在第2阱区域31未与源极电极80欧姆连接的本发明中特别难以流过。为了说明该现象，说明续流动作中的第2阱区域31的电位变化。
在续流动作时，在漏极电极84，在将源极电压设为0V时发生例如-10V这样的负电压，电流从源极电极80流向漏极电极84。在从源极电极80到达漏极电极84为止的路径中，发生与电阻比对应的电位分布，所以在漂移层20中的与第2阱区域31相接的部分，发生源极电极80与漏极电极84之间的电位(例如-3V)。在假设第2阱区域31与源极电极80欧姆连接的情况下，第2阱区域31的电位被维持为大致0V，所以对pn结施加正向电压(在本例子中是3V)，在pn结流过双极电流。
相对于此，在本发明中，第2阱区域31未与源极电极80欧姆连接，所以第2阱区域31充电，第2阱区域31带电为漂移层20中的与第2阱区域31相接的部分的电位与源极电极80之间的电位(例如-2V)。
此时，在着眼于由第4离开区域24和第2阱区域31形成的pn结时，相比于第2阱区域31与源极电极80欧姆连接的情况，在第2阱区域31未欧姆连接的情况下，施加到pn结的反向偏压变大第2阱区域31的充电电位量。施加到由第4离开区域24和第2阱区域31形成的pn结的反向偏压在第4离开区域24和第2阱区域31的各自中形成耗尽层，但在杂质浓度相对地低的第4离开区域24中耗尽层特别广地扩展。SBD电流需要通过由于该耗尽层使通电路径实效地变细的第4离开区域24，所以在第4离开区域24部分产生大的电阻。
因此，即使假设以相同的宽度、相同的杂质浓度设计第1离开区域21和第4离开区域24，在被充电的第2阱区域31夹住的第4离开区域24中，电阻大而仅能够流通小的电流。
在形成于终端区域的SBD的密度等于或者小于形成于活性区域的SBD的密度的情况下，在活性区域端部的SBD以及终端区域的SBD流过的SBD电流小于在处于活性区域的中央部的SBD流过的SBD电流、并且朝向未形成SBD的芯片外周方向扩散流过，所以在活性区域端部，在漂移层20、半导体基板10流过的SBD电流密度比活性区域内部的其他活性区域小。因此，在活性区域端部，在漂移层20、半导体基板10产生的电压下降也比其他活性区域小。
在此，施加到源极漏极之间的电压在芯片内相同，对pn结施加从源极漏极之间的电压减去在漂移层20和半导体基板10产生的电压下降而得到的电压，所以在活性区域端部，相比于其他活性区域，施加到pn结的电压更大。在活性区域端部，与终端区域的第2阱区域31不同，第1阱区域30与源极电极80欧姆连接，所以在对pn结施加超过扩散电位的电压时会流过双极电流。流过该双极电流的原因在于，活性区域端部处的漂移层20和半导体基板10的SBD电流密度低。
在作为本实施方式的碳化硅半导体装置的SBD内置SiC-MOSFET中，在终端区域的第2阱区域31形成的SBD的间隔小于活性区域的SBD间隔。即，在作为终端区域的第2阱区域31形成的SBD的密度高于活性区域的SBD密度。因此，即使SBD电流朝向未形成SBD的芯片外周部扩散流过，活性区域端部的SBD电流密度不会低于其他活性区域的SBD密度，在活性区域端部也能够抑制在第1阱区域30与漂移层20之间的pn结流过作为正向电流的双极电流，能够抑制pn结的堆垛层错扩展以及由于该堆垛层错扩展引起的绝缘耐压降低。
此外，作为增加在第4离开区域24流过的SBD电流的方法，考虑增加第4离开区域24的宽度的方法、提高第4离开区域24的n型杂质浓度的方法，但它们会增加在耐压保持时施加到SBD的反向偏压，所以在可靠性的观点方面未必优选。
这样，根据本实施方式的碳化硅半导体装置，能够抑制活性区域端部处的续流动作时的双极动作，能够提高可靠性。
另外，本实施方式的碳化硅半导体装置的续流动作时的双极动作抑制效果在活性区域端部的SBD和终端区域内的SBD的距离大的情况下起到更显著的效果。
其理由在于，如先前说明那样，从活性区域端部的SBD流出的SBD电流向外周方向扩展。如果活性区域端部的SBD和终端区域内的SBD的距离大，则活性区域端部的SBD电流易于向外周方向扩展。此时，如本实施方式的碳化硅半导体装置那样，在终端区域的SBD的间隔小于活性区域的SBD的间隔时，能够抑制活性区域端部的SBD电流向外周方向扩展，能够抑制在活性区域端部的第1阱区域30与漂移层20之间的pn结流过作为正向电流的双极电流，能够抑制pn结的堆垛层错扩展以及由于该堆垛层错扩展引起的绝缘耐压降低。
图4示出在第2阱区域31上的大部分形成有场绝缘膜51的本实施方式的碳化硅半导体装置的剖面示意图。在图4所示的构造的碳化硅半导体装置中，在第2阱区域31上的活性区域侧形成有栅极绝缘膜50，在从第2阱区域31上的活性区域观察时在远侧形成有厚度比栅极绝缘膜50大的场绝缘膜51。
此时，在活性区域端部的SBD与终端区域的最内侧的SBD之间，形成场绝缘膜51的端部、即场绝缘膜51和栅极绝缘膜50的边界，贯通场绝缘膜51而形成用于形成在第2阱区域31的内侧形成的SBD的第2接触孔91。在用于贯通膜厚比栅极绝缘膜50厚的场绝缘膜51而形成第2接触孔91的蚀刻工序中，芯片平面方向的蚀刻、即侧面蚀刻的量变大。因此，场绝缘膜51的端部、第2接触孔91的侧壁的完成位置易于产生偏差，需要考虑该偏差在芯片平面方向估计大的尺寸余量，作为结果，活性区域端部的SBD与终端区域的最内侧的SBD之间的距离会大于活性区域内的SBD彼此的间隔。
在这样的情况下，也如图4的剖面示意图所示，通过使终端区域内的SBD之间的间隔小于活性区域内的SBD彼此的间隔，能够抑制活性区域端部的SBD电流向外周方向扩展，能够抑制在活性区域端部的第1阱区域30与漂移层20之间的pn结流过作为正向电流的双极电流。其结果，能够抑制pn结的堆垛层错扩展以及由于该堆垛层错扩展引起的绝缘耐压降低。
在其中，本实施方式的碳化硅半导体装置的效果特别大的是活性区域与形成栅极接触孔95的区域之间。在这样的场所中，需要将栅极电极60的电位从活性区域连接而传递至栅极接触孔95，所以并非如图4的剖面图在终端区域与活性区域之间完全分离栅极电极60，而在剖面图的纵深方向的某处形成有连接栅极电极60的桥接部。在形成栅极电极60的桥接部的区域，无法形成第2接触孔91，所以不形成终端区域的SBD。
图5示出主要记载从活性区域端部到终端区域的半导体层的构造的本实施方式的碳化硅半导体装置的一部分的俯视示意图。另外，图6示出主要记载相同的从活性区域端部到终端区域的栅极电极60的构造的本实施方式的碳化硅半导体装置的一部分的俯视示意图。
如图5以及图6记载那样，终端区域的SBD关于沿着活性区域端部的周围的方向断续地形成。另外，如图6所示，在从栅极接触孔95到达活性区域为止的路径的途中形成有终端区域的SBD，在第2阱区域31的、在上方形成有栅极接触孔95的区域的活性区域侧，沿着活性区域端部的周围交替形成有栅极电极60(栅极电极60的桥接部)和终端区域的SBD。
在此，如果考虑在栅极电极60流过的栅极电流在从栅极接触孔95通过栅极电极60的桥接部之后向宽的活性区域扩散流过，对在活性区域的到处形成的输入电容进行充放电的动作，则可知在假设栅极电极60的桥接部的宽度是与在活性区域形成的栅极电极60的宽度相同的程度时，相对活性区域，在桥接部中的栅极电极60中流过的栅极电流的密度更高。在这样的情况下，开关速度被桥接部的高的电阻限制，存在产生无法实现高速开关或者在更显著的情况下元件由于桥接部的发热而破坏这样的其他问题的可能性。为了避免发生这样的问题，最好使栅极电极60的桥接部的宽度比在活性区域形成的栅极电极60的宽度宽。
然而，在栅极电极60的桥接部的宽度宽时，通过桥接部在沿着活性区域的端部的方向分开的终端区域的SBD彼此的距离也变宽，所以易于在与桥接部邻接的活性区域端部产生双极通电。如本实施方式所述，通过沿着芯片外周方向在终端构造设置多个SBD，在第2阱区域31内形成高密度的SBD，能够增加终端区域的SBD电流，所以能够抑制栅极电极60的桥接部附近的活性区域端部处的双极通电，并且将在沿着活性区域的端部的方向分开的终端区域SBD彼此的距离设计得大，其结果，能够增大桥接部的栅极电极60的宽度，能够实现高速开关。
如先前说明那样，活性区域端部的SBD与终端区域的最内侧的SBD之间的距离大于活性区域内的SBD间的距离，所以通过利用在朝向芯片外周的方向设置多个等方法提高终端区域内的SBD密度，能够提高包括栅极电极60的桥接部的终端区域的活性区域侧的SBD电流密度，能够抑制活性区域端部的SBD电流向芯片外周侧扩展。其结果，能够抑制在活性区域端部的第1阱区域30与漂移层20之间的pn结流过作为正向电流的双极电流，能够抑制pn结的堆垛层错扩展以及由于该堆垛层错扩展引起的绝缘耐压降低。
如图5以及图6记载那样，终端区域的第2肖特基电极73之间的间隔比活性区域的第1肖特基电极71之间的间隔短。另外，终端区域的第2肖特基电极73的密度比活性区域的第1肖特基电极71的密度高。
同样地，终端区域的第4离开区域24之间的间隔比活性区域的第1离开区域21之间的间隔短。另外，终端区域的第2肖特基电极73的密度比活性区域的第1肖特基电极71的密度高。
进而，终端区域的SBD之间的间隔比活性区域的SBD之间的间隔短。终端区域的SBD密度比活性区域的SBD密度高。
在此，终端区域的第2肖特基电极73的密度、第4离开区域24的密度、SBD密度是终端区域的第2阱区域31内的密度、进而第2阱区域31之中的、在上方形成有栅极接触孔95的区域起活性区域侧的密度即可。
此外，在本实施方式中，说明为第1阱区域30和第2阱区域31离开，但也可以第1阱区域30和第2阱区域31连接。另外，说明为第1阱区域30有多个，多个第1阱区域30相互离开，但也可以多个第1阱区域30彼此连接。图7示出第1阱区域30和第2阱区域31连接、并且多个第1阱区域30彼此连接的情况的俯视示意图。
在这样的情况下，关于第1阱区域30，设为从第1阱区域30内的源极区域40、或者在第1阱区域30内的第1离开区域21上设置的第1肖特基电极71中的任意一方或双方的距离是50μm以内。
另外，图8是本实施方式的碳化硅半导体装置的其他方式的主要记载碳化硅半导体部分的俯视示意图。在图8中，在第2阱区域31的一部分，形成有对第2阱区域31和源极电极80进行欧姆连接的第2阱区域接触孔92。图9是示出包括形成有图8的第2阱区域接触孔92的部位的剖面的剖面示意图。在图9中，第2阱区域接触孔92贯通场绝缘膜51以及层间绝缘膜55而形成。另外，也可以在第2阱区域接触孔92的下部的第2阱区域31，设置相比于第2阱区域31而p型杂质浓度高且低电阻的第2阱接触区域36。
第2阱区域接触孔92在第2阱区域31内的最短路径上，从第2接触孔91在剖面横向离开10μm以上地形成。在此，在第2阱区域31内从第2阱区域接触孔92离开10μm以上的部位实质上视为非欧姆连接。第2阱区域31内的最短路径上的第2接触孔91和第2阱区域接触孔92的距离更优选为50μm以上即可。
图10和图11是本实施方式的碳化硅半导体装置的进一步其他方式的碳化硅半导体装置的一部分的剖面示意图。在图10、图11中，在第2阱区域31的表层的一部分，形成第1导电类型的碳化硅导电性层45，并形成对碳化硅导电性层45和源极电极80进行欧姆连接的欧姆电极72，除此以外，分别与图2、图4相同。图12是说明形成在图10、图11的剖面示意图的碳化硅半导体装置形成的碳化硅导电性层45的区域的俯视示意图。
本实施方式的碳化硅半导体装置在第2阱区域31的表层的一部分形成有第1导电类型的碳化硅导电性层45，所以除了上述效果以外，能够降低第2阱区域31的平面横向的电阻，能够降低由于在碳化硅半导体装置导通/截止时在第2阱区域31流过的位移电流引起的发生电压。因此，能够进一步提高可靠性。
此外，此前，作为第4离开区域24、第2肖特基电极73的平面形状，示出从活性区域朝向芯片外周排列有正方形状的区域的例子，但这些平面形状以及排列方法任意，例如，也可以如在图13和图14中分别示出其半导体层和栅极电极60的构造那样，将第4离开区域24、第2肖特基电极73的平面形状设为沿着芯片外周方向形成的多个条纹状。另外，如在图15和图16中分别示出其半导体层和栅极电极60的构造那样，也可以将第4离开区域24、第2肖特基电极73的平面形状设为沿着与朝向芯片外周的方向正交的方向形成的多个条纹形状。
此外，在本实施方式中，示出按照预定的顺序进行各离子注入的例子，但离子注入的顺序也可以适宜地变更。另外，背面的欧姆电极、表面的欧姆电极70、第1肖特基电极71、第2肖特基电极73的形成顺序也可以适宜地变更。
在本实施方式中，示出第1肖特基电极71仅形成于第1离开区域21和第1阱区域30之上、并且第2肖特基电极73仅形成于第4离开区域24和第2阱区域31之上的例子，但也可以形成于欧姆电极70、层间绝缘膜55之上。
另外，在本实施方式中，设想沟道区域、肖特基电极面与晶片平面平行地形成的平面型而进行说明，但在沟道区域、肖特基电极面与晶片平面倾斜或者垂直地形成的沟槽型中也有效。在该情况下，在本说明书中定义的表面不仅包括晶片平面，而且还包括沟槽形成面。
进而，在本实施方式中，设为第1离开区域21是与漂移层20相同的n型且具有与漂移层20相同的杂质浓度，但第1离开区域21的n型杂质浓度也可以高于漂移层20的n型杂质浓度。关于第2离开区域22、第4离开区域24也与第1离开区域21一样。
另外，说明为第1导电类型和第2导电类型分别是n型和p型，说明为也可以是与其相反，但在第1导电类型是n型、且第2导电类型是p型的情况下，进一步起到效果。
实施方式2.
在实施方式1的碳化硅半导体装置的终端区域的第2阱区域31中形成的SBD在一个第2接触孔91内具备一个第2肖特基电极73和一个第4离开区域24，但关于在本实施方式的碳化硅半导体装置的终端区域的阱区域形成的SBD，使多个第4离开区域24之间的间隔小于活性区域的第1离开区域21之间的间隔，而且形成有跨越多个第4离开区域24的第2接触孔91和第2肖特基电极73。其他方面与实施方式1相同，所以省略详细的说明。
图17是示意地示出在实施方式1的说明中使用的图1的从源极电极80到碳化硅半导体装置的外周部的栅极布线82的a-a’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。另外，图18是主要记载相同的区域的半导体层的俯视示意图。
在图17以及图18所示的本实施方式的碳化硅半导体装置的终端区域，在第2导电类型的第2阱区域31的平面上的内部，形成有包含碳化硅的第1导电类型的多个第4离开区域24，第4离开区域24之间的区域成为与第2阱区域31相同的第2导电类型的辅助区域38。在多个第4离开区域24的上部，还包括它们之间的辅助区域38的上部，而形成有与第4离开区域24肖特基连接的第2肖特基电极73。另外，以包括在一个第2肖特基电极73的下部形成的多个第4离开区域24和第2肖特基电极73的方式，贯通栅极绝缘膜50或者场绝缘膜51和层间绝缘膜55，而形成有第2接触孔91。在第2接触孔91内部，以与第2阱区域31和第2肖特基电极73相接的方式，形成有源极电极80。
本实施方式的碳化硅半导体装置的制作方法与实施方式1相同，仅变更掩模图案而形成第2肖特基电极73、第4离开区域24、第2接触孔91即可。
根据本实施方式的碳化硅半导体装置，能够起到与实施方式1的碳化硅半导体装置同样的效果，并且减少第2接触孔91、第2肖特基电极的分割数，能够减小第4离开区域24间的距离。
因此，能够进一步提高第2阱区域31内的SBD密度，能够流过更高密度的SBD电流。其结果，能够更强力地抑制活性区域端部的双极通电。
此时，第2肖特基电极73与将第4离开区域24彼此划分的辅助区域38接触。在俯视时第2导电类型的辅助区域38与第2阱区域31连接的情况下，在与源极电极80电连接的第2肖特基电极73与辅助区域38欧姆连接时，第2阱区域31也针对源极电极80欧姆连接，所以无法实现作为本发明的效果的第2阱区域31的双极通电抑制。因此，本发明的第2肖特基电极73不仅是针对第4离开区域24具有肖特基特性，而且针对第2阱区域31、辅助区域38也具有肖特基特性。为了将其实现，与辅助区域38以及第2肖特基电极73相接的第2阱区域31的表面浓度优选为1×1019cm-3以下，更优选为1×1018cm-3以下。
另一方面，在与辅助区域38以及第2肖特基电极73相接的第2阱区域31的杂质面密度(深度方向的体积密度的总和)少时，在截止状态下耗尽电场在辅助区域不充分地终结，对终端区域的SBD的界面施加大的电场。由此，存在肖特基泄漏电流增加而芯片发热增加或者元件的可靠性恶化的可能性。因此，最好在与辅助区域38以及第2肖特基电极73相接的第2阱区域31，具有在比表面深的区域具有第2导电类型杂质的浓度峰值的逆行分布。
实施方式3.
在实施方式2中，说明辅助区域38与第2阱区域31连接的例子，但在本实施方式中，代替辅助区域38而形成接地辅助区域39，接地辅助区域39和第2阱区域31未连接，第2阱区域31未与源极电极80欧姆连接，接地辅助区域39与源极电极80欧姆连接。另外，在接地辅助区域39的内侧或者之间，形成有n型的第4离开区域24。其他方面与实施方式1、2相同，所以省略详细的说明。
图19是示意地示出在实施方式1的说明中使用的图1的从源极电极80到碳化硅半导体装置的外周部的栅极布线82的a-a’部分的剖面的本实施方式的碳化硅半导体装置的剖面示意图。另外，图20是主要记载相同的区域的半导体层的俯视示意图。
如图19、图20所示，在本实施方式的碳化硅半导体装置中，在俯视时和剖面视时，接地辅助区域39和第2阱区域31都分离。在接地辅助区域39与第2阱区域31之间形成有n型的第5离开区域25，在第5离开区域25之上形成有跨越接地辅助区域39和第2阱区域31的第2肖特基电极73。另外，在接地辅助区域39的碳化硅表面侧，形成有包含低电阻p型的碳化硅的第2接触区域33，在第2接触区域33以及辅助区域38的表面上形成有第2欧姆电极74，接地辅助区域39针对源极电极80欧姆连接。
在接地辅助区域39的内侧或者之间形成有第4离开区域24，第2肖特基电极73针对第4离开区域24以及第5离开区域25肖特基连接。
设为第5离开区域25是与漂移层20相同的n型且具有与漂移层20相同的杂质浓度。第5离开区域25的n型杂质浓度也可以高于漂移层20的n型杂质浓度。
在本实施方式的碳化硅半导体装置中，辅助区域38与源极电极80欧姆连接，但在其附近，以小于活性区域中的第1离开区域21的间隔的小的间隔，形成有第5离开区域25、第4离开区域24。因此，通过在辅助区域38的下层的漂移层20流过充分的SBD电流，能够避免在辅助区域38与漂移层20之间形成的pn结流过双极电流。
在此，如上所述，接地辅助区域39和第2阱区域31在俯视时和剖面视时都分离。除此以外，跨越接地辅助区域39和第2阱区域31的第2肖特基电极73针对它们各个具有肖特基接触。因此，接地辅助区域39和第2阱区域31电分离。因此，与实施方式1、2同样地，第2阱区域31未与源极电极80欧姆连接，能够防止在续流动作时从第2阱区域31流过双极电流。
另一方面，在本实施方式中，接地辅助区域39与源极电极80欧姆连接，所以在续流动作时接地辅助区域39不会充电，耗尽层不会从接地辅助区域39侧扩展到与接地辅助区域39邻接的第4离开区域24和第5离开区域25。因此，相比于接地辅助区域39浮置的情况，能够通过第4离开区域24和第5离开区域25在第2肖特基电极73流过大的SBD电流。其结果，能够更强力地抑制活性区域端部的双极通电。
另外，在本实施方式中，接地辅助区域39、第4离开区域24、第5离开区域25、第2肖特基电极73、第2欧姆电极74、第2接触区域33形成于作为单一的接触孔的第2阱区域接触孔92之中，由此，相比于分成多个接触孔而形成这些构造的情况，能够降低平面方向占据的面积，能够抑制元件尺寸的扩大。
此外，接地辅助区域39与源极电极80欧姆连接，所以在本实施方式中示出形成第2接触区域33和第2欧姆电极74这两方的例子，但即使仅形成第2接触区域33、第2欧姆电极74中的任一方，接地辅助区域39与源极电极80欧姆连接即可。
另外，第2接触区域33和活性区域的接触区域32也可以在相同的离子注入工序中同时形成，成为相同的杂质浓度。同样地，第2欧姆电极74也可以在与活性区域的欧姆电极70相同的工序中用硅化物等形成。
这样，通过在相同的工序中分别形成第2接触区域33和接触区域32或者第2欧姆电极74和欧姆电极70，能够降低制造成本。
实施方式4.
在实施方式1～3的碳化硅半导体装置的终端区域，主要说明原则上活性区域内的第1阱区域30和终端构造的第2阱区域31离开，第2阱区域31未与源极电极80欧姆连接，但在本实施方式中，终端构造的第2阱区域31经由辅助连接区域34与第1阱区域30的一部分连接。其他结构与实施方式1～3相同，所以省略详细的说明。
图21是本实施方式的碳化硅半导体装置的俯视示意图，但在图21中，活性区域的第1阱区域30和终端区域的第2阱区域31经由第2导电类型的辅助连接区域34连接。图21是应用于实施方式1的情况的图。
第2导电类型的辅助连接区域34通过变更离子注入掩模，在形成第2阱区域31的同时形成即可。
在活性区域的第1阱区域30和终端构造的第2阱区域31完全分离、第2阱区域31完全浮置的状态的情况下，根据条件、构造，存在第2阱区域31充电，而第2阱区域31上的绝缘膜被绝缘破坏的可能性。
根据本实施方式的碳化硅半导体装置，第2阱区域31经由辅助连接区域34连接，能够更可靠地第2阱区域31上的绝缘膜的绝缘破坏，能够进一步提高可靠性。
此时，在图21的碳化硅半导体装置的各边中央附近的接近辅助连接区域34的区域，流过不经由第3离开区域23而通过辅助连接区域34的电流，所以存在引起耐压劣化的可能性。相对于此，在图19的碳化硅半导体装置的各角部附近的接近辅助连接区域34的区域，使电流在第2阱区域31在平面横向长时间地流过，产生由第2阱区域31的薄层电阻引起的电压下降，双极通电被抑制。
在实施方式1的图7中，在大量的部位连接第1阱区域30和第2阱区域31，但在本实施方式中，限定第1阱区域30和第2阱区域31的连接部位，所以存在产生耐压劣化的可能性的部位也变少。因此，由于在第2阱区域31流过双极电流引起的耐压劣化也被限制。
这样，根据本实施方式的碳化硅半导体装置，能够使由于第2阱区域31成为浮置而发生的绝缘破坏的可能性降低，并且使由于第2阱区域31双极通电引起的可靠性降低成为最小限。
此外，设置辅助连接区域34的区域最好相对形成有第3离开区域23的长度更短，例如设为形成有第3离开区域23的长度的1/10以下等即可。由此，能够将产生耐压劣化的可能性降低为约1/10以下，格外提高元件的可靠性。
此外，在实施方式1～4中，作为n型(第1导电类型)杂质使用N，但也可以是磷或者砷。作为p型(第2导电类型)杂质使用Al，但也可以是硼或者镓。
另外，在实施方式1～4中说明的MOSFET中，栅极绝缘膜50无需一定是氧化硅等的氧化膜，也可以是氧化膜以外的绝缘膜或者组合氧化膜以外的绝缘膜和氧化膜而得到的膜。另外，作为栅极绝缘膜50使用对碳化硅进行热氧化而得到的氧化硅，但也可以是利用CVD法的沉积膜的氧化硅。进而，本发明还能够使用于具有超级结构造的MOSFET。
另外，在上述实施方式中，说明具有栅极绝缘膜50的MOSFET，但只要是单极型器件，就能够应用本发明，例如，在不具有栅极绝缘膜50的JFET(Junction FET，结型场效应晶体管)、MESFET(Metal-Semiconductor Field Effect Transistor，金属半导体场效应晶体管)中也能够使用本发明。
进而，在上述实施方式中，分离制作源极侧的欧姆电极70和第1肖特基电极71，但也可以用同一材料连续地形成，还可以用不同材料连续地形成。
另外，第1肖特基电极71和第2肖特基电极73也可以用同一材料形成，还可以用不同材料形成。
另外，在上述实施方式中，使用结晶构造、主面的面方位、偏离角以及各注入条件等具体的例子进行说明，但应用范围不限于这些数值范围。
实施方式5.
在本实施方式中，将上述实施方式1～4所涉及的碳化硅半导体装置应用于电力变换装置。本发明不限定于特定的电力变换装置，但以下，作为实施方式5，说明在三相的逆变器中应用本发明的情况。
图22是示出应用本实施方式所涉及的电力变换装置的电力变换系统的结构的框图。
图22所示的电力变换系统包括电源100、电力变换装置200、负载300。电源100是直流电源，对电力变换装置200供给直流电力。电源100能够由各种例子构成，例如既能够由直流系统、太阳能电池、蓄电池构成，也能够由与交流系统连接的整流电路、AC/DC转换器构成。另外，也可以通过将从直流系统输出的直流电力变换为预定的电力的DC/DC转换器构成电源100。
电力变换装置200是在电源100与负载300之间连接的三相的逆变器，将从电源100供给的直流电力变换为交流电力，对负载300供给交流电力。电力变换装置200如图16所示，具备：主变换电路201，将直流电力变换为交流电力而输出；驱动电路202，输出驱动主变换电路201的各开关元件的驱动信号；以及控制电路203，将控制驱动电路202的控制信号输出给驱动电路202。
负载300是通过从电力变换装置200供给的交流电力驱动的三相的电动机。此外，负载300不限于特定的用途，是搭载于各种电气设备的电动机，例如被用作面向混合动力汽车、电动汽车、铁路车辆、电梯或者空调设备的电动机。
以下，说明电力变换装置200的详细情况。主变换电路201具备开关元件和续流二极管(未图示)，通过开关元件开关，将从电源100供给的直流电力变换为交流电力，供给给负载300。主变换电路201的具体的电路结构有各种例子，但本实施方式的主变换电路201是2电平的三相全桥电路，能够包括6个开关元件和与各个开关元件反并联的6个续流二极管。在主变换电路201的各开关元件中，应用上述实施方式1～6中的任意实施方式所涉及的碳化硅半导体装置。6个开关元件针对每2个开关元件串联连接而构成上下支路，各上下支路构成全桥电路的各相(U相、V相、W相)。而且，各上下支路的输出端子、即主变换电路201的3个输出端子与负载300连接。
驱动电路202生成驱动主变换电路201的开关元件的驱动信号，供给给主变换电路201的开关元件的控制电极。具体而言，依照来自后述控制电路203的控制信号，将使开关元件成为导通状态的驱动信号和使开关元件成为截止状态的驱动信号输出给各开关元件的控制电极。在将开关元件维持为导通状态的情况下，驱动信号是开关元件的阈值电压以上的电压信号(导通信号)，在将开关元件维持为截止状态的情况下，驱动信号成为开关元件的阈值电压以下的电压信号(截止信号)。
控制电路203以对负载300供给期望的电力的方式控制主变换电路201的开关元件。具体而言，根据应供给给负载300的电力，计算主变换电路201的各开关元件应成为导通状态的时间(导通时间)。例如，能够通过根据应输出的电压对开关元件的导通时间进行调制的PWM控制，控制主变换电路201。而且，以在各时间点，向应成为导通状态的开关元件输出导通信号，向应成为截止状态的开关元件输出截止信号的方式，向驱动电路202输出控制指令(控制信号)。驱动电路202依照该控制信号，向各开关元件的控制电极输出导通信号或者截止信号，作为驱动信号。
在本实施方式所涉及的电力变换装置中，作为主变换电路201的开关元件，应用实施方式1～4所涉及的碳化硅半导体装置，所以能够实现低损耗并且提高高速开关的可靠性的电力变换装置。
在本实施方式中，说明在2电平的三相逆变器中应用本发明的例子，但本发明不限于此，能够应用于各种电力变换装置。在本实施方式中，设为2电平的电力变换装置，但也可以是3电平、多电平的电力变换装置，在对单相负载供给电力的情况下也可以在单相的逆变器中应用本发明。另外，在对直流负载等供给电力的情况下，还能够在DC/DC转换器、AC/DC转换器中应用本发明。
另外，应用本发明的电力变换装置不限定于上述负载是电动机的情况，例如还能够用作放电加工机、激光加工机或者感应加热烹调器、非接触供电系统的电源装置，进而还能够用作太阳能发电系统、蓄电系统等的功率调节器。

Claims (16)

1.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的第1阱区域，在所述漂移层的表层设置有多个；
多个第1导电类型的第1离开区域，从所述第1阱区域的表面到达所述漂移层为止与所述第1阱区域邻接地形成；
第1肖特基电极，设置于所述第1离开区域上，与所述第1离开区域进行肖特基接合；
欧姆电极，设置于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域独立地设置于所述漂移层的表层；
多个第1导电类型的第4离开区域，从所述第2阱区域的表面到达所述漂移层为止与所述第2阱区域邻接地形成，间隔比多个所述第1离开区域更短地形成；
第2肖特基电极，设置于所述第4离开区域上，与所述第1离开区域进行肖特基接合；
第1导电类型的源极区域，形成于所述第1阱区域的表层部；
栅极绝缘膜，形成于所述第1阱区域上及所述第2阱区域上；
栅极电极，在所述第1阱区域上及所述第2阱区域上的所述栅极绝缘膜上形成；
栅极焊盘，与所述栅极电极连接，形成于所述第2阱区域的上方；以及
源极电极，与所述第1肖特基电极、所述第2肖特基电极及所述欧姆电极电连接，与所述第2阱区域非欧姆连接。
2.一种碳化硅半导体装置，其特征在于，具备：
第1导电类型的碳化硅的半导体基板；
第1导电类型的漂移层，形成于所述半导体基板上；
第2导电类型的第1阱区域，在所述漂移层的表层设置有多个；
多个第1导电类型的第1离开区域，从所述第1阱区域的表面到达所述漂移层为止与所述第1阱区域邻接地形成；
第1肖特基电极，设置于所述第1离开区域上，与所述第1离开区域进行肖特基接合；
欧姆电极，设置于所述第1阱区域上；
第2导电类型的第2阱区域，与所述第1阱区域独立地设置于所述漂移层的表层；
多个第1导电类型的第4离开区域，从所述第2阱区域的表面到达所述漂移层为止与所述第2阱区域邻接地形成，在平面方向上比所述第1离开区域高密度地形成；
第2肖特基电极，设置于所述第4离开区域上，与所述第1离开区域进行肖特基接合；
第1导电类型的源极区域，形成于所述第1阱区域的表层部；
栅极绝缘膜，形成于所述第1阱区域上及所述第2阱区域上；
栅极电极，在所述第1阱区域上及所述第2阱区域上的所述栅极绝缘膜上形成；
栅极焊盘，与所述栅极电极连接，形成于所述第2阱区域的上方；以及
源极电极，与所述第1肖特基电极、所述第2肖特基电极及所述欧姆电极电连接，与所述第2阱区域非欧姆连接。
3.根据权利要求1或者2所述的碳化硅半导体装置，其特征在于，
所述第1阱区域和所述第2阱区域是离开的。
4.根据权利要求1至3中的任意一项所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域上具备膜厚比所述栅极绝缘膜厚的场绝缘膜，具备贯通所述场绝缘膜而形成且连接所述第2肖特基电极和所述源极电极的第2接触孔。
5.根据权利要求4所述的碳化硅半导体装置，其特征在于，
所述栅极绝缘膜和所述场绝缘膜的边界处于所述第1离开区域与所述第4离开区域之间。
6.根据权利要求1至5中的任意一项所述的碳化硅半导体装置，其特征在于，
在所述第2阱区域的上层部具备电阻率比所述第2阱区域低的碳化硅导电性层。
7.根据权利要求1至6中的任意一项所述的碳化硅半导体装置，其特征在于，
在多个所述第4离开区域之间的上方具备所述栅极电极。
8.根据权利要求1至7中的任意一项所述的碳化硅半导体装置，其特征在于，
在所述第4离开区域之间的上方形成的所述栅极电极的宽度大于在所述第1阱区域附近的所述第1离开区域间的上方形成的所述栅极电极的宽度。
9.根据权利要求1至8中的任意一项所述的碳化硅半导体装置，其特征在于，
所述第2肖特基电极形成于所述第2阱区域的一部分之上，
所述第2阱区域的与所述第2肖特基电极相接的区域的杂质浓度低于所述第2阱区域的从所述第2肖特基电极在深度方向上离开的区域的杂质浓度。
10.根据权利要求4所述的碳化硅半导体装置，其特征在于，
所述第2肖特基电极形成于在所述第2接触孔内形成的多个所述第4离开区域和在所述第4离开区域之间形成的第2导电类型的辅助区域之上，
所述辅助区域的与所述第2肖特基电极相接的区域的杂质浓度低于所述辅助区域的从所述第2肖特基电极在深度方向上离开的区域的杂质浓度。
11.根据权利要求1至9中的任意一项所述的碳化硅半导体装置，其特征在于，
具备与所述第2阱区域隔着第1导电类型的第5离开区域邻接，与所述源极电极欧姆连接的第2导电类型的接地辅助区域。
12.根据权利要求11所述的碳化硅半导体装置，其特征在于，
在所述接地辅助区域的俯视时的内侧或者之间具备所述第4离开区域。
13.根据权利要求11或者12所述的碳化硅半导体装置，其特征在于，
所述第2肖特基电极以跨越所述第2阱区域、所述第5离开区域以及所述接地辅助区域的方式形成。
14.根据权利要求11至13中的任意一项所述的碳化硅半导体装置，其特征在于，
在所述接地辅助区域与所述源极电极之间具备第2欧姆电极。
15.根据权利要求11至14中的任意一项所述的碳化硅半导体装置，其特征在于，
在所述接地辅助区域的上部具备第2导电类型杂质浓度比所述接地辅助区域高的第2接触区域。
16.一种电力变换装置，具备：
主变换电路，具有权利要求1至15中的任意一项所述的碳化硅半导体装置，该主变换电路将被输入的电力变换而输出；
驱动电路，将驱动所述半导体装置的驱动信号输出给所述半导体装置；以及
控制电路，将控制所述驱动电路的控制信号输出给所述驱动电路。
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